CN110676183A - 降低芯片塑性变形的扇出型封装方法 - Google Patents

降低芯片塑性变形的扇出型封装方法 Download PDF

Info

Publication number
CN110676183A
CN110676183A CN201910958672.6A CN201910958672A CN110676183A CN 110676183 A CN110676183 A CN 110676183A CN 201910958672 A CN201910958672 A CN 201910958672A CN 110676183 A CN110676183 A CN 110676183A
Authority
CN
China
Prior art keywords
packaging
layer
chip
fan
plastic deformation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910958672.6A
Other languages
English (en)
Inventor
蔡琨辰
钟必彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Xinhua Microelectronics Technology Co Ltd
Guangdong Fozhixin Microelectronics Technology Research Co Ltd
Original Assignee
Guangdong Xinhua Microelectronics Technology Co Ltd
Guangdong Fozhixin Microelectronics Technology Research Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Xinhua Microelectronics Technology Co Ltd, Guangdong Fozhixin Microelectronics Technology Research Co Ltd filed Critical Guangdong Xinhua Microelectronics Technology Co Ltd
Priority to CN201910958672.6A priority Critical patent/CN110676183A/zh
Publication of CN110676183A publication Critical patent/CN110676183A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供了一种降低芯片塑性变形的扇出型封装方法，包括以下步骤：S101、对晶圆的背面贴划片膜，并从所述晶圆的正面进行划片，以形成多个位于所述划片膜上的芯片；S102、对所述划片膜进行拉伸操作，使得该多个芯片的间隔增大至预设值；S103、在所述划片膜上形成第一封装层；S104、对所述第一封装结构体进行切割操作；S105、在载板上设置键合胶层，并将所述多个第一封装结构单体的未被所述第一封装层包裹的一面粘接到所述键合胶层上，并在所述键合胶层上设置第二封装层；S106、在所述第二封装结构体上设置介电材料层。

Description

降低芯片塑性变形的扇出型封装方法
技术领域
本发明涉及芯片封装领域，具体涉及一种降低芯片塑性变形的扇出型封装方法。
背景技术
现代电子信息技术飞速发展，电子产品向小型化、便携化、多功能化方向发展。电子封装材料和技术使电子器件最终成为有功能的产品。现已研发出多种新型封装材料、技术和工艺。电子封装正在与电子设计和制造一起，共同推动着信息化社会的发展。
在芯片封装结构中，由于芯片与塑封材料之间的热膨胀系数的匹配问题，导致调节封装器件的应力不平衡，进而出现芯片的塑性变形，无法确保封装工艺的顺利进行，导致产品合格率较低。
发明内容
本发明的目的是提供一种降低芯片塑性变形的扇出型封装方法，可以避免由于芯片与塑封层之间的热膨胀系数的匹配问题导致的芯片的塑性变形，可以提高产品良率。
本发明提供一种降低芯片塑性变形的扇出型封装方法，包括以下步骤：
S101、对晶圆的背面贴划片膜，并从所述晶圆的正面进行划片，以形成多个位于所述划片膜上的芯片；
S102、对所述划片膜进行拉伸操作，使得该多个芯片的间隔增大至预设值；
S103、在所述划片膜上形成第一封装层，所述第一封装层将该多个芯片包裹在内形成第一封装结构体；
S104、对所述第一封装结构体进行切割操作，以得到多个第一封装结构单体，每一第一封装结构单体均包括一所述芯片以及包裹所述芯片的第一封装层；
S105、在载板上设置键合胶层，并将所述多个第一封装结构单体的未被所述第一封装层包裹的一面粘接到所述键合胶层上，并在所述键合胶层上设置第二封装层，所述第二封装层将所述多个第一封装结构单体包裹在内以形成第二封装结构结构体，所述第二封装层的热膨胀系数大于所述第一封装层的热膨胀系数；
S106、在所述第二封装结构体上设置介电材料层以及金属走线层，并去除所述键合胶层以及所述载板。
在本发明所述的降低芯片塑性变形的扇出型封装方法中，在所述步骤S101中，所述芯片的远离所述划片膜的一面上设置有I\O接口结构。
在本发明所述的降低芯片塑性变形的扇出型封装方法中，在所述步骤S103中，采用喷涂、印刷或涂覆的方式形成所述第一封装层。
在本发明所述的降低芯片塑性变形的扇出型封装方法中，所述步骤S106包括：
对所述第二封装结构体进行薄化处理，以露出每一所述芯片的I\O接口结构；
在所述第二封装结构体的露出I\O接口的一面上设置介电材料层。
在本发明所述的降低芯片塑性变形的扇出型封装方法中，所述第一封装层采用聚酰亚胺、氰酸酯型环氧树脂或掺入无机物以调节热膨胀系数的液态环氧树脂基封装料。
在本发明所述的降低芯片塑性变形的扇出型封装方法中，所述第二封装层采用环氧树脂。
在本发明所述的降低芯片塑性变形的扇出型封装方法中，所述I\O接口结构包括设置于所述芯片上的I\O接口以及设置于所述I\O接口处的导电金属柱。
在本发明所述的降低芯片塑性变形的扇出型封装方法中，所述划片膜为蓝膜或UV膜。
本发明通过在芯片外先包裹一层第一封装层，然后再进行封装第二封装层，可以避免由于芯片与第二封装层之间的热膨胀系数的匹配问题导致的芯片的塑性变形，可以提高产品良率。
附图说明
图1是本发明实施例中的降低芯片塑性变形的扇出型封装方法的一种流程图。
图2-图6是本发明实施例中的降低芯片塑性变形的扇出型封装方法的详细示意图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
请参照图1，图1是本发明一些实施例中的一种降低芯片塑性变形的扇出型封装方法的流程图。该降低芯片塑性变形的扇出型封装方法，包括以下步骤：
S101、对晶圆的背面贴划片膜，并从所述晶圆的正面进行划片，以形成多个位于所述划片膜上的芯片。
请参照图2，其中，在该步骤中，该划片膜10为蓝膜或UV膜。每一芯片20的远离该划片膜10的一面设置有I\O接口结构21。I\O接口结构21包括设置于所述芯片上的I\O接口以及设置于所述I\O接口处的导电金属柱。
S102、对所述划片膜进行拉伸操作，使得该多个芯片的间隔增大至预设值。
请参照图2，其中，在该步骤中，原本对晶圆划片得到的多个芯片20排列比较致密，经过划片膜进行拉伸操作后，相邻芯片20之间间隔增大到预设值，该预设值为根据实际需求设置的经验值。
S103、在所述划片膜上形成第一封装层，所述第一封装层将该多个芯片包裹在内形成第一封装结构体。
请参照图3，可以采用喷涂、印刷或涂覆的方式形成所述第一封装层30。第一封装层30采用聚酰亚胺、氰酸酯型环氧树脂或掺入无机物以调节热膨胀系数的液态环氧树脂基封装料。第一封装结构体100除了与划片膜10接触的一面均为第一封装层30覆盖。
S104、对所述第一封装结构体进行切割操作，以得到多个第一封装结构单体，每一第一封装结构单体均包括一所述芯片以及包裹所述芯片的第一封装层。
请参照图4，第一封装结构体100经过切割后，形成了多个第一封装结构单体200，切割时要从相邻芯片的中部进行切割，避免损坏芯片。
S105、在载板上设置键合胶层，并将所述多个第一封装结构单体的未被所述第一封装层包裹的一面粘接到所述键合胶层上，并在所述键合胶层上设置第二封装层，所述第二封装层将所述多个第一封装结构单体包裹在内以形成第二封装结构结构体，所述第二封装层的热膨胀系数大于所述第一封装层的热膨胀系数。
请参照图4以及图5，该键合胶层（图未示）布满该载板40，该载板40可以采用各种材料的载板，例如金属载板、玻璃载板或者其他非金属材料载板。第二封装层50采用环氧树脂形成。第二封装结构结构体300为以整体，其除了与该键合胶层接触的面均被第二封装层50覆盖。
S106、在所述第二封装结构体上设置介电材料层。
请参照图6，介电材料层60采用非金属材料制成。当然，可以理解地，在后续步骤在还要进行线路层、油墨层等的制作，其为现有技术无需过多描述。
本发明通过在芯片外先包裹一层第一封装层，然后再进行封装第二封装层，可以避免由于芯片与第二封装层之间的热膨胀系数的匹配问题导致的芯片的塑性变形，可以提高产品良率。
在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的多个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (8)

1.一种降低芯片塑性变形的扇出型封装方法，其特征在于，包括以下步骤：
S101、对晶圆的背面贴划片膜，并从所述晶圆的正面进行划片，以形成多个位于所述划片膜上的芯片；
S102、对所述划片膜进行拉伸操作，使得该多个芯片的间隔增大至预设值；
S103、在所述划片膜上形成第一封装层，所述第一封装层将该多个芯片包裹在内形成第一封装结构体；
S104、对所述第一封装结构体进行切割操作，以得到多个第一封装结构单体，每一第一封装结构单体均包括一所述芯片以及包裹所述芯片的第一封装层；
S105、在载板上设置键合胶层，并将所述多个第一封装结构单体的未被所述第一封装层包裹的一面粘接到所述键合胶层上，并在所述键合胶层上设置第二封装层，所述第二封装层将所述多个第一封装结构单体包裹在内以形成第二封装结构结构体，所述第二封装层的热膨胀系数大于所述第一封装层的热膨胀系数；
S106、在所述第二封装结构体上设置介电材料层。
2.根据权利要求1所述的降低芯片塑性变形的扇出型封装方法，其特征在于，在所述步骤S101中，所述芯片的远离所述划片膜的一面上设置有I\O接口结构。
3.根据权利要求2所述的降低芯片塑性变形的扇出型封装方法，其特征在于，在所述步骤S103中，采用喷涂、印刷或涂覆的方式形成所述第一封装层。
4.根据权利要求2所述的降低芯片塑性变形的扇出型封装方法，其特征在于，所述步骤S106包括：
对所述第二封装结构体进行薄化处理，以露出每一所述芯片的I\O接口结构；
在所述第二封装结构体的露出I\O接口的一面上设置介电材料层。
5.根据权利要求1所述的降低芯片塑性变形的扇出型封装方法，其特征在于，所述第一封装层采用聚酰亚胺、氰酸酯型环氧树脂或掺入无机物以调节热膨胀系数的液态环氧树脂基封装料。
6.根据权利要求5所述的降低芯片塑性变形的扇出型封装方法，其特征在于，所述第二封装层采用环氧树脂。
7.根据权利要求2所述的降低芯片塑性变形的扇出型封装方法，其特征在于，所述I\O接口结构包括设置于所述芯片上的I\O接口以及设置于所述I\O接口处的导电金属柱。
8.根据权利要求1所述的降低芯片塑性变形的扇出型封装方法，其特征在于，所述划片膜为蓝膜或UV膜。
CN201910958672.6A 2019-10-10 2019-10-10 降低芯片塑性变形的扇出型封装方法 Pending CN110676183A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910958672.6A CN110676183A (zh) 2019-10-10 2019-10-10 降低芯片塑性变形的扇出型封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910958672.6A CN110676183A (zh) 2019-10-10 2019-10-10 降低芯片塑性变形的扇出型封装方法

Publications (1)

Publication Number Publication Date
CN110676183A true CN110676183A (zh) 2020-01-10

Family

ID=69081483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910958672.6A Pending CN110676183A (zh) 2019-10-10 2019-10-10 降低芯片塑性变形的扇出型封装方法

Country Status (1)

Country Link
CN (1) CN110676183A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571461A (zh) * 2021-07-02 2021-10-29 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903642A (zh) * 2011-07-29 2013-01-30 万国半导体(开曼)股份有限公司 一种将芯片底部和周边包封的芯片级封装方法
CN105023883A (zh) * 2014-04-29 2015-11-04 清华大学 一种塑料封装及其制备方法
CN107611100A (zh) * 2016-07-12 2018-01-19 台湾积体电路制造股份有限公司 整合扇出型封装及其制造方法
CN109712966A (zh) * 2017-10-25 2019-05-03 中芯国际集成电路制造(上海)有限公司 芯片封装结构及其形成方法
CN110034029A (zh) * 2017-12-22 2019-07-19 英特尔Ip公司 扇出型封装和方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903642A (zh) * 2011-07-29 2013-01-30 万国半导体(开曼)股份有限公司 一种将芯片底部和周边包封的芯片级封装方法
CN105023883A (zh) * 2014-04-29 2015-11-04 清华大学 一种塑料封装及其制备方法
CN107611100A (zh) * 2016-07-12 2018-01-19 台湾积体电路制造股份有限公司 整合扇出型封装及其制造方法
CN109712966A (zh) * 2017-10-25 2019-05-03 中芯国际集成电路制造(上海)有限公司 芯片封装结构及其形成方法
CN110034029A (zh) * 2017-12-22 2019-07-19 英特尔Ip公司 扇出型封装和方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571461A (zh) * 2021-07-02 2021-10-29 矽磐微电子(重庆)有限公司 芯片封装结构的形成方法

Similar Documents

Publication Publication Date Title
US11881415B2 (en) Method of packaging chip and chip package structure
KR100216991B1 (ko) 접착층이 형성된 리드 프레임
US6608334B1 (en) Light-emitting chip device with case and method of manufacture thereof
CN100561737C (zh) 中心焊点芯片的叠层球栅极阵列封装件及其制造方法
KR100886717B1 (ko) 적층 반도체 패키지 및 이의 제조 방법
US7396763B2 (en) Semiconductor package using flexible film and method of manufacturing the same
TWI236747B (en) Manufacturing process and structure for a flip-chip package
US20130256875A1 (en) Semiconductor package, package structure and fabrication method thereof
US20080217759A1 (en) Chip package substrate and structure thereof
JP4615282B2 (ja) 半導体パッケージの製造方法
CN206742235U (zh) 芯片尺寸封装
CN110676183A (zh) 降低芯片塑性变形的扇出型封装方法
US20080265432A1 (en) Multi-chip package and method of manufacturing the multi-chip package
CN110676180A (zh) 芯片扇出型封装结构及封装方法
US11626335B2 (en) IC packaging structure and IC packaging method
US9318356B2 (en) Substrate strip
CN110648928A (zh) 降低芯片塑性变形的扇出型封装结构及封装方法
TWI692042B (zh) 半導體封裝結構及其製作方法
TW200937540A (en) Integrated circuit package system with package integration
TW201304629A (zh) 良品基板陣列模組及其製造方法
US10504806B2 (en) Semiconductor package with electrical test pads
US20080044931A1 (en) Packaging substrate and method of manufacturing the same
US11152326B2 (en) Semiconductor die with multiple contact pads electrically coupled to a lead of a lead frame
JP2003068922A (ja) 半導体チップ搭載基板及びそれを用いた半導体装置
KR100554462B1 (ko) 폴리머층을 갖는 반도체 칩과 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200110

RJ01 Rejection of invention patent application after publication