DE112008002459B4 - Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat - Google Patents

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Abstract

Vorrichtung (300, 402), die Folgendes umfasst:mehrere erste Elemente (100), die jeweils Folgendes enthalten:einen mikroelektronischen Chip (102), der eine aktive Fläche (104) und mindestens eine Seite aufweist,ein Verkapselungsmaterial (106) neben der mindestens einen Seite des mikroelektronischen Chips (102), wobei das neben der mindestens einen Seite des mikroelektronischen Chips (102) angeordnete Verkapselungsmaterial (106) mindestens eine Fläche enthält, die planar zu der aktiven Fläche (104) des mikroelektronischen Chips (102) verläuft,eine erste dielektrische Materialschicht (110), die auf mindestens einem Abschnitt der aktiven Fläche (104) des mikroelektronischen Chips (102) und der mindestens einen Fläche des Verkapselungsmaterials (106) angeordnet ist,mehrere Aufbauschichten (112), die auf der ersten dielektrischen Materialschicht (110) angeordnet sind, undmehrere Leiterbahnen (114), die auf der ersten dielektrischen Materialschicht (110) und den Aufbauschichten (112) angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche (104) des mikroelektronischen Chips (102) stehen; undein zweites Element (200), das mit den mehreren ersten Elementen (100) gekoppelt ist, wobei das zweite Element (200) ein Substrat enthält, das mehrere dielektrische Materialschichten (204, 206) und Leiterbahnen (216) aufweist, um leitfähigen Kontakte (212) auf einer Oberseite (208) leitend mit leitfähigen Kontakten (214) auf einer Unterseite (210) zu koppeln, wobei die leitfähigen Kontakte (212) auf der Oberseite (208) leitfähig mit den Leiterbahnen (114) der mehreren ersten Elemente (100) gekoppelt sind,.

Description

  • GEBIET DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung betreffen allgemein das Gebiet der Konstruktion Integrierter-Schaltkreis-Bausteine und insbesondere Integrierte-Schaltkreis-Bausteine mit hoch-dichten Bumpless Build-Up Layers (BBULs, kontakthügellose Aufbauschichten) und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat.
  • ALLGEMEINER STAND DER TECHNIK
  • Im Zuge immer kleiner werdender Transistoren und einer zunehmenden Anzahl von Funktionen, die in mikroelektronischen Bauelementen untergebracht werden, müssen auch die Geometrien der Verbindungen zwischen Chip und Bausteinsubstrat kleiner werden. Derzeit wird der Chip mittels einer Lötverbindung mit dem Bausteinsubstrat verbunden, die gemeinhin als eine Flipchip-Verbindung bezeichnet wird. Die herkömmlichen Flipchip-Prozesse werden mit immer kleiner werdendem Kontakthügelabstand zunehmend komplexer, weil sich die Unterfüllung des Raumes zwischen den Flipchip-Kontakthügel schwierig gestaltet.
  • Die Offenlegungsschrift US 2002/0074641 A1 offenbart ein mikroelektronisches Paket mit einem Die, der eine aktive Fläche und mindestens eine Seite hat. Das Paket hat ein Verkapselungsmaterial neben der mindestens einen Seite, wobei das Verkapselungsmaterial mindestens eine Fläche hat, die im Wesentlichen planar zu der aktiven Fläche ist. Das Paket umfasst ferner einen Zwischenverbinder, der zwischen der aktiven Fläche des Dies und der mindestens einen Fläche des Verkapselungsmaterials angeordnet ist und der die aktive Fläche des Dies kontaktiert.
  • Die Offenlegungsschrift US 2007/0074900 A1 offenbart eine gedruckte Leiterplatte mit einer eingebetteten elektronischen Komponente.
  • Die Patentschrift US 6 970 362 B1 offenbart einen mehrlagigen Interposer mit zwei eingebetteten disktreten Kondensatoren. Der Interposer ist zwischen einem Die und einem Primärsubstrat angeordnet und mit diesen über Lötstellen elektrisch verbunden.
  • Die Offenlegungsschrift JP 2003-163 323 A beschreibt ein elektronisches Modul aus mehreren Lagen, das über mehrere Kontaktstellen mit einem Interposer verbunden ist. Das Modul hat mehrere, mit Harz abgedichtete Halbleiterchips, die über eine große Anzahl von Kontakthügeln mit der obersten der mehreren Lagen verbunden sind.
  • Figurenliste
  • Die vorliegende Erfindung wird beispielhaft und nicht einschränkend in den Figuren der begleitenden Zeichnungen veranschaulicht, in denen gleiche Bezugszahlen gleiche Elemente bezeichnen und in denen Folgendes dargestellt ist:
    • 1 ist eine grafische Veranschaulichung einer Querschnittsansicht eines ersten Bausteinelements mit hoch-dichten Bumpless Build-Up Layers gemäß einem Ausführungsbeispiel der Erfindung;
    • 2 ist eine grafische Veranschaulichung einer Querschnittsansicht eines zweiten Bausteinelements, das ein Substrat mit dichtevermindertem Kern oder ein kernloses Substrat gemäß einem Ausführungsbeispiel der Erfindung enthält;
    • 3 ist eine grafische Veranschaulichung einer Draufsicht auf einen Integrierter-Schaltkreis-Baustein gemäß einem Ausführungsbeispiel der Erfindung; und
    • 4 ist ein Blockschaubild einer beispielhaften elektronischen Vorrichtung, die zum Implementieren eines Integrierten-Schaltkreis-Bausteins gemäß einem Ausführungsbeispiel der Erfindung geeignet ist.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist eine grafische Veranschaulichung einer Querschnittsansicht eines ersten Bausteinelements mit hoch-dichten Bumpless Build-Up Layers gemäß einem Ausführungsbeispiel der Erfindung. Wie gezeigt, enthält das erste Integrierte-Schaltkreis-Bausteinelement 100 einen oder mehrere mikroelektronische Chips 102, eine aktive Fläche 104 des mikroelektronischen Chips, ein Verkapselungsmaterial 106, einen Kern 108 des mikroelektronischen Bausteins, eine erste dielektrische Materialschicht 110, Aufbauschichten 112, Leiterbahnen 114 und leitfähige Kontakte 116.
  • Der mikroelektronische Chip 102 soll jede Art von Integriertem-Schaltkreis-Chip repräsentieren. In einer Ausführungsform ist der mikroelektronische Chip 102 ein Mehrkern-Mikroprozessor. Der mikroelektronische Chip 102 enthält eine aktive Fläche 104, welche die elektrischen Verbindungen enthält, die für das Funktionieren des mikroelektronischen Chips 102 erforderlich sind.
  • Der mikroelektronische Chip 102 wird durch ein Verkapselungsmaterial 106 auf mindestens einer Seite an seinem Platz gehalten. Das Verkapselungsmaterial 106 enthält mindestens eine Fläche, die zu der aktiven Fläche 104 im Wesentlichen planar verläuft. In einer Ausführungsform ist die aktive Fläche 104 auf einer Halteplatte angeordnet, während das Verkapselungsmaterial 106 um den mikroelektronischen Chip 102 herum angeordnet ist. Das Verkapselungsmaterial 106 kann sich über die Rückseite (gegenüber der aktiven Fläche 104) des mikroelektronischen Chips 102 erstrecken.
  • Der Kern 108 des mikroelektronischen Bausteins kann in dem ersten Integrierten-Schaltkreis-Bausteinelement 100 enthalten sein, um mechanische Unterstützung und Stabilität während des Aufbauprozesses zu verleihen. Der Kern 108 des mikroelektronischen Bausteins kann eine Öffnung aufweisen, in der der mikroelektronische Chip 102 angeordnet ist. In einer Ausführungsform ist der Kern 108 des mikroelektronischen Bausteins nicht in dem ersten Integrierten-Schaltkreis-Bausteinelement 100 enthalten, und das Verkapselungsmaterial 106 kann in einem größeren Umfang eingesetzt werden.
  • Eine erste dielektrische Materialschicht 110 ist auf mindestens einem Abschnitt der aktiven Fläche 104 und des Verkapselungsmaterials 106 angeordnet. Mittels einschlägig bekannter Verarbeitungsverfahren werden Aufbauschichten 112 nacheinander auf der ersten dielektrischen Materialschicht 110 angeordnet.
  • Leiterbahnen 114 sind auf der ersten dielektrischen Materialschicht 110 und den Aufbauschichten 112 angeordnet und stehen mit der aktiven Fläche 104 in elektrischem Kontakt. Leitfähige Kontakte 116 sind mit den Leiterbahnen 114 gekoppelt und ermöglichen es, das erste Integrierte-Schaltkreis-Bausteinelement 100 beispielsweise mittels einer Lötverbindung elektrisch mit dem zweiten Integrierten-Schaltkreis-Bausteinelement 200, das unten beschrieben wird, zu koppeln. In einer Ausführungsform enthalten die leitfähigen Kontakte 116 Lötkontakthügel. In einer weiteren Ausführungsform enthalten die leitfähigen Kontakte 116 Kontaktflecke.
  • 2 ist eine grafische Veranschaulichung einer Querschnittsansicht eines zweiten Bausteinelements, das ein Substrat mit dichtevermindertem Kern oder ein kernloses Substrat enthält, gemäß einem Ausführungsbeispiel der Erfindung. Wie gezeigt, enthält das zweite Integrierte-Schaltkreis-Bausteinelement 200 einen oder mehrere Substratkerne 202, obere Aufbauschichten 204, untere Aufbauschichten 206, eine Oberseite 208, eine Unterseite 210, obere leitfähige Kontakte 212, untere leitfähige Kontakte 214, Leiterbahnen 216, eingebettete Komponenten 218, einen oberen Abstand 220 und einen unteren Abstand 222.
  • Das zweite Integrierte-Schaltkreis-Bausteinelement 200 ist mit dem ersten Integrierten-Schaltkreis-Bausteinelement 100 gekoppelt, um einen Integrierten-Schaltkreis-Baustein zu bilden. Das zweite Integrierte-Schaltkreis-Bausteinelement 200 kann einen Substratkern 202 enthalten, um mechanische Unterstützung zu verleihen. Die oberen Aufbauschichten 204 und unteren Aufbauschichten 206 können mittels einschlägig bekannter Verarbeitungsverfahren ausgebildet werden. In einer Ausführungsform ist der Substratkern 202 nicht in dem zweiten Integrierten-Schaltkreis-Bausteinelement 200 enthalten, und es können Aufbauschichten allein, zum Beispiel ein organisches Mehrschichtsubstrat, verwendet werden.
  • Obere leitfähige Kontakte 212 sind auf der Oberseite 208 angeordnet. Die oberen leitfähigen Kontakte 212 ermöglichen es, das zweite Integrierte-Schaltkreis-Bausteinelement 200 beispielsweise mittels einer Lötverbindung elektrisch mit dem ersten Integrierten-Schaltkreis-Bausteinelement 100 zu koppeln. In einer Ausführungsform enthalten die oberen leitfähigen Kontakte 212 Lötkontakthügel. In einer weiteren Ausführungsform enthalten die oberen leitfähigen Kontakte 212 Kontaktflecke.
  • Untere leitfähige Kontakte 214 sind auf der Unterseite 208 angeordnet. Die unteren leitfähigen Kontakte 212 ermöglichen es, das zweite Integrierte-Schaltkreis-Bausteinelement 200 beispielsweise mittels einer Sockelverbindung elektrisch mit anderen Bauelementen, zum Beispiel einer gedruckten Leiterplatte, zu koppeln. In einer Ausführungsform umfassen die unteren leitfähigen Kontakte 214 eine Kontaktfleck-Gitteranordnung. In einer weiteren Ausführungsform umfassen die unteren leitfähigen Kontakte 214 eine Kugelgitteranordnung. In einer weiteren Ausführungsform umfassen die unteren leitfähigen Kontakte 214 eine Kontaktstift-Gitteranordnung.
  • Leiterbahnen 216 sind durch das zweite Integrierte-Schaltkreis-Bausteinelement 200 hindurch verlegt, um die oberen leitfähigen Kontakte 212 leitend mit den unteren leitfähigen Kontakten 214 zu koppeln.
  • In dem Substrat des zweiten Integrierten-Schaltkreis-Bausteinelements 200 können eingebettete Komponenten 218 enthalten sein. In einer Ausführungsform gehört zu den eingebetteten Komponenten 218 mindesten ein Speicherbaustein. In einer weiteren Ausführungsform gehört zu den eingebetteten Komponenten 218 mindestens eine diskrete Komponente, wie zum Beispiel ein Kondensator, eine Induktionsspule, ein Widerstand, ein Logikbaustein oder dergleichen.
  • Das zweite Integrierte-Schaltkreis-Bausteinelement 200 ist dafür ausgelegt, Signale von einem oberen Abstand 220 zu einem unteren Abstand 222 zu übertragen. In einer Ausführungsform ist der obere Abstand 220 so eng wie praktisch möglich, um das Herstellen von Lötverbindungen zwischen dem ersten Integrierten-Schaltkreis-Bausteinelement 100 und dem zweiten Integrierten-Schaltkreis-Bausteinelement 200 zu ermöglichen. In einer Ausführungsform beträgt der obere Abstand 220 etwa 80 bis etwa 130 Mikrometer. In einer Ausführungsform beträgt der untere Abstand 222 etwa 400 bis etwa 800 Mikrometer.
  • 3 ist eine grafische Veranschaulichung einer Draufsicht auf einen Integrierten-Schaltkreis-Baustein gemäß einem Ausführungsbeispiel der Erfindung. Wie gezeigt, enthält der Integrierte-Schaltkreis-Baustein 300 mehrere erste Bausteinelemente 100, die mit einem zweiten Bausteinelement 200 gekoppelt sind. Obgleich hier vier erste Bausteinelemente 100 gezeigt sind, kann jede beliebige Anzahl enthalten sein. In einer Ausführungsform sind sechzehn erste Bausteinelemente 100 mit einem zweiten Bausteinelement 200 gekoppelt. Ein Unterfüllmaterial 302, wie zum Beispiel ein Epoxidharz, kann zwischen die ersten Elemente 100 und das zweite Element 200 gegossen werden. Das Unterfüllmaterial 302 kann den Raum zwischen den Verbindungen, zum Beispiel (nicht gezeigten) Lötverbindungen, zwischen den leitfähigen Kontakten 116 und den leitfähigen Kontakten 212 im Wesentlichen ausfüllen.
  • 4 ist ein Blockschaubild einer beispielhaften elektronischen Vorrichtung, die zum Implementieren eines Integrierten-Schaltkreis-Bausteins gemäß einem Ausführungsbeispiel der Erfindung geeignet ist. Die elektronische Vorrichtung 400 soll eine breite Vielfalt herkömmlicher und nicht-herkömmlicher elektronischer Vorrichtungen, Laptop-Computer, Desktop-Computer, Mobiltelefone, Drahtloskommunikations-Teilnehmereinheiten, Drahtloskommunikationstelefonie-Infrastrukturelemente, PDAs (persönliche digitale Assistenten), Settop-Boxen oder sonstige elektrische Vorrichtungen repräsentieren, die einen Nutzen aus den Lehren der vorliegenden Erfindung realisieren könnten. Gemäß dem veranschaulichten Ausführungsbeispiel kann die elektronische Vorrichtung 400 einen oder mehrere Prozessoren 402, eine Speichersteuereinheit 404, einen Systemspeicher 406, eine Eingabe/Ausgabe-Steuereinheit 408, Netzwerk-Steuereinheit 410 und ein oder mehrere Eingabe/Ausgabe-Geräte 412 enthalten, die wie in 4 gezeigt angeschlossen sind. Der eine oder die mehreren Prozessoren 402 oder andere Integrierte-Schaltkreis-Komponenten der elektronischen Vorrichtung 400 können einen Zwei-Element-Baustein umfassen, wie zuvor als eine Ausführungsform der vorliegenden Erfindung beschrieben.
  • Der eine oder die mehreren Prozessoren 402 können eine breite Vielfalt von Steuerungslogik repräsentieren, wie zum Beispiel einen Mikroprozessor und/oder einen programmierbaren Logikbaustein (PLD) und/oder ein programmierbares Logikarray (PLA) und/oder einen anwendungsspezifischen integrierten Schaltkreis (ASIC) und/oder einen Mikrocontroller und dergleichen, obgleich der vorliegenden Erfindung diesbezüglich keinerlei Grenzen auferlegt sind. In einer Ausführungsform sind der eine oder die mehreren Prozessoren 402 Intel -kompatible Prozessoren. Der eine oder die mehreren Prozessoren 402 können einen Befehlssatz aufweisen, der mehrere Maschinenanweisungen enthält, die zum Beispiel durch ein Anwendungsprogramm oder ein Betriebssystem aufgerufen werden können.
  • Die Speichersteuereinheit 404 kann einen beliebigen Typ eines Chipsatzes oder einer Steuerlogik repräsentieren, der bzw. die den Systemspeicher 406 mit den anderen Komponenten der elektronischen Vorrichtung 400 verbindet. In einer Ausführungsform kann die Verbindung zwischen dem einen oder den mehreren Prozessoren 402 und der Speichersteuereinheit 404 eine serielle Punkt-zu-Punkt-Verbindung sein. In einer weiteren Ausführungsform kann die Speichersteuereinheit 404 als eine Nordbrücke bezeichnet werden.
  • Der Systemspeicher 406 kann einen beliebigen Typ eines oder mehrerer Speicherbausteine repräsentieren, die zum Speichern von Daten und Befehlen verwendet werden, die von dem einen oder den mehreren Prozessoren 402 verwendet wurden oder verwendet werden. In der Regel besteht der Systemspeicher 406 aus einem dynamischen Direktzugriffsspeicher (DRAM), obgleich der Erfindung in dieser Hinsicht keine Grenzen auferlegt sind. In einer Ausführungsform kann der Systemspeicher 406 aus einem Rambus-DRAM (RDRAM) bestehen. In einer weiteren Ausführungsform kann der Systemspeicher 406 aus einem synchronen DRAM mit doppelter Datenrate (DDRSDRAM) bestehen.
  • Die Eingabe/Ausgabe (E/A)-Steuereinheit 408 kann einen beliebigen Typ eines Chipsatzes oder einer Steuerlogik repräsentieren, der bzw. die das eine oder die mehreren E/A-Geräte 412 mit den anderen Komponenten der elektronischen Vorrichtung 400 verbindet. In einer Ausführungsform kann die E/A-Steuereinheit 408 als eine Südbrücke bezeichnet werden. In einer weiteren Ausführungsform kann die E/A-Steuereinheit 408 der Peripheral Component Interconnect (PCI)-Express™-Basisspezifikation, Revision 1.0a, PCI Special Interest Group, herausgegeben am 15. April 2003, entsprechen.
  • Die Netzwerk-Steuereinheit 410 kann jedes beliebige Gerät repräsentieren, das es der elektronischen Vorrichtung 400 ermöglicht, mit anderen elektronischen Vorrichtungen oder Bauelementen zu kommunizieren. In einer Ausführungsform kann die Netzwerk-Steuereinheit 410 dem Institute of Electrical and Electronics Engineers, Inc. (IEEE) 802.11b-Standard (zugelassen am 16. September 1999, Zusatz zum ANSI/IEEE-Standard 802.11, Ausgabe 1999), entsprechen. In einer weiteren Ausführungsform kann die Netzwerk-Steuereinheit 410 eine Ethernet-Netzwerkschnittstellenkarte sein.
  • Das eine oder die mehreren Eingabe/Ausgabe (E/A)-Geräte 412 können einen beliebigen Typ eines Bauelementes, eines Peripheriegerätes oder einer Komponente repräsentieren, das bzw. die Eingaben in die elektronische Vorrichtung 400 einspeist oder Ausgaben aus der elektronischen Vorrichtung 400 verarbeitet.

Claims (14)

  1. Vorrichtung (300, 402), die Folgendes umfasst: mehrere erste Elemente (100), die jeweils Folgendes enthalten: einen mikroelektronischen Chip (102), der eine aktive Fläche (104) und mindestens eine Seite aufweist, ein Verkapselungsmaterial (106) neben der mindestens einen Seite des mikroelektronischen Chips (102), wobei das neben der mindestens einen Seite des mikroelektronischen Chips (102) angeordnete Verkapselungsmaterial (106) mindestens eine Fläche enthält, die planar zu der aktiven Fläche (104) des mikroelektronischen Chips (102) verläuft, eine erste dielektrische Materialschicht (110), die auf mindestens einem Abschnitt der aktiven Fläche (104) des mikroelektronischen Chips (102) und der mindestens einen Fläche des Verkapselungsmaterials (106) angeordnet ist, mehrere Aufbauschichten (112), die auf der ersten dielektrischen Materialschicht (110) angeordnet sind, und mehrere Leiterbahnen (114), die auf der ersten dielektrischen Materialschicht (110) und den Aufbauschichten (112) angeordnet sind und in elektrischem Kontakt mit der aktiven Fläche (104) des mikroelektronischen Chips (102) stehen; und ein zweites Element (200), das mit den mehreren ersten Elementen (100) gekoppelt ist, wobei das zweite Element (200) ein Substrat enthält, das mehrere dielektrische Materialschichten (204, 206) und Leiterbahnen (216) aufweist, um leitfähigen Kontakte (212) auf einer Oberseite (208) leitend mit leitfähigen Kontakten (214) auf einer Unterseite (210) zu koppeln, wobei die leitfähigen Kontakte (212) auf der Oberseite (208) leitfähig mit den Leiterbahnen (114) der mehreren ersten Elemente (100) gekoppelt sind,.
  2. Vorrichtung (300, 402) nach Anspruch 1, wobei das erste Element (100) einen Kern (108) eines mikroelektronischen Bausteins enthält, der eine Öffnung aufweist, in der der mikroelektronische Chip (102) angeordnet ist.
  3. Vorrichtung (300, 402) nach Anspruch 1, wobei das zweite Element (200) einen Substratkern (202) enthält.
  4. Vorrichtung (300, 402) nach Anspruch 1, wobei das zweite Element (200) mindestens einen Speicherbaustein enthält, die zwischen der Oberseite (208) und der Unterseite (210) eingebettet ist.
  5. Vorrichtung (300, 402) nach Anspruch 1, wobei das zweite Element (200) mindestens eine diskrete elektronische Komponente (218) enthält, die zwischen der Oberseite (208) und der Unterseite (210) eingebettet ist.
  6. Vorrichtung (300, 402) nach Anspruch 1, wobei die leitfähigen Kontakte (214) auf der Unterseite (210) des zweiten Elements (200) eine Kontaktfleck-Gitteranordnung umfassen.
  7. Vorrichtung (300, 402) nach Anspruch 1, wobei die leitfähigen Kontakte (214) auf der Unterseite (210) des zweiten Elements (200) eine Kugelgitteranordnung umfassen.
  8. Vorrichtung (300, 402) nach Anspruch 1, wobei die leitfähigen Kontakte (212) auf der Oberseite (208) des zweiten Elements (200) Kontakthügel umfassen.
  9. Vorrichtung (300, 402) nach Anspruch 1, wobei die mehreren ersten Elemente (100) vier erste Elemente (100) umfassen.
  10. Vorrichtung (300, 402) nach Anspruch 1, wobei die mehreren ersten Elemente (100) sechzehn erste Elemente (100) umfassen.
  11. Vorrichtung (300, 402) nach Anspruch 1, wobei die leitfähigen Kontakte (212) auf der Oberseite (208) des zweiten Elements (200) einen Abstand von 80 bis 130 Mikrometer umfassen.
  12. Vorrichtung (300, 402) nach Anspruch 1, wobei die leitfähigen Kontakte (214) auf der Unterseite (210) des zweiten Elements (200) einen Abstand von 400 bis 800 Mikrometer umfassen.
  13. Vorrichtung (300, 402) nach Anspruch 1, die des Weiteren eine Epoxidharzunterfüllung (302) zwischen den mehreren ersten Elementen (100) und dem zweiten Element (200) umfasst.
  14. Elektronische Vorrichtung (400), die Folgendes umfasst: eine Netzwerk-Steuereinheit (410); einen Systemspeicher (406); und einen Prozessor wobei der Prozessor als Vorrichtung (402) nach einem der vorangehenden Ansprüche ausgebildet ist.
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Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090079064A1 (en) * 2007-09-25 2009-03-26 Jiamiao Tang Methods of forming a thin tim coreless high density bump-less package and structures formed thereby
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US20120112336A1 (en) * 2010-11-05 2012-05-10 Guzek John S Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US9490196B2 (en) 2011-10-31 2016-11-08 Intel Corporation Multi die package having a die and a spacer layer in a recess
WO2013172814A1 (en) 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
DE112012006469B4 (de) 2012-06-08 2022-05-05 Intel Corporation Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel
US20140091440A1 (en) * 2012-09-29 2014-04-03 Vijay K. Nair System in package with embedded rf die in coreless substrate
US9496195B2 (en) 2012-10-02 2016-11-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP
US9620413B2 (en) 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9165906B2 (en) 2012-12-10 2015-10-20 Invensas Corporation High performance package on package
US9704824B2 (en) 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US9721862B2 (en) 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
KR101488608B1 (ko) 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
CN105047630B (zh) * 2015-07-08 2018-05-22 华进半导体封装先导技术研发中心有限公司 芯片后组装有源埋入封装结构及其生产工艺
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486965B2 (en) * 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
CN109844937B (zh) 2016-08-12 2023-06-27 Qorvo美国公司 具有增强性能的晶片级封装
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
CN109300794B (zh) * 2017-07-25 2021-02-02 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
WO2020153983A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074641A1 (en) 2000-12-15 2002-06-20 Steven Towle Microelectronic package having a bumpless laminated interconnection layer
JP2003163323A (ja) 2001-11-27 2003-06-06 Sony Corp 回路モジュール及びその製造方法
US6970362B1 (en) 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US20070074900A1 (en) 2005-10-04 2007-04-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and manufacturing method thereof

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2636777B2 (ja) 1995-02-14 1997-07-30 日本電気株式会社 マイクロプロセッサ用半導体モジュール
US6461895B1 (en) * 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US7382142B2 (en) * 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
EP1150152A1 (de) 2000-04-25 2001-10-31 Hewlett-Packard Company, A Delaware Corporation Verbindung einer optischen Baugruppe
US7579848B2 (en) * 2000-05-23 2009-08-25 Nanonexus, Inc. High density interconnect system for IC packages and interconnect assemblies
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US6586822B1 (en) * 2000-09-08 2003-07-01 Intel Corporation Integrated core microelectronic package
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
US6617682B1 (en) 2000-09-28 2003-09-09 Intel Corporation Structure for reducing die corner and edge stresses in microelectronic packages
US6709898B1 (en) 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6706553B2 (en) * 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
US6586276B2 (en) 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
US7173329B2 (en) * 2001-09-28 2007-02-06 Intel Corporation Package stiffener
US7045890B2 (en) * 2001-09-28 2006-05-16 Intel Corporation Heat spreader and stiffener having a stiffener extension
US6535388B1 (en) 2001-10-04 2003-03-18 Intel Corporation Wirebonded microelectronic packages including heat dissipation devices for heat removal from active surfaces thereof
US6504242B1 (en) 2001-11-15 2003-01-07 Intel Corporation Electronic assembly having a wetting layer on a thermally conductive heat spreader
US6841413B2 (en) 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
US20050136640A1 (en) 2002-01-07 2005-06-23 Chuan Hu Die exhibiting an effective coefficient of thermal expansion equivalent to a substrate mounted thereon, and processes of making same
US6710444B2 (en) * 2002-03-21 2004-03-23 Intel Corporation Molded substrate stiffener with embedded capacitors
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
US7371975B2 (en) * 2002-12-18 2008-05-13 Intel Corporation Electronic packages and components thereof formed by substrate-imprinting
JP2004327940A (ja) 2003-04-28 2004-11-18 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2005011837A (ja) * 2003-06-16 2005-01-13 Nippon Micron Kk 半導体装置用基板、半導体装置およびその製造方法
FI20031201A (fi) 2003-08-26 2005-02-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
KR101014576B1 (ko) * 2004-02-24 2011-02-16 이비덴 가부시키가이샤 반도체 탑재용 기판
US7095108B2 (en) * 2004-05-05 2006-08-22 Intel Corporation Array capacitors in interposers, and methods of using same
US7391110B2 (en) * 2004-06-17 2008-06-24 Apple Inc. Apparatus for providing capacitive decoupling between on-die power and ground conductors
US7446389B2 (en) * 2004-06-17 2008-11-04 Apple Inc. Semiconductor die package with internal bypass capacitors
US7335979B2 (en) * 2004-06-28 2008-02-26 Intel Corporation Device and method for tilted land grid array interconnects on a coreless substrate package
US20050287714A1 (en) * 2004-06-29 2005-12-29 Michael Walk Enhancing epoxy strength using kaolin filler
US7390740B2 (en) * 2004-09-02 2008-06-24 Micron Technology, Inc. Sloped vias in a substrate, spring-like contacts, and methods of making
US7335608B2 (en) * 2004-09-22 2008-02-26 Intel Corporation Materials, structures and methods for microelectronic packaging
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices
KR100716815B1 (ko) 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
JP2006351565A (ja) * 2005-06-13 2006-12-28 Shinko Electric Ind Co Ltd 積層型半導体パッケージ
CN101171894B (zh) * 2005-06-30 2010-05-19 揖斐电株式会社 印刷线路板
US7932471B2 (en) * 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
US20070057475A1 (en) 2005-09-09 2007-03-15 Polymer Logistics B.V. Combination dolly-pallet
JP2007081157A (ja) * 2005-09-14 2007-03-29 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
US7456459B2 (en) * 2005-10-21 2008-11-25 Georgia Tech Research Corporation Design of low inductance embedded capacitor layer connections
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
KR101248738B1 (ko) * 2005-12-07 2013-03-28 엔지케이 스파크 플러그 캄파니 리미티드 유전체 구조체, 유전체 구조체의 제조방법 및 유전체구조체를 포함한 배선기판
US7989707B2 (en) * 2005-12-14 2011-08-02 Shinko Electric Industries Co., Ltd. Chip embedded substrate and method of producing the same
US7279795B2 (en) * 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
US7863727B2 (en) * 2006-02-06 2011-01-04 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
JP4912716B2 (ja) * 2006-03-29 2012-04-11 新光電気工業株式会社 配線基板の製造方法、及び半導体装置の製造方法
US7353591B2 (en) * 2006-04-18 2008-04-08 Kinsus Interconnect Technology Corp. Method of manufacturing coreless substrate
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7999383B2 (en) * 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
KR100796523B1 (ko) * 2006-08-17 2008-01-21 삼성전기주식회사 전자부품 내장형 다층 인쇄배선기판 및 그 제조방법
US7749882B2 (en) * 2006-08-23 2010-07-06 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
SG160403A1 (en) * 2006-09-13 2010-04-29 Sumitomo Bakelite Co Semiconductor device
SG143098A1 (en) * 2006-12-04 2008-06-27 Micron Technology Inc Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US7808797B2 (en) * 2006-12-11 2010-10-05 Intel Corporation Microelectronic substrate including embedded components and spacer layer and method of forming same
US20080145622A1 (en) * 2006-12-14 2008-06-19 Roy Mihir K Polymer-based integrated thin film capacitors, packages containing same and methods related thereto
US8476735B2 (en) * 2007-05-29 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable semiconductor interposer for electronic package and method of forming
US20090001528A1 (en) * 2007-06-27 2009-01-01 Henning Braunisch Lowering resistance in a coreless package
US20090072382A1 (en) 2007-09-18 2009-03-19 Guzek John S Microelectronic package and method of forming same
US20090079064A1 (en) 2007-09-25 2009-03-26 Jiamiao Tang Methods of forming a thin tim coreless high density bump-less package and structures formed thereby
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6970362B1 (en) 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US20020074641A1 (en) 2000-12-15 2002-06-20 Steven Towle Microelectronic package having a bumpless laminated interconnection layer
JP2003163323A (ja) 2001-11-27 2003-06-06 Sony Corp 回路モジュール及びその製造方法
US20070074900A1 (en) 2005-10-04 2007-04-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and manufacturing method thereof

Also Published As

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CN101802991B (zh) 2014-04-02
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