KR102595309B1 - 칩들의 정렬오차 검출 방법, 그를 이용한 팬 아웃 패널 레벨 패키지의 제조 방법 및 팬 아웃 패널 레벨 패키지 - Google Patents

칩들의 정렬오차 검출 방법, 그를 이용한 팬 아웃 패널 레벨 패키지의 제조 방법 및 팬 아웃 패널 레벨 패키지 Download PDF

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Abstract

본 발명은 정렬오차 검출 방법과, 그를 이용하는 패키지의 제조방법을 개시한다. 그의 방법은, 기판과 칩들을 스캐닝하여 이미지들을 획득하는 단계와, 상기 이미지들 내의 상기 기판에 대한 기준 칩들의 절대 차이들을 획득하는 단계와, 상기 기준 칩들에 대한 상기 이미지들 내의 종속 칩들의 상대 차이들을 획득하는 단계와, 상기 절대 차이들과 상기 상대 차이들로부터 상기 칩들의 정렬오차들을 계산하는 단계를 포함한다.

Description

칩들의 정렬오차 검출 방법, 그를 이용한 팬 아웃 패널 레벨 패키지의 제조 방법 및 팬 아웃 패널 레벨 패키지{method for detecting misalignment of chips, manufacturing method of fan-out panel level package using the same, and fan-out panel level package}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 칩들의 정렬오차 검출 방법, 그를 이용한 팬 아웃 패널 레벨 패키지의 제조 방법 및 팬 아웃 레벨 패키지에 관한 것이다.
반도체 칩이 고집적화 됨에 따라 그의 크기는 점차 줄어들고 있다. 반면, 반도체 칩 상의 범프들 사이의 간격은 세계 반도체 표준 협회의 국제 표준에 의해 정해져 있다. 때문에 반도체 칩에 대한 범프들의 개수 조절이 쉽지 않다. 또한 반도체 칩이 작아짐에 따라 그의 핸들링이 어려우며 테스트도 어려워진다. 더불어 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위해 팬 아웃 패널 레벨 패키지가 제안되었다.
본 발명이 이루고자 하는 과제는 칩들의 정렬오차들을 고속으로 검출할 수 있는 칩들의 정렬오차 검출 방법을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 과제는 노광 공정의 신뢰성을 높일 수 있는 패키지의 제조 방법을 제공하는 데 있다.
본 발명은 칩들의 정렬오차 검출 방법을 개시한다. 그의 방법은 기판과 상기 기판 내에 제 1 방향과 제 2 방향으로 배열된 칩들을 스캐닝하여 이미지들을 획득하는 단계, 상기 칩들은 상기 제 1 또는 제 2 방향들로 나열된 제 1 내지 제 n 칩들을 포함하고; 상기 이미지들 내의 상기 기판에 대한 기준 칩들의 절대 차이들을 획득하는 단계, 상기 기준 칩들은 상기 이미지들의 상기 칩들 중의 k 번째 칩들에 대응되고(k는 n); 상기 기준 칩들에 대한 상기 이미지들 내의 종속 칩들의 상대 차이들을 획득하는 단계, 상기 종속 칩들은 상기 칩들 중의 상기 k 번째 칩들과 다른 칩들에 대응되고; 및 상기 절대 차이들과 상기 상대 차이들로부터 상기 칩들의 정렬오차들을 계산하는 단계를 포함한다.
본 발명의 일 예에 따른 패키지의 제조 방법은, 기판에 캐버티들을 형성하는 단계; 상기 기판에 접착 테이프를 형성하는 단계; 상기 캐버티 내의 상기 접착 테이프 상에 칩들을 제공하는 단계; 상기 기판, 상기 칩들, 및 상기 접착 테이프 상에 캡슐화 층을 형성하는 단계; 상기 접착 테이프를 제거하는 단계; 및 상기 기판에 대한 상기 칩들의 정렬오차들을 검출하는 단계를 포함한다. 여기서, 상기 정렬오차들을 검출하는 단계는: 상기 기판과 상기 기판 내에 제 1 방향과 제 2 방향으로 배열된 칩들을 스캐닝하여 이미지들을 획득하는 단계, 상기 칩들은 상기 제 1 또는 제 2 방향들로 나열된 제 1 내지 제 n 칩들을 포함하고; 상기 이미지들 내의 상기 기판에 대한 기준 칩들의 절대 차이들을 획득하는 단계, 상기 기준 칩들은 상기 이미지들의 상기 칩들 중의 k 번째 칩들에 대응되고(k는 n); 상기 기준 칩들에 대한 상기 이미지들 내의 종속 칩들의 상대 차이들을 획득하는 단계, 상기 종속 칩들은 상기 칩들 중의 상기 k 번째 칩들과 다른 칩들에 대응되고; 및 상기 절대 차이들과 상기 상대 차이들로부터 상기 칩들의 정렬오차들을 계산하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 패키지는, 캐버티를 갖는 기판; 상기 캐버티 내에 배치된 칩; 상기 칩과 상기 기판 사이의 상기 캐버티 내에 배치된 캡슐화 층; 및 상기 캡슐화 층 상에 배치되고, 상기 칩을 상기 기판으로 연결하는 배선들을 포함한다. 여기서, 상기 배선들의 각각은: 상기 기판으로부터 상기 캡슐화 층에 인접하는 상기 칩의 측벽까지 제 1 방향으로 연장하는 제 1 부분 배선; 및 상기 캡슐화 층 상의 상기 제 1 부분 배선에 연결되고, 상기 칩으로부터 상기 캡슐화 층에 인접하는 상기 기판의 측벽까지 상기 제 1 방향과 다른 제 2 방향으로 연장하는 제 2 부분 배선을 포함하는 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 정렬오차 검출 방법은 기판 내의 칩들을 스캐닝하여 이미지들을 획득하고, 획득된 이미지들 내의 칩들의 절대 차이들과 상대 차이들을 획득하고, 상기 절대적인 치이들과 상대 차이들에 따른 정렬오차들을 계산할 수 있다. 정렬오차들은 기판과 칩들의 개별적 정렬오차 측정방법보다 고속으로 계산될 수 있다. 계산된 정렬오차들은 노광 공정의 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 패키지의 제조 방법을 보여주는 플로우 챠트이다.
도 2 내지 도 23은 도 1의 패키지 제조 방법으로 형성되는 패키지의 공정 단면도들이다.
도 24는 도 1의 칩의 정렬오차를 검출하는 단계를 수행하는 계측 설비의 일 예를 보여주는 도면이다.
도 25는 도 1의 칩의 정렬오차를 검출하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 26은 도 25의 기판을 정렬하는 단계를 보여주는 평면도이다.
도 27 및 도 28은 도 26의 A 부분을 확대하여 보여주는 평면도들이다.
도 29는 도 25의 x 방향으로 칩들을 스캐닝하는 단계의 일 예를 보여주는 평면도이다.
도 30은 도 25의 x 방향으로 칩들을 스캐닝하는 단계에 의해 획득된 가로 이미지들을 보여주는 도면들이다.
도 31은 도 30의 가로 이미지들 내의 칩들을 보여주는 평면도이다.
도 32는 도 25의 y 방향으로 칩들을 스캐닝하는 단계의 일 예를 보여주는 평면도이다.
도 33은 도 32의 y 방향으로 칩들을 스캐닝하는 단계로부터 획득되는 세로 이미지들을 보여주는 도면들이다.
도 34는 도 33의 세로 이미지들 내의 칩들을 보여주는 평면도이다.
도 35는 도 1의 칩의 정렬오차를 검출하는 단계의 일 예를 보여준다.
도 36은 도 30의 제 1 가로 이미지와 도 33의 제 1 세로 이미지의 일 예를 보여주는 도면들이다.
도 37은 도 9의 절연 층에 광을 제공하는 노광 설비를 보여주는 평면도이다.
도 38 내지 도 40은 도 9 내지 도 11의 절연 층의 평면도들이다.
도 41 내지 도 43은 도 14 내지 도 16의 포토레지스트 패턴들의 평면도들이다.
도 44는 도 19의 배선들의 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 패키지의 제조 방법을 보여준다.
도 1을 참조하면, 본 발명의 패키지의 제조 방법은 팬 아웃 패널 레벨 패키지의 제조 방법을 포함할 수 있다. 일 예에 따르면, 패키지의 제조 방법은 기판에 캐버티를 형성하는 단계(S10), 접착 테이프를 형성하는 단계(S20), 칩을 제공하는 단계(S30), 캡슐화(encapsulation) 층을 형성하는 단계(S40), 접착 테이프를 제거하는 단계(S50), 칩의 정렬오차를 검출하는 단계(S60), 절연 층을 형성하는 단계(S70), 제 1 콘택 홀을 형성하는 단계(S80), 배선 층을 형성하는 단계(S90), 보호 층을 형성하는 단계(S100), 제 2 콘택 홀을 형성하는 단계(S110), 및 범프들을 형성하는 단계(S120)를 포함할 수 있다.
도 2 내지 도 23은 도 1의 패키지 제조 방법으로 형성되는 패키지의 공정 단면도들이다.
도 2를 참조하면, 기판(10)은 팬 아웃 인쇄회로기판일 수 있다. 예를 들어, 기판(10)은 기판 패드들(12)과 기판 배선들(14)을 가질 수 있다. 기판 패드들(12)은 기판(10)의 상부 면과 하부 면 상에 형성될 수 있다. 기판 배선들(14)은 기판(10) 내에 형성될 수 있다. 예를 들어, 기판 배선들(14)은 수직 배선들(vertical lines)을 포함할 수 있다. 기판 배선들(14)은 수평 배선들(horizontal lines)을 더 포함할 수 있다.
도 1 및 도 3을 참조하면, 기판(10)에 캐버티(16)를 형성한다(S10). 캐버티(16)는 기판 패드들(12) 사이에 형성될 수 있다. 캐버티(16)는 기판 배선들(14) 사이에 형성될 수 있다. 캐버티(16)는 기판(10)의 상부 면에서부터 하부 면까지 연장할 수 있다. 예를 들어, 캐버티(16)는 기판(10)의 관통 홀(through hole)일 수 있다.
도 1 및 도 4를 참조하면, 기판(10) 상에 접착 테이프(18)를 형성한다(S20). 접착 테이프(18)는 캐버티(16)를 가로막을 수 있다. 예를 들어, 접착 테이프는 PSA(Pressure Sensitive Adhesive) 테이프를 포함할 수 있다.
1 및 도 5를 참조하면, 캐버티(16) 내의 테이프(18) 상에 칩(20)을 제공한다(S30). 칩(20)은 캐버티(16)의 면적보다 작은 면적을 가질 수 있다. 칩(20)은 반도체 칩을 포함할 수 있다. 예를 들어, 칩(20)은 메모리 소자(memory device), 솔리드 스테이트 드라이버(solid state drive), 또는 어플리케이션 프로세서(application processor)를 포함할 수 있다. 칩(20)은 소자 패드들(22)을 가질 수 있다. 플레이서 설비(미도시)의 피커(picker)는 칩(20)을 테이프(18) 상에 제공할 수 있다. 이에 따라, 칩(20)은 캐버티(16) 내의 정해진 위치에 제공될 수 있다. 소자 패드들(22)은 테이프(18)에 접착될 수 있다.
도 1 및 도 6을 참조하면, 기판(10) 및 칩(20) 상에 캡슐화 층(24)을 형성한다(S40). 예를 들어, 캡슐화 층(24)은 기판(10), 칩(20), 및 테이프(18) 상에 도포(dropped)될 수 있다. 캡슐화 층(24)은 캐버티(16) 내의 칩(20)의 측벽들과, 기판(10)의 측벽들 사이에 제공될 수 있다. 이후, 캡슐화 층(24)은 경화될 수 있다. 예를 들어, 캡슐화 층(24)은 에폭시 폴리머, 아크릴 폴리머, 또는 실리콘 폴리머를 포함할 수 있다.
도 1 및 도 7을 참조하면, 테이프(18)를 제거한다(S50). 예를 들어, 테이프(18)는 외력에 의해 기판(10), 칩(20), 및 캡슐화 층(24)으로부터 분리될 수 있다.
도 24은 도 1의 칩(20)의 오정렬을 검출하는 단계(S60)를 수행하는 계측 설비(50)의 일 예를 보여준다.
도 1, 도 7 및 도 24를 참조하면, 계측 설비(50)는 칩(20)의 정렬오차를 검출한다(S60). 일 예에 따르면, 계측 설비(50)는 제 1 스테이지(52), 제 1 광학계(54), 및 제 1 제어 부(56)를 포함할 수 있다. 제 1 스테이지(52)는 기판(10)을 수납할 수 있다. 제 1 스테이지(52)는 기판(10)을 수평 방향으로 이동시킬 수 있다. 제 1 광학계(54)는 제 1 오브젝트 렌즈(53)와 카메라(55)를 포함할 수 있다. 제 1 오브젝트 렌즈(53)는 기판(10) 및 칩들(20)을 확대 투영할 수 있다. 카메라(55)는 투영된 기판(10) 및 칩들(20)의 이미지를 검출할 수 있다. 제 1 제어 부(56)는 제 1 스테이지(52) 및 제 1 광학계(54)를 제어할 수 있다. 제 1 제어 부(56)는 이미지 내의 기판(10)에 대한 칩(20)의 정렬오차들을 검출할 수 있다.
도 25은 도 1의 칩(20)의 정렬오차를 검출하는 단계(S60)의 일 예를 보여준다.
도 25을 참조하면, 칩(20)의 정렬오차를 검출하는 단계(S60)는 기판(10)을 정렬하는 단계(S610), x 방향으로 칩들(20)을 스캐닝하는 단계(S620), 절대 수직 차이들을 획득하는 단계(S630), 상대 수직 차이들을 획득하는 단계(S640), 칩들(20)의 수직 정렬오차들을 계산하는 단계(S650), y 방향으로 기판(10) 및 칩들(20)을 스캐닝하는 단계(S660), 절대 수평 차이들을 획득하는 단계(S670), 상대 수평 차이들을 획득하는 단계(S680), 및 칩들(20)의 수평 정렬오차들을 계산하는 단계(S690)를 포함할 수 있다.
도 26은 도 25의 기판(10)을 정렬하는 단계(S610)의 일 예를 보여준다.
도 26을 참조하면, 제 1 제어 부(56)는 제 1 스테이지(52) 상의 기판(10)을 정렬한다(S610). 기판(10)과 칩들(20)은 사각형 모양을 가질 수 있다. 칩들(20)은 기판(10) 보다 작을 수 있다. 칩들(20)은 기판(10) 내에 제공될 수 있다. 도시된 바와 같이, 칩들(20)은 기판(10) 내에 약 64개가 제공될 수 있으나 이에 한정되지 않는다. 칩들(20)은 예를 들어 8 X 8의 행과 열로 배치될 수 있다.
도 27 및 도 28은 도 26의 A 부분을 확대하여 보여준다.
도 27을 참조하면, 기판(10)은 기판 정렬 마크들(11)을 가질 수 있고, 칩들(20)의 각각은 칩 정렬 마크들(21)을 가질 수 있다.
기판 정렬 마크들(11)은 캐버티(16)의 모서리들에 인접하여 각각 형성될 수 있다. 예를 들어, 기판 정렬 마크들(11)은 제 1 좌측 상부 정렬 마크(11a), 제 1 우측 상부 정렬 마크(11b), 제 1 좌측 하부 정렬 마크(11c), 및 제 1 우측 하부 정렬 마크(11d)를 포함할 수 있다. 제 1 제어 부(56)는 기판 정렬 마크들(11)에 근거하여 기판(10)을 제 1 스테이지(52) 상에 정렬할 수 있다.
칩 정렬 마크들(21)은 칩들(20) 각각의 모서리들에 각각 형성될 수 있다. 예를 들어, 칩 정렬 마크들(21)은 제 2 좌측 상부 정렬 마크(21a), 제 2 우측 상부 정렬 마크(21b), 제 2 좌측 하부 정렬 마크(21c), 및 제 2 우측 하부 정렬 마크(21d)를 포함할 수 있다.
칩들(20)이 캐버티(16) 내에 정상적으로 배치될 경우, 칩 정렬 마크들(21)은 기판 정렬 마크들(11)로부터 일정한 수평 간격 및 수직 간격만큼 이격할 수 있다. 예를 들어, 제 2 좌측 상부 정렬 마크(21a)는 제 1 좌측 상부 정렬 마크(11a)로부터 제 1 기준 수평 간격(Da1)과 제 1 기준 수직 간격(Ha1) 내에 배치될 수 있다. 제 2 우측 상부 정렬 마크(21b)는 제 1 우측 상부 정렬 마크(11b)로부터 제 2 기준 수평 간격(Da2)과 제 2 기준 수직 간격(Ha2) 내에 배치될 수 있다. 제 2 기준 수직 간격(Ha2)은 제 1 기준 수직 간격(Ha1)과 동일할 수 있다. 제 2 좌측 하부 정렬 마크(21c)는 제 1 좌측 하부 정렬 마크(11c)로부터 제 3 기준 수평 간격(Da3)과 제 3 기준 수직 간격(Ha3) 내에 배치될 수 있다. 제 3 기준 수평 간격(Da3)은 제 1 기준 수평 간격(Da1)과 동일할 수 있다. 제 2 우측 하부 정렬 마크(21d)는 제 1 우측 하부 정렬 마크(11d)로부터 제 4 기준 수평 간격(Da4)과 제 4 기준 수직 간격(Ha4) 내에 배치될 수 있다. 제 4 기준 수평 간격(Da4)은 제 2 기준 수평 간격(Da2)과 동일할 수 있다. 제 4 기준 수직 간격(Ha4)은 제 3 기준 수직 간격(Ha3)과 동일할 수 있다.
이하, 제 1 기준 수평 간격(Da1)과, 제 1 기준 수직 간격(Ha1)과, 제 2 기준 수평 간격(Da2), 및 제 2 기준 수직 간격(Ha2)에 대해 설명하기로 한다.
도 28을 참조하면, 칩(20)이 캐버티(16) 내에 비 정상적으로 배치될 경우, 칩 정렬 마크들(21)은 기준 위치(20a)로부터 벗어날 수 있다. 칩(20) 계측 수평 간격은 기준 수평 간격과 다를 수 있다. 또한, 계측 수직 간격은 기준 수직 간격과 다를 수 있다.
일 예에 따르면, 칩(20)은 정렬오차(misalignment, M)를 가질 수 있다. 정렬오차(M)은 벡터 값일 수 있다. 정렬오차(M)는 칩(20)의 좌측 정렬오차(M)와 우측 정렬오차(M')를 포함할 수 있다.
좌측 정렬오차(M)는 칩(20)의 좌측 상부 모서리의 정렬오차에 대응될 수 있다. 좌측 정렬오차(M)은 좌측 수직 정렬오차(My)와 좌측 수평 정렬오차(Mx)를 포함할 수 있다. 따라서, 좌측 정렬오차(M)은 좌측 수평 정렬오차(Mx)와 좌측 수직 정렬오차(My)의 좌표로 표시될 수 있다(M(Mx, My)). 예를 들어, 좌측 수직 정렬오차(My)는 좌측 계측 수직 간격(H)과 제 1 기준 수직 간격(Ha1)의 차에 의해 획득될 수 있다. 좌측 수평 정렬오차(Mx)는 좌측 계측 수평 간격(D)과 제 1 기준 수평 간격(Da1)의 차에 의해 획득될 수 있다.
우측 정렬오차(M')는 칩(20)의 우측 상부 모서리의 정렬오차에 대응될 수 있다. 우측 정렬오차(M') 우측 수직 정렬오차(My’)와 우측 수평 정렬오차(Mx')를 포함할 수 있다. 예를 들어, 우측 정렬오차(M')는 우측 수평 정렬오차(Mx')와 우측 수직 정렬오차(My’)의 좌표 값으로 표시될 수 있다(M'(Mx ', My')). 우측 수직 정렬오차(My’)은 우측 계측 수직 간격(H')과 제 2 기준 수직 간격(Ha2)의 차에 의해 획득될 수 있다. 우측 수평 정렬오차(Mx')는 우측 계측 수평 간격(D')과 제 2 기준 수평 간격(Da2)의 차에 의해 획득될 수 있다.
도 29는 도 25의 x 방향으로 칩들(20)을 스캐닝하는 단계(S620)의 일 예를 보여준다.
도 29를 참조하면, 제 1 스테이지(52) 및 제 1 광학계(54)는 기판(10)과 칩들(20)을 x 방향으로 스캐닝할 수 있다(S620). 예를 들어, 제 1 스테이지(52)는 제 1 광학계(54)에 대해 기판(10)과 칩들(20)을 x 방향으로 이동시킬 수 있다. x 방향은 스캔 방향일 수 있다.
도 30은 도 25의 x 방향으로 칩들을 스캐닝하는 단계(S620)에 의해 획득된 가로 이미지들(60)을 보여준다.
도 30을 참조하면, 도 24의 제 1 제어 부(56)는 가로 이미지들(60)을 획득할 수 있다. 일 예에 따르면, 가로 이미지들(60)은 제 1 내지 제 n 가로 이미지들(61~6n)을 포함할 수 있다. 예를 들어, 제 1 제어 부(56)는 제 1 내지 제 8 가로 이미지들(61~68)을 획득할 수 있다.
도 31은 도 30의 가로 이미지들(60) 내의 칩들(20)을 보여준다.
도 30 및 도 31을 참조하면, 가로 이미지들(60) 내의 칩들(20)은 가로 기준 칩들(82)과 가로 종속 칩들(84)을 포함할 수 있다. 일 예에 따르면, 가로 기준 칩들(82)은 가로 이미지들(60) 내의 x 방향으로 첫 번째 칩들(20)을 포함할 수 있다. 가로 종속 칩들(84)은 x 방향으로 두 번째 내지 n 번째 칩들(20)을 포함할 수 있다. 가로 이미지들(60)의 각각은 하나의 가로 기준 칩(82)과 복수개의 가로 종속 칩들(84)을 가질 수 있다. 예를 들어, 가로 기준 칩들(82)은 8개이고, 가로 종속 칩들(84)은 56개일 수 있다.
도 25 및 도 30을 참조하면, 제 1 제어 부(56)는 가로 이미지(60) 내의 가로 기준 칩들(82)의 절대 수직 차이들(offsets)을 획득한다(S630).
일 예에 따르면, 절대 수직 차이들의 각각은 가로 기준 칩들(82)의 수직 정렬오차들일 수 있다. 절대 수직 차이들은 좌측 수직 차이들(Hy1~Hyn)과 우측 수직 차이들(Hy1'~Hyn')을 포함할 수 있다. 좌측 수직 차이들(Hy1~Hyn)의 각각은 가로 기준 칩들(82) 각각의 도 28과 같은 좌측 수직 정렬오차(My)로 설명될 수 있다. 우측 수직 차이들(Hy1'~Hyn')의 각각은 가로 기준 칩들(82) 각각의 도 28과 같은 우측 수직 정렬오차(My')일 수 있다.
일 예에 따르면, 좌측 절대 수직 차이들(Hy1~Hyn)은 좌측 계측 수직 간격들(H1~Hn)과 제 1 기준 수직 간격(Ha1)의 차에 의해 획득될 수 있다. 예를 들어, 제 1 가로 이미지(61) 내의 제 1 가로 기준 칩(82)은 제 1 좌측 절대 수직 차이(Hy1)와 제 1 우측 절대 수직 차이(Hy1 ')를 가질 수 있다. 제 1 좌측 절대 수직 차이(Hy1)는 제 1 좌측 계측 수직 간격(H1)과 제 1 기준 수직 간격(Ha1)의 차에 의해 획득될 수 있다. 제 1 기준 수직 간격(Ha1)은 약 1mm 내지 0.001mm일 수 있다. 제 1 우측 절대 수직 차이(Hy1 ')는 제 1 우측 계측 수직 차이(H1')와 제 2 기준 수직 간격(Ha2)의 차에 의해 획득될 수 있다.
제 2 가로 이미지(62) 내의 가로 기준 칩(82)은 제 2 좌측 절대 수직 차이(Hy2)와 제 2 우측 절대 수직 차이(Hy2 ')를 가질 수 있다. 제 2 좌측 절대 수직 차이(Hy2)는 제 2 좌측 계측 수직 간격(H2)과 제 1 기준 수직 간격(Ha1)의 차에 의해 획득될 수 있다. 제 2 우측 절대 수직 차이(Hy2')은 제 2 우측 계측 수직 간격(H2')과 제 2 기준 수직 간격(Ha2)의 차에 의해 획득될 수 있다.
그리고, 제 n 가로 이미지(6n) 내의 가로 기준 칩(82)은 제 n 좌측 절대 수직 차이(Hn)와, 제 n 우측 절대 수직 차이(Hn ')를 가질 수 있다. 제 n 좌측 절대 수직 차이(Hn)는 제 n 좌측 계측 수직 간격(Hn)과 제 1 기준 수직 간격(Ha1)의 차에 의해 획득될 수 있다. 제 n 우측 절대 수직 차이(Hn ')는 제 n 우측 계측 수직 간격(Hn')과 제 2 기준 수직 간격(Ha2)의 차에 의해 획득될 수 있다.
다음, 제 1 제어 부(56)는 가로 기준 칩들(82)에 대한 가로 종속 칩들(84)의 상대 수직 차이들을 획득한다(S640). 상대 수직 차이들은 가로 기준 칩들(82)의 칩 정렬 마크들(21)과 가로 종속 칩들(84)의 칩 정렬 마크들(21)의 y 방향 차이들(offsets)일 수 있다. 상대 수직 차이들은 좌측 상대 수직 차이들(dy12~dynn)과, 우측 상대 수직 차이들(dy12 '~dynn ')을 포함할 수 있다.
가로 기준 칩들(82)의 좌측 절대 수직 차이들(Hy1~Hyn)은 가로 종속 칩들(84)의 좌측 상대 수직 차이들(dy12~dynn)의 기준 값들로 사용될 수 있다. 우측 절대 수직 차이들(Hy1 '~Hyn ')은 우측 상대 수직 차이들(dy12 '~dynn ')의 기준 값들로 사용될 수 있다. 가로 기준 칩들(82)의 제 2 좌측 상부 정렬 마크들(21a)의 x 방향 연장선(21ℓ)은 가로 종속 칩들(84)의 제 2 좌측 상부 정렬 마크들(21a)에 대한 기준 라인들일 수 있다. 가로 기준 칩들(82)의 제 2 우측 상부 정렬 마크들(21b)의 x 방향 연장선(21ℓ')은 가로 종속 칩들(84)의 제 2 우측 상부 정렬 마크들(21b)에 대한 기준 라인들일 수 있다.
예를 들어, 제 1 가로 이미지(61) 내의 가로 종속 칩들(84)은 제 1 좌측 상대 수직 차이(dy12) 내지 제 n-1 좌측 상대 수직 차이(dy1n)를 가질 수 있다. 또한, 제 1 가로 이미지(61) 내의 가로 종속 칩들(84)은 제 1 우측 상대 수직 차이(dy12 ') 내지 제 n-1 우측 상대 수직 차이(dy1n ')를 가질 수 있다. 제 n 가로 이미지(6n) 내의 가로 종속 칩들(84)은 제 1 좌측 수직 차이(dyn2) 내지 제 n-1 좌측 상대 수직 차이(dynn)를 가질 수 있다. 제 n 가로 이미지(6n) 내의 가로 종속 칩들(84)은 제 1 우측 상대 수직 차이(dyn2 ') 내지 제 n-1 우측 상대 수직 차이(dynn ')를 가질 수 있다.
그 다음, 제 1 제어 부(56)는 칩들(20)의 수직 정렬오차들을 획득한다(S650). 일 예에 따르면, 수직 정렬오차들은 좌측 수직 정렬오차들(My)과 우측 수직 정렬오차들(My')을 포함할 수 있다. 예를 들어, 가로 종속 칩들(84)의 수직 정렬오차들(My)은 좌측 및 우측 절대 수직 차이들(Hy1~Hyn, Hy1 '~Hyn ')과, 좌측 및 우측 상대 수직 차이들(dy12~dynn , dy12 '~dynn ')의 합으로 계산될 수 있다. 예를 들어, 제 1 가로 이미지(61) 내의 제 1 가로 종속 칩(84)의 좌측 수직 정렬오차(My)는 제 1 좌측 절대 수직 차이(Hy1)와 제 1 좌측 상대 수직 차이(dy12)의 합으로 계산될 수 있다. 제 1 가로 이미지(61) 내의 제 1 가로 종속 칩(84)의 우측 수직 정렬오차(My')는 제 1 우측 절대 수직 차이(Hy1 ')와 제 1 우측 상대 수직 차이(dy12)의 합으로 계산될 수 있다. 제 n 가로 이미지(6n) 내의 제 n 가로 종속 칩(84)의 좌측 수직 정렬오차(My)은 제 n 우측 절대 수직 차이(Hyn)와 제 n 좌측 상대 수직 차이(dynn)의 합으로 계산될 수 있다. 제 n 가로 이미지(6n) 내의 제 n 가로 종속 칩(84)의 우측 수직 정렬오차(My')는 제 n 우측 절대 수직 차이(Hhn ')와 제 n 우측 상대 수직 차이(dynn ')의 합으로 계산될 수 있다. 계산된 수직 정렬오차들(My)은 플레이서 또는 노광 설비(도 37의 100)에 제공될 수 있다.
예를 들어, 좌측 및 우측 절대 수직 차이들(Hy1~Hyn, Hy1 '~Hyn ')이 '0'일 경우, 가로 종속 칩들(84)의 좌측 수직 정렬오차들(My)은 제 1 좌측 상대 수직 차이들(dy12~dyn2) 내지 제 n-1 좌측 상대 수직 차이들(dy1n~dynn)에 각각 대응될 수 있다. 가로 종속 칩들(84)의 우측 수직 정렬오차들(My')은 제 1 우측 상대 수직 차이들(dy12'~dyn2') 내지 제 n-1 우측 상대 수직 차이들(dy1n '~dynn ')에 각각 대응될 수 있다. 따라서, 가로 종속 칩들(84)의 수직 정렬오차들은 상대 수직 차이들을 사용하여 쉽게 획득될 수 있다. 수직 정렬오차들은 기판 정렬 마크(11)와 칩 정렬 마크(21)의 개별적인 높이 오차 측정 방법보다 빠르게 계산될 수 있다.
도 32는 도 25의 y 방향으로 칩들을 스캐닝하는 단계(S660)를 보여준다.
도 25 및 도 32를 참조하면, 제 1 스테이지(52)와 제 1 광학계(54)는 y 방향으로 칩들(20)을 스캐닝한다(S660). 예를 들어, 제 1 스테이지(52)는 제 1 광학계(54)에 대해 기판(10)과 칩들(20)을 y 방향으로 이동시킬 수 있다. y 방향은 제 1 스테이지(52)와 제 1 광학계(54)의 스캔 방향일 수 있다.
도 33은 도 32의 y 방향으로 칩들을 스캐닝하는 단계(S660)로부터 획득되는 세로 이미지들(70)을 보여준다.
도 33을 참조하면, 도 24의 제 1 제어 부(56)는 세로 이미지들(70)을 획득할 수 있다. 세로 이미지들(70)은 제 1 내지 제 n 세로 이미지들(71~7n)을 포함할 수 있다. 예를 들어, 제 1 제어 부(56)는 제 1 내지 제 8 세로 이미지들(71~78)을 획득할 수 있다.
도 34는 도 33의 세로 이미지들(70) 내의 칩들(20)을 보여준다.
도 34를 참조하면, 세로 이미지들(70) 내의 칩들(20)은 세로 기준 칩들(92)과, 세로 종속 칩들(94)을 포함할 수 있다. 세로 기준 칩들(92)은 세로 이미지들(70) 내의 y 방향으로 첫 번째 칩들(20)을 포함할 수 있다. 세로 종속 칩들(94)은 y 방향으로 두 번째 내지 n 번째 칩들(20)일 수 있다. 세로 이미지들(70)의 각각은 하나의 세로 기준 칩(92)과 복수개의 세로 종속 칩들(94)을 가질 수 있다. 예를 들어, 세로 기준 칩들(92)은 약 8개이고, 세로 종속 칩들(94)은 56개일 수 있다.
도 30 및 도 33을 참조하면, 가로 기준 칩들(82)은 제 1 세로 이미지(71) 내의 세로 기준 칩(92)과 세로 종속 칩들(94)일 수 있다. 제 2 내지 제 n 가로 이미지들(62~6n) 내의 가로 종속 칩(84)은 제 2 내지 제 n 세로 이미지들(72~7n) 내의 세로 종속 칩들(94)일 수 있다. 또한, 세로 기준 칩들(92)은 제 1 가로 이미지(61) 내의 가로 기준 칩(82)과 가로 종속 칩들(84)일 수 있다.
도 25 및 도 33을 참조하면, 제 1 제어 부(56)는 세로 이미지들(70) 내의 세로 기준 칩들(92)의 절대 수평 차이들을 획득한다(S670).
일 예에 따르면, 절대 수평 차이들의 각각은 세로 기준 칩들(92)의 수평 정렬오차들일 수 있다. 절대 수평 차이들은 좌측 절대 수평 차이들(Dx1~Dxn)과, 우측 절대 수평 차이들(Dx1 '~Dxn ')을 포함할 수 있다. 좌측 절대 수평 차이들(Dx1~Dxn)의 각각은 세로 기준 칩들(92) 각각의 도 28과 같은 좌측 수평 정렬오차(Mx)로 설명될 수 있다. 우측 절대 수평 차이들(Dx1 '~Dxn ')의 각각은 세로 기준 칩들(92) 각각의 도 28과 같은 우측 수평 정렬오차(Mx')로 설명될 수 있다.
일 예에 따르면, 좌측 절대 수평 차이들(Dx1~Dxn)은 좌측 계측 수평 간격들(D1~Dn)과 제 1 기준 수평 간격(Da1)의 차에 의해 획득될 수 있다. 제 1 기준 수평 간격(Da1)은 약 1mm 내지 0.001mm일 수 있다. 예를 들어, 제 1 세로 이미지(71) 내의 제 1 세로 기준 칩(72)은 제 1 좌측 절대 수평 차이(Dx1)와 제 1 우측 절대 수평 차이(Dx1')를 가질 수 있다. 예를 들어, 제 1 좌측 절대 수평 차이(Dx1)는 제 1 좌측 계측 수평 간격(D1)과 제 1 기준 수평 간격(Da1)의 차로 계산될 수 있다. 제 1 우측 절대 수평 차이(Dx1 ')는 제 1 우측 계측 수평 간격(D1')과 제 2 기준 수평 간격(Da2 ')의 차로 계산될 수 있다.
그리고, 제 n 세로 이미지(7n) 내의 세로 기준 칩(92)은 제 n 좌측 절대 수평 차이(Dxn)와, 제 n 우측 절대 수평 차이(Dxn ')를 가질 수 있다. 제 n 좌측 절대 수평 차이(Dxn)은 제 n 좌측 계측 수평 간격(Dn)과 제 1 기준 수평 간격(Da1)의 차에 의해 획득될 수 있다. 제 n 우측 절대 수평 차이(Dn')은 제 n 우측 계측 수평 간격(Dn')과 제 2 기준 수평 간격(Da'2)의 차에 의해 획득될 수 있다.
다음, 제 1 제어 부(56)는 세로 기준 칩들(92)에 대한 세로 종속 칩들(94)의 상대 수평 차이들을 획득한다(S680). 상대 수평 차이들은 세로 기준 칩들(92)과 세로 종속 칩들(94)의 x 방향의 차이들일 수 있다. 일 예에 따르면, 상대 수평 차이들은 좌측 상대 수평 차이들(dx12~dxnn)과 우측 상대 수평 차이들 (dx12 '~dxnn ')을 포함할 수 있다.
세로 기준 칩들(92)의 좌측 절대 수평 차이들(Dx1~Dxn)은 세로 종속 칩들(94)의 좌측 상대 수평 차이들(dx12~dxnn)의 기준 절대 수직 차이들로 사용될 수 있다. 세로 기준 칩들(92)의 우측 절대 수평 차이들(Dx1 '~Dxn ')은 세로 종속 칩들(94)의 우측 상대 수평 차이들(dx12 '~dxnn ')의 기준 값으로 사용될 수 있다. 세로 기준 칩들(92)의 제 2 좌측 상부 정렬 마크들(21a)의 y 방향 연장 선들(21m)은 세로 종속 칩들(94)의 제 2 좌측 상부 정렬 마크들(21a)에 대한 기준 라인들일 수 있다. 세로 기준 칩들(92)의 제 2 우측 상부 정렬 마크들(21b)의 y 방향 우측 연장 선들(21m')은 세로 종속 칩들(94)의 제 2 우측 상부 정렬 마크들(21b)에 대한 기준 라인들일 수 있다.
예를 들어, 제 1 세로 이미지(71)내의 세로 종속 칩들(94)은 제 1 좌측 상대 수평 차이(dx12) 내지 제 n-1 좌측 상대 수평 차이(dx1n)를 가질 수 있다. 또한, 제 1 세로 이미지(71)내의 세로 종속 칩들(94)은 제 1 우측 상대 수평 차이(dx12 ') 내지 제 n-1 우측 상대 수평 차이(dx1n ')를 가질 수 있다. 제 n 세로 이미지(9n) 내의 세로 종속 칩들(94)은 제 1 좌측 상대 수평 차이(dxn2) 내지 제 n-1 좌측 상대 수직 차이(dxnn)를 가질 수 있다. 제 n 세로 이미지(9n) 내의 세로 종속 칩들(94)은 제 1 우측 상대 수평 차이(dxn2 ') 내지 제 n-1 우측 상대 수직 차이(dxnn ')를 가질 수 있다.
그 다음, 제 1 제어 부(56)는 칩들(20)의 수평 정렬오차들을 계산한다(S690). 일 예에 따르면, 수평 정렬 오차들은 좌측 수평 정렬오차들(Mx)과 수평 정렬오차들(Mx)을 포함할 수 있다. 예를 들어, 세로 종속 칩들(94)의 좌측 수평 정렬오차들(Mx)은 좌측 절대 수평 차이들(Dx1~Dxn)과 좌측 상대 수평 차이들(dx12~dx1n)의 합으로 계산될 수 있다. 또한, 우측 수평 정렬오차들(Mx')은 우측 절대 수평 차이들(Dx1'~Dxn')과 우측 상대 수평 차이들(dx12 '~dx1n ')의 합으로 계산될 수 있다. 예를 들어, 제 1 세로 이미지(71) 내의 제 1 세로 종속 칩(94)의 좌측 수직 정렬오차(My)은 제 1 좌측 절대 수평 차이(Dx1)와 제 1 좌측 상대 수평 차이(dx12)의 합으로 계산될 수 있다. 제 1 세로 이미지(71) 내의 제 1 세로 종속 칩(94)의 우측 수직 정렬오차(My')는 제 1 우측 절대 수평 차이(Dx1 ')와 제 1 우측 상대 수평 차이(dx12 ')의 합으로 계산될 수 있다. 제 n 세로 이미지(7n) 내의 제 n 종속 칩(94)의 좌측 수직 정렬오차(My)는 제 n 좌측 절대 수평 차이(Dxn)와 제 n 좌측 상대 수평 차이(dxnn)의 합으로 계산될 수 있다. 제 n 세로 이미지(7n) 내의 제 n 종속 칩(94)의 우측 수직 정렬오차(My')는 제 n 우측 절대 수평 차이(Dxn ')와 제 n 우측 상대 수평 차이(dxnn ')의 합으로 계산될 수 있다. 계산된 수평 정렬오차들은 플레이서 또는 노광 설비(도 35의 100)에 제공될 수 있다.
예를 들어, 좌측 및 우측 절대 수평 차이들((Dx1~Dxn, Dx1 '~Dxn ')이 '0'일 경우, 세로 종속 칩들(94)의 좌측 수평 정렬오차들(Mx)은 제 1 좌측 상대 수평 차이들(dx12~dxn2) 내지 제 n-1 좌측 상대 수평 차이들(dx1n~dxnn)에 각각 대응될 수 있다. 또한, 세로 종속 칩들(94)의 우측 수평 정렬오차들(Mx')은 제 1 우측 상대 수평 차이들(dx12'~dxn2') 내지 제 n-1 우측 상대 수평 차이들(dx1n~dxnn ')에 각각 대응될 수 있다. 따라서, 세로 종속 칩들(94)의 수평 정렬오차들은 상대 수평 차이들을 사용하여 쉽게 획득될 수 있다. 수평 정렬오차들은 기판 정렬 마크(11)와 칩 정렬 마크(21)의 개별적인 거리 오차 측정 방법보다 빠르게 계산될 수 있다.
도 35는 도 1의 칩(20)의 정렬오차를 검출하는 단계(S60)의 일 예를 보여준다. 도 36은 도 30의 제 1 가로 이미지(61)와 도 33의 제 1 세로 이미지(71)의 일 예를 보여준다.
도 35를 참조하면, 칩(20)의 정렬오차를 검출하는 단계(S60)의 절대 수평 차이들을 획득하는 단계(S672)는 절대 수직 차이들을 획득하는 단계(S632) 보다 선행할 수 있다.
기판을 정렬하는 단계(S610), x 방향으로 칩들(20)을 스캐닝하는 단계(S620), 상대 수직 차이들을 획득하는 단계(S640), y 방향으로 기판(10) 및 칩들(20)을 스캐닝하는 단계(S660), 및 상대 수평 차이들을 획득하는 단계(S680), 및 칩들(20)의 수평 정렬오차들(Mx)을 계산하는 단계(S690)는 도 25와 동일하게 수행될 수 있다.
도 30, 도 33, 도 35 및 도 36을 참조하면, 도 24의 제 1 제어 부(56)는 x 방향으로 칩들(20)을 스캐닝한 후(S620), 제 1 가로 이미지(61) 내의 가로 기준 칩(82)과 가로 종속 칩들(84)의 좌측 절대 수평 차이들(Dx1~Dxn)과 우측 절대 수평 차이들(Dx1'~Dxn')을 도출하여 세로 기준 칩들(92)의 좌측 절대 수평 차이들(Dx1~Dxn)과 우측 절대 수평 차이들(Dx1 '~Dxn ')을 획득할 수 있다(S672). 일 예에 따르면, 제 1 가로 이미지(61) 내의 가로 기준 칩(82)과 가로 종속 칩들(84)은 세로 이미지들(70) 내의 세로 기준 칩들(92)에 대응될 수 있다. 좌측 절대 수평 차이들(Dx1~Dxn)과 우측 절대 수평 차이들(Dx1 '~Dxn ')은 도 33과 동일한 방법으로 획득될 수 있다.
다음, 제 1 제어 부(56)는 가로 이미지들(60) 내의 가로 종속 칩들(84)의 상대 수직 차이들(dy)을 획득한다(S640).
그 다음, 제 1 제어 부(56)는 y 방향으로 칩들(20)을 스캐닝한 후(S660), 제 1 세로 이미지(71) 내의 세로 기준 칩(92)과 세로 종속 칩들(94)의 좌측 절대 수직 차이들(Hy1~Hyn)과 우측 절대 수직 차이들(Hy1 '~Hyn ')을 도출하여 가로 기준 칩들(82)의 좌측 절대 수직 차이들(Hy1~Hyn)과 우측 절대 수직 차이들(Hy1 '~Hyn ')을 획득한다(S632). 일 예에 따르면, 제 1 세로 이미지(71) 내의 세로 기준 칩(92)과 세로 종속 칩들(94)은 가로 이미지들(60) 내의 가로 기준 칩들(82)에 대응될 수 있다. 좌측 절대 수직 차이들(Hy1~Hyn)과 우측 절대 수직 차이들(Hy1 '~Hyn ')은 도 30과 동일한 방법으로 획득될 수 있다.
그리고, 제 1 제어 부(56)는 수직 정렬오차들(My)을 계산한다(S652). 수직 정렬오차들(My)은 기판(10)과 칩들(20) 사이의 개별적인 높이 계측 방법보다 빠르게 획득될 수 있다.
이후, 제 1 제어 부(56)는 세로 이미지들(70) 내의 세로 종속 칩들(94)의 상대 수평 차이들(dx)을 획득한다(S680). 상대 수평 차이들(dx)는 기판(10)과 칩들 사이의 개별적인 거리 계측 방법보다 빠르게 획득될 수 있다.
마지막으로, 제 1 제어 부(56)는 수평 정렬오차를 계산한다(S690). 수평 정렬오차는 기판(10)과 칩들(20) 사이의 개별적인 거리 계측 방법보다 빠르게 획득될 수 있다.
다시 도 1 및 8을 참조하면, 기판(10), 칩(20), 및 캡슐화 층(24) 상에 절연 층(26)을 형성한다(S70). 절연 층(26)은 포토 이미지 유전체(Photo-Imageable Dielectric)를 포함할 수 있다. 예를 들어, 절연 층(26)은 포토 이미지 유전체 폴리이미드를 포함할 수 있다. 절연 층(26)은 포지티브 감광성(sensitivity)을 가질 수 있다.
도 1, 도 9 내지 도 11을 참조하면, 절연 층(26)의 제 1 콘택 홀(28)을 형성한다(S80). 제 1 콘택 홀(28)은 절연 층(26)의 포토리소그래피 방법으로 형성될 수 있다.
도 37은 도 9의 절연 층(26)의 노광 설비(100)를 보여준다.
도 9 및 도 36을 참조하면, 노광 설비(100)는 기판 패드들(12)과 소자 패드들(22) 상의 절연 층(26)에 광(101)을 제공한다.
예를 들어, 노광 설비(100)는 제 2 스테이지(102), 광원(104), 제 2 광학계(106) 및 제 2 제어 부(108)를 포함할 수 있다. 제 2 스테이지(102)는 기판(10)을 수납할 수 있다. 광원(104)은 광(101)을 생성할 수 있다. 광(101)은 약 436nm, 365nm, 248nm, 또는 193nm의 파장을 가질 수 있다. 제 2 광학계(106)는 광(101)을 기판(10)에 부분적으로 제공할 수 있다. 제 2 광학계(106)는 제 2 오브젝티브 렌즈(105)와 레티클(107)을 포함할 수 있다. 제 2 오브젝티브 렌즈(105)는 광(101)을 기판(10)으로 제공할 수 있다. 레티클(107)은 광(101)을 정해진 패턴에 따라 투과할 수 있다. 투과된 광(101)은 제 2 오브젝티브 렌즈(105)에 의해 기판(10)으로 투영될(projected) 수 있다.
도 38 내지 도 40은 각각 도 9 내지 도 11의 절연 층(26)의 평면도들이다.
도 9 내지 도 11 및 도 38 내지 도 40을 참조하면, 절연 층(26)은 광(101)에 부분적으로 노출될 수 있다.
도 9, 도 27, 도 37 및 도 38을 참조하면, 노광 설비(100)는 광(101)을 기판 정렬 마크(11)에 근거하여 기판(10)의 기판 패드(12) 상의 절연 층(26)에 제공할 수 있다. 제 2 제어 부(108)는 제 2 광학계(106)를 기판 정렬 마크(11)에 정렬할 수 있다. 광(101)에 노출된 기판 패드들(12) 상의 절연 층(26)은 제 1 부분들(26a)로 변화될 수 있다. 예를 들어, 제 1 부분들(26a)의 포토 이미지 유전체의 바인더들은 끊어질 수 있다.
도 10, 도 28, 도 37 및 도 39를 참조하면, 노광 설비(100)는 광(101)을 정렬오차(M)에 근거하여 칩(20)의 소자 패드들(22) 상의 절연 층(26)에 제공할 수 있다. 제 2 제어 부(108)는 제 2 광학계(106)를 정렬오차(M)에 대응되는 위치의 칩 정렬 마크(21)에 정렬할 수 있다. 광(101)에 노출된 소자 패드들(22) 상의 절연 층(26)은 제 2 부분들(26b)로 변화될 수 있다. 예를 들어, 제 2 부분들(26b)의 포토 이미지 유전체의 바인더들은 끊어질 수 있다. 절연 층(26)이 소수성을 가질 경우, 제 1 및 제 2 부분들(26a, 26b) 친수성을 가질 수 있다.
도 11 및 도 40을 참조하면, 절연 층(26)의 제 1 및 제 2 부분들(26a, 26b)을 제거하여 기판 패드들(12)과 소자 패드들(22)을 노출한다. 일 예에 따르면, 절연 층(26)은 현상액(미도시)에 의해 현상될 수 있다. 현상액은 알카리성 수용액을 포함할 수 있다. 현상액은 제 1 및 제 2 부분들(26a, 26b)을 제거하여 제 1 콘택 홀(28)을 형성할 수 있다. 제 1 부분들(26a)은 현상액에 용해될 수 있다. 기판 패드들(12)과 소자 패드들(22)은 제 1 콘택 홀(28)에 의해 외부로 노출될 수 있다.
도 1, 도 12 내지 도 19를 참조하면, 절연 층(26)의 일부, 기판 패드들(12), 및 소자 패드들(22) 상에 배선들(30)을 형성한다(S90). 배선들(30)은 재배선들(distribution lines)들을 포함할 수 있다. 일 예에 따르면, 배선들(30)은 전기도금 방법으로 형성될 수 있다. 예를 들어, 배선들(30)은 씨드 금속 층(29)과 배선 금속 층(31)을 포함할 수 있다. 배선 금속 층(31)은 씨드 금속 층(29) 상에 형성될 수 있다. 배선 금속 층(31)의 형성 시에 씨드 금속 층(29)은 전류 제공 층으로 사용될 수 있다.
더욱 구체적으로, 도 12를 참조하면, 기판 패드들(12), 소자 패드들(22), 및 절연 층(26) 상에 씨드 금속 층(29)을 형성한다. 일 예에 따르면, 씨드 금속 층(29)은 스퍼터링 방법 또는 화학기상증착 방법으로 형성될 수 있다. 예를 들어, 씨드 금속 층(29)은 텅스텐, 티타늄, 탄탈륨, 또는 알루미늄을 포함할 수 있다. 씨드 금속 층(29)은 약 1nm 내지 100nm의 두께로 형성될 수 있다.
이어서, 도 13을 참조하면, 기판(10) 상의 전면에 포토레지스트 층(25)을 형성한다. 포토레지스트 층(25)은 스핀 코팅 방법으로 형성될 수 있다.
도 41 내지 도 43은 각각 도 14 내지 도 16의 포토레지스트 패턴들(27)의 평면도들이다.
도 14 내지 도 16 및 도 41 내지 도 43을 참조하면, 포토레지스트 패턴들(27)은 포토레지스트 층(25)의 이중 노광(double exposure) 방법으로 형성될 수 있다.
도 14, 도 27 및 도 41을 참조하면, 노광 설비(100)는 기판 정렬 마크(11)에 근거한 제 1 샷(23a)을 사용하여 광(101)을 포토레지스트 층(25)에 제공할 수 있다. 제 2 제어 부(108)는 제 2 광학계(106)를 기판 정렬 마크(11)에 정렬할 수 있다. 노광된 포토레지스트 층(25)의 바인더들은 끊어질 수 있다. 노광된 포토레지스트 층(25)은 제 3 부분들(25a)로 변화될 수 있다. 제 3 부분 들(25a)은 기판 패드들(12)로부터 캐버티(16) 내의 칩(20)의 측벽들까지 연장할 수 있다.
도 15, 도 28, 및 도 42를 참조하면, 노광 설비(100)는 정렬오차(M)에 근거한 제 2 샷(23b)을 사용하여 광(101)을 포토레지스트 층(25)에 제공할 수 있다. 제 2 제어 부(108)는 제 2 광학계(106)를 정렬오차(M)에 대응되는 위치의 칩 정렬 마크(21)에 정렬할 수 있다. 노광된 포토레지스트 층(25)은 제 4 부분들(25b)과 제 5 부분들(25c)로 변화될 수 있다. 제 4 부분들(25b)은 칩(20)의 소자 패드들(22)로부터 캐버티(16) 내의 기판(10)의 측벽들까지 연장할 수 있다. 제 5 부분들(25c)은 제 3 부분들(25a)과 제 4 부분들(25b)의 중첩된 부분들일 수 있다. 제 5 부분들(25c)은 캐버티(16) 내의 칩(20)의 측벽에서 기판(10)의 측벽까지 연장할 수 있다.
도 16 및 43을 참조하면, 제 3 내지 제 5 부분들(25a~25c)을 제거하여 포토레지스트 패턴(27)을 형성한다. 제 3 내지 제 5 부분들(25a~25c) 은 현상액에 의해 제거될 수 있다.
도 17을 참조하면, 포토레지스트 패턴(27)에 의해 노출된 씨드 금속 층(29) 상에 배선 금속 층(31)을 형성한다. 일 예에 따르면, 배선 금속 층(31)은 전기도금방법으로 형성될 수 있다. 예를 들어, 배선 금속 층(31)은 구리를 포함할 수 있다.
도 18을 참조하면, 포토레지스트 패턴(27)을 제거한다. 예를 들어, 포토레지스트 패턴(27)은 유기 용매에 의해 제거될 수 있다. 이와 달리, 배선 금속 층(31)이 스퍼터링 방법 또는 화학기상증착 방법으로 형성될 경우, 포토레지스트 패턴(27) 상의 배선 금속 층(31)은 리프트 오프(lift off) 공정에 의해 제거될 수 있다.
도 19를 참조하면, 배선 금속 층(31) 외곽의 씨드 금속 층(29)을 제거한다. 배선들(30)을 형성하는 단계(S90)는 완료될 수 있다. 씨드 금속 층(29)의 일부는 습식 식각 방법으로 제거될 수 있다. 예를 들어, 씨드 금속 층(29)의 일부는 염산, 황산, 질산, 또는 아세트산 중 적어도 하나의 산성 용액에 의해 등방적으로 식각될 수 있다. 이와 달리, 씨드 금속 층(29)의 일부는 건식 식각 방법으로 제거될 수 있다.
도 44는 도 19의 배선들(30)의 평면도이다.
도 19 및 도 44를 참조하면, 배선들(30) 배선들(30)은 절연 층(26)의 일부, 기판 패드들(12), 및 소자 패드들(22) 상에 배치될 수 있다. 배선들(30)은 칩들(20)로부터 기판(10)으로 연결될 수 있다. 배선들(30)은 기판 패드들(12)을 소자 패드들(22)에 연결할 수 있다. 일 예에 따르면, 칩들(20)이 정렬오차를 가질 경우, 배선들(30)의 각각은 제 1 부분 배선(30a)과 제 2 부분 배선(30b)을 포함할 수 있다. 제 1 부분 배선(30a)과 제 2 부분 배선(30b)은 기판(10)과 칩(20) 사이의 캐버티(16) 상에서 서로 연결될 수 있다. 제 1 부분 배선(30a)은 기판(10)의 기판 패드(12)로부터 캐버티(16) 내의 칩(20)의 측벽까지 형성될 수 있다. 제 2 부분 배선(30b)는 칩(20)의 소자 패드(22)로부터 캐버티(16) 내의 기판(10)의 측벽까지 형성될 수 있다. 일 예에 따르면, 제 1 및 제 2 부분 배선들(30a, 30b)은 제 1 연장선(36)과 제 2 연장선(38)을 각각 가질 수 있다. 제 1 및 제 2 연장선들(36, 38)은 서로 다른 제 1 및 제 2 방향들을 각각 가질 수 있다. 제 1 및 제 2 연장 선들(36, 38)은 칩(20) 상에서 교차할 수 있다. 일 예에 따르면, 제 1 연장 선(36)과 제 2 연장 선(38) 사이의 각도(θ)는 정렬오차(M)에 비례하여 증가할 수 있다.
다시 도 1 및 도 20을 참조하면, 배선들(30) 및 절연 층(26)의 일부 상에 보호 층(32)을 형성한다(S100). 예를 들어, 보호 층(32)은 절연 층(26)과 동일한 재질로 형성될 수 있다. 보호 층(32)은 포토 이미지 유전체 폴리이미드를 포함할 수 있다.
도 1, 도 21, 및 도 22를 참조하면, 제 2 콘택 홀들(34)을 형성한다(S110). 제 2 콘택 홀들(34)은 배선들(30)의 일부를 외부로 노출할 수 있다.
도 21를 참조하면, 노광 설비(100)는 정렬오차들(M)에 근거하여 보호 층(32)에 광(101)을 제공할 수 있다. 광(101)은 보호 층(32)의 제 6 부분들(33)을 형성할 수 있다. 제 6 부분들(33)의 바인더들은 끊어질 수 있다.
도 22를 참조하면, 보호 층(32)의 제 6 부분들(33)을 제거하여 배선들(30)의 일부를 노출한다. 제 6 부분들(33)은 친수성을 가질 수 있다. 현상 액은 제 6 부분들(33)을 제거하여 제 2 콘택 홀들(34)을 형성할 수 있다.
도 1 및 도 23을 참조하면, 제 2 콘택 홀들(34) 내의 배선들(30) 상에 범프들(40)을 형성한다(S120). 예를 들어, 범프들(40)은 칩(20)의 외곽으로 확장하여 캡슐화 층(24) 상에 형성될 수 있다. 이와 달리, 범프들(40)은 칩(20) 또는 기판(10) 상에 형성될 수 있다. 범프들(40)의 개수는 기판(10)의 면적에 비례하여 증가할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (20)

  1. 기판과 상기 기판 내에 제 1 방향과 제 2 방향으로 배열된 칩들을 스캐닝하여 이미지들을 획득하는 단계, 상기 칩들은 상기 제 1 및 제 2 방향들로 나열된 제 1 내지 제 n 칩들을 포함하고;
    상기 제 1 및 상기 제 2 방향 중 하나를 선택되는 방향으로 선택하는 단계;
    상기 선택되는 방향의 k번째 칩을 기준 칩으로 설정하는 단계, 상기 k는 1 이상 및 n이하의 정수이고,
    상기 선택되는 방향으로 배열된 상기 제 1 내지 제 n 칩들 중 상기 선택되는 방향의 나머지 칩들을 서로 다른 종속 칩들로 설정하는 단계;
    상기 이미지들 내의 상기 기판에 대한 기준 칩의 절대 차이들을 획득하는 단계;
    상기 이미지들 내의 상기 기준 칩에 대한 상기 종속 칩들의 상대 차이들을 획득하는 단계; 및
    상기 절대 차이들과 상기 상대 차이들을 합산하여 상기 종속 칩들의 정렬오차들을 계산하는 단계를 포함하는 칩들의 정렬오차 검출 방법.
  2. 제 1 항에 있어서,
    상기 이미지를 획득하는 단계는:
    상기 칩들을 상기 제 1 방향으로 스캐닝하여 가로 이미지들을 획득하는 단계, 상기 칩들은 상기 제 2 방향의 기준 열을 따라 배열된 가로 기준 칩들 및 상기 기준 열을 제외한 열들을 따라 배열된 가로 종속 항들을 포함하고; 및
    상기 칩들을 상기 제 2 방향으로 스캐닝하여 세로 이미지들을 획득하는 단계를 포함하되, 상기 칩들은 상기 제 1 방향의 기준 행을 따라 배열된 세로 기준 칩들 및 상기 기준 행을 제외한 행들을 따라 배열된 세로 종속 항들을 포함하는 칩들의 정렬오차 검출 방법.
  3. 제 2 항에 있어서,
    상기 절대 차이들을 획득하는 단계는:
    상기 가로 이미지들 내의 상기 기판에 대한 상기 가로 기준 칩들의 절대 수직 차이들을 획득하는 단계; 및
    상기 세로 이미지들 내의 상기 기판에 대한 상기 세로 기준 칩들의 절대 수평 차이들을 획득하는 단계를 포함하는 칩들의 정렬오차 검출 방법.
  4. 제 3 항에 있어서,
    상기 상대 차이들을 획득하는 단계는:
    상기 가로 기준 칩들에 대한 상기 가로 이미지들 내의 상기 가로 종속 칩들의 상대 수직 차이들을 획득하는 단계; 및
    상기 세로 기준 칩들에 대한 상기 세로 이미지들 내의 상기 세로 종속 칩들의 상대 수평 차이들을 획득하는 단계를 포함하는 정렬오차 검출 방법.
  5. 제 4 항에 있어서,
    상기 정렬오차들은 상기 제 2 방향의 상기 칩들의 수직 정렬오차들과 상기 제 1 방향의 상기 칩들의 수평 정렬오차들을 포함하는 정렬오차 검출 방법.
  6. 제 5 항에 있어서,
    상기 수직 정렬오차들은 상기 절대 수직 차이들과 상기 상대 수직 차이들의 합으로 계산되는 정렬오차 검출 방법.
  7. 제 5 항에 있어서,
    상기 수평 정렬오차들 상기 절대 수평 차이들과 상기 상대 수평 차이들의 합으로 계산되는 정렬오차 검출 방법.
  8. 제 3 항에 있어서,
    상기 절대 수직 차이들은 상기 기판과 상기 가로 기준 칩들 사이의 계측 수직 간격들과 기준 수직 간격들의 차에 의해 획득되는 칩들의 정렬오차 검출 방법.
  9. 제 3 항에 있어서,
    상기 절대 수평 차이들은 기판과 상기 세로 기준 칩들 사이의 계측 수평 간격들과 기준 수평 간격들의 차에 의해 획득되는 칩들의 정렬오차 검출 방법.
  10. 제 2 항에 있어서,
    상기 제 2 방향의 기준 열은 상기 세로 이미지들 중 첫 번째 세로 이미지를 포함하되,
    상기 제 1 방향의 기준 행은 상기 가로 이미지들 중 첫 번째 가로 이미지를 포함하는 정렬오차 검출 방법.
  11. 기판에 캐버티들을 형성하는 단계;
    상기 기판에 접착 테이프를 형성하는 단계;
    상기 캐버티 내의 상기 접착 테이프 상에 칩들을 제공하는 단계;
    상기 기판, 상기 칩들, 및 상기 접착 테이프 상에 캡슐화 층을 형성하는 단계;
    상기 접착 테이프를 제거하는 단계; 및
    상기 기판에 대한 상기 칩들의 정렬오차들을 검출하는 단계를 포함하되,
    상기 정렬오차들을 검출하는 단계는:
    상기 기판과 상기 기판 내에 제 1 방향과 제 2 방향으로 배열된 칩들을 스캐닝하여 이미지들을 획득하는 단계, 상기 칩들은 상기 제 1 및 제 2 방향들로 나열된 제 1 내지 제 n 칩들을 포함하고;
    상기 제 1 및 상기 제 2 방향 중 하나를 선택되는 방향으로 선택하는 단계;
    상기 선택되는 방향의 k번째 칩을 기준 칩으로 설정하는 단계, 상기 k는 1 이상 및 n이하의 정수이고;
    상기 선택되는 방향으로 배열된 상기 제 1 내지 제 n 칩들 중 상기 선택되는 방향의 나머지 칩들을 서로 다른 종속 칩들로 설정하는 단계;
    상기 이미지들 내의 상기 기판에 대한 기준 칩의 절대 차이들을 획득하는 단계;
    상기 이미지들 내의 상기 기준 칩에 대한 상기 종속 칩들의 상대 차이들을 획득하는 단계; 및
    상기 절대 차이들과 상기 상대 차이들을 합산하여 상기 종속 칩들의 정렬오차들을 계산하는 단계를 포함하는 패키지의 제조방법.
  12. 제 11 항에 있어서,
    상기 기판과 상기 칩들 상에 절연 층을 형성하는 단계; 및
    상기 절연 층의 제 1 콘택 홀들을 형성하는 단계를 더 포함하되,
    상기 제 1 콘택 홀들을 형성하는 단계는:
    상기 칩들의 상기 정렬오차들에 근거하여 상기 칩들의 소자 패드들 상의 상기 절연 층의 일부에 광을 제공하는 단계를 포함하는 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 콘택 홀을 형성하는 단계는 상기 기판의 기판 정렬 마크들에 근거하여 상기 기판의 기판 패드들 상의 상기 절연 층의 일부에 광을 제공하는 단계를 더 포함하는 패키지의 제조방법.
  14. 제 13 항에 있어서,
    상기 절연 층 상에 상기 기판과 상기 칩들을 연결하는 배선들을 형성하는 단계를 더 포함하되,
    상기 배선들을 형성하는 단계는:
    상기 기판 상에 씨드 금속 층을 형성하는 단계;
    상기 정렬오차에 근거한 포토리소그래피 방법으로 상기 씨드 금속 층 상에 포토레지스트 패턴들을 형성하는 단계; 및
    상기 포토레지스트 패턴들 사이의 상기 씨드 금속 층 상에 금속 배선 층들을 형성하는 단계를 포함하는 패키지의 제조방법
  15. 제 14 항에 있어서,
    상기 포토레지스트 패턴들을 형성하는 단계는:
    상기 절연 층 상에 포토레지스트 층을 도포하는 단계;
    상기 기판 정렬 마크들에 근거하여 상기 기판의 기판 패드들로부터 상기 캐버티들 내의 상기 칩들의 측벽들까지의 상기 포토레지스트 층의 일부에 광을 제공하는 단계; 및
    상기 칩들의 상기 정렬오차들에 근거하여 상기 칩들의 소자 패드들로부터 상기 캐버티들 내의 상기 기판의 측벽들까지의 상기 포토레지스트 층의 일부에 광을 제공하는 단계를 포함하는 패키지의 제조 방법.
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TW106118000A TWI718306B (zh) 2016-07-20 2017-06-01 測量晶片錯位的方法、使用上述方法製造扇出式面板等級封裝的方法以及由上述方法製造的扇出式面板等級封裝
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211071B2 (en) * 2016-01-29 2019-02-19 Nxp B.V. IC packaging method and a packaged IC device
US11610935B2 (en) * 2019-03-29 2023-03-21 Lumileds Llc Fan-out light-emitting diode (LED) device substrate with embedded backplane, lighting system and method of manufacture
CN110571156B (zh) * 2019-08-01 2021-05-04 广东芯华微电子技术有限公司 一种板级扇出型封装精细线路制作方法
CN110690125A (zh) * 2019-09-10 2020-01-14 广东芯华微电子技术有限公司 一种foplp晶圆整体封装方法
TWI720747B (zh) * 2019-12-17 2021-03-01 亞智科技股份有限公司 整平結構及其扇出型面板級封裝設備
KR20220014553A (ko) 2020-07-29 2022-02-07 에스케이하이닉스 주식회사 다이 위치 검사부들을 포함하는 반도체 패키지
US11804416B2 (en) * 2020-09-08 2023-10-31 UTAC Headquarters Pte. Ltd. Semiconductor device and method of forming protective layer around cavity of semiconductor die
CN113161227B (zh) * 2021-02-05 2021-12-24 广东工业大学 基于无掩模光刻的扇出封装系统、方法及重布线方法
CN117198897A (zh) * 2022-06-01 2023-12-08 矽磐微电子(重庆)有限公司 半导体结构的板级封装方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342090A (en) * 1980-06-27 1982-07-27 International Business Machines Corp. Batch chip placement system
US4699515A (en) * 1984-02-28 1987-10-13 Nippon Kogaku K. K. Process of transfer of mask pattern onto substrate and apparatus for alignment therebetween
JPH05152794A (ja) 1991-11-29 1993-06-18 Sharp Corp Ｉｃチツプ実装装置
US20010049589A1 (en) * 1993-01-21 2001-12-06 Nikon Corporation Alignment method and apparatus therefor
US6312859B1 (en) * 1996-06-20 2001-11-06 Nikon Corporation Projection exposure method with corrections for image displacement
JPH10284812A (ja) 1997-04-08 1998-10-23 Mitsubishi Electric Corp 半導体デバイス
US6061119A (en) * 1997-04-14 2000-05-09 Nikon Corporation Method of measuring image-forming error of projection optical system, method of manufacturing exposure apparatus, and method of manufacturing semiconductor device
KR100269221B1 (ko) 1997-11-12 2000-10-16 이중구 집적회로칩의 정렬방법
JP2002110746A (ja) 2000-09-29 2002-04-12 Nippon Avionics Co Ltd 表面実装構造のｉｃとプリント配線板の位置合わせ方法
WO2004109793A1 (ja) * 2003-05-30 2004-12-16 Ebara Corporation 試料検査装置及び方法並びに該試料検査装置及び方法を用いたデバイス製造方法
US7030772B1 (en) 2004-04-07 2006-04-18 Advanced Micro Devices, Inc. Inspection for alignment between IC die and package substrate
JP5007127B2 (ja) * 2004-12-28 2012-08-22 光正 小柳 自己組織化機能を用いた集積回路装置の製造方法及び製造装置
JP4768731B2 (ja) 2005-04-28 2011-09-07 東レエンジニアリング株式会社 フリップチップ実装ずれ検査方法および実装装置
US7759167B2 (en) 2005-11-23 2010-07-20 Imec Method for embedding dies
KR100771306B1 (ko) 2006-07-25 2007-10-29 삼성전기주식회사 칩 내장형 인쇄회로기판의 제조방법
JP5182143B2 (ja) * 2009-02-19 2013-04-10 ソニー株式会社 半導体装置の製造方法
KR20110029791A (ko) * 2009-09-16 2011-03-23 삼성전기주식회사 전자소자 정렬도 측정방법 및 전자소자 정렬도 측정장치
KR20110067847A (ko) * 2009-12-15 2011-06-22 세크론 주식회사 다이 본딩 방법 및 다이 본딩 장치
KR102513427B1 (ko) * 2016-04-26 2023-03-24 삼성전자주식회사 팬 아웃 패널 레벨 패키지 및 그의 제조 방법

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