KR100755353B1 - 반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법 - Google Patents
반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법 Download PDFInfo
- Publication number
- KR100755353B1 KR100755353B1 KR1020060035378A KR20060035378A KR100755353B1 KR 100755353 B1 KR100755353 B1 KR 100755353B1 KR 1020060035378 A KR1020060035378 A KR 1020060035378A KR 20060035378 A KR20060035378 A KR 20060035378A KR 100755353 B1 KR100755353 B1 KR 100755353B1
- Authority
- KR
- South Korea
- Prior art keywords
- exposure
- pattern
- chip
- reticle
- resist
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000000034 method Methods 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 40
- 238000002161 passivation Methods 0.000 abstract description 20
- 238000011161 development Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 84
- 239000010410 layer Substances 0.000 description 24
- 238000012545 processing Methods 0.000 description 22
- 239000004642 Polyimide Substances 0.000 description 13
- 229920001721 polyimide Polymers 0.000 description 13
- 238000007689 inspection Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000018109 developmental process Effects 0.000 description 5
- 239000000523 sample Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
- G03F7/203—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure comprising an imagewise exposure to electromagnetic radiation or corpuscular radiation
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/62—Pellicles, e.g. pellicle assemblies, e.g. having membrane on support frame; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/7065—Defects, e.g. optical inspection of patterned layer for defects
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명은 웨이퍼 위의 칩 위치를 정확하게 파악하는 것을 과제로 한다.
최상층 배선, 패시베이션막, 레지스트의 형성 후(스텝 S3 내지 S5), 레지스트의 전체 노광 샷(shot) 영역 중 1개소의 노광 샷 영역을 제외한 노광 샷 영역을 패드 패턴이 형성된 레티클을 사용하여 노광하고(스텝 S6), 패드 패턴과 상이한 패턴이 형성된 레티클로 변경한 후, 나머지 1개소의 노광 샷 영역을 노광한다(스텝 S7, S8). 현상 후, 얻어진 레지스트 패턴을 마스크로 하여 패시베이션막을 에칭하고, 그들 각각의 레티클을 사용하여 노광한 영역에 각각 제품용 칩의 패드와 그것과 상이한 형상의 기준용 칩의 개구부를 형성한다(스텝 S9, S10). 이것에 의해, 제품용 칩과 기준용 칩이 화상 인식에 의해 식별 가능해지고, 웨이퍼 위의 칩 위치를 정확하게 파악하는 것이 가능해진다.
노광 샷 영역, 웨이퍼, 레티클, 패시베이션막, 레지스트
Description
도 1은 제 1 실시예의 웨이퍼 형성 플로(flow)를 나타낸 도면.
도 2는 최상층 배선 형성 공정의 제 1 요부(要部) 단면 모식도.
도 3은 최상층 배선 형성 공정의 제 2 요부 단면 모식도.
도 4는 최상층 배선 형성 공정의 제 3 요부 단면 모식도.
도 5는 최상층 배선 형성용 레지스트 패턴의 형성 방법의 설명도.
도 6은 패시베이션막 형성 공정의 요부 단면 모식도.
도 7은 패드 형성용 레지스트 패턴의 노광 공정의 요부 단면 모식도.
도 8은 패드 형성용 노광 영역의 형성 방법의 설명도.
도 9는 L/S 패턴의 노광 공정의 요부 단면 모식도.
도 10은 제품용 칩의 요부 단면 모식도.
도 11은 제품용 칩의 요부 평면 모식도.
도 12는 기준용 칩의 요부 단면 모식도.
도 13은 기준용 칩의 요부 평면 모식도.
도 14는 레티클(reticle)의 라인 패턴의 설명도.
도 15는 기준용 칩의 형성에 사용하는 레티클의 구성 예를 나타낸 도면.
도 16은 제 2 실시예의 웨이퍼 형성 플로를 나타낸 도면.
도 17은 제 3 실시예의 웨이퍼 형성 플로를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 기판 2 : Al막
2a : 최상층 배선 3, 6 : 레지스트
4a, 4b, 4c : 노광 샷(shot) 영역 5 : 패시베이션막
6a, 6b : 노광 영역 8 : 개구부
10 : 라인 패턴 20 : 레티클(reticle)
21 : 기준용 칩 패턴 영역 22 : 외주(外周) 영역
23 : 블라인드 사이즈(blind size)
본 발명은 반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법에 관한 것으로서, 특히 레티클을 사용한 노광 공정을 갖는 반도체 장치의 제조 방법, 복수의 칩이 형성된 웨이퍼 및 그 제조 방법에 관한 것이다.
종래 반도체 장치의 제조에서는, 통상 그것을 완성시킬 때까지 웨이퍼 상태에서 복수회의 검사가 실행된다. 검사의 종류는 다양하지만, 예를 들어 웨이퍼에 형성된 각 칩에 차례로 검사용 프로브(probe)를 접촉시켜 소정 특성값의 측정을 행하는 프로브 검사나 현미경을 사용한 외관 검사 등이 있다. 프로브 검사나 외관 검사에서는, 그 검사 결과에 의거하여 각 칩의 양호·불량이 판정되고, 통상 이후의 칩 식별을 용이하게 하기 위해, 불량으로 판정된 칩으로의 마킹(marking)도 동시에 실행된다. 그리고, 다양한 검사 공정을 거쳐, 다이싱(dicing) 후에는, 마킹되지 않은 양품(良品) 칩만이 픽업되고, 그들이 다음 조립 공정으로 보내진다.
마킹 시나 픽업 시에 양품 칩을 선별할 때에는, 예를 들어 기준으로 되는 칩이 화상 인식 처리에 의해 특정되고, 그 기준용 칩을 사용하여 소정의 처리가 실행된다. 예를 들어 마킹 시나 픽업 시에는, 기준용 칩의 좌표와 웨이퍼 위의 다른 적당한 수의 좌표를 사용하여 웨이퍼의 좌표계 (X, Y, θ)와 그 웨이퍼가 탑재되는 장치 측의 스테이지의 좌표계 (X, Y, θ)를 맞춘 후, 각 칩 좌표와 스테이지 좌표의 대응 관계에 의거하여 각 칩에 대한 마킹이나 픽업 등의 처리가 실행된다.
그런데, 칩 패턴은 스테퍼(stepper)를 사용하여 웨이퍼 위에 레티클 패턴을 전사하는 노광 공정에 의해 형성하여 간다. 레티클에는 통상 복수의 칩 분의 패턴이 형성되어 있어, 1회의 노광 샷에 의해 웨이퍼 위에 복수개 분의 칩 패턴이 동시에 전사된다. 이것을 웨이퍼 위의 상이한 영역에 대하여 동일하게 하여 노광을 반복함으로써, 그 웨이퍼 위에 수백, 수천이라는 다수의 소정 칩 패턴이 형성된다.
이렇게 하여 최종적으로 1매의 웨이퍼 위에 다수의 칩을 형성한 경우에는, 양품 칩에 마킹이 되거나 양품 칩의 픽업 시에 실수로 불량 칩을 선택하지 않도록 기준용 칩을 특별히 정확하게 구할 필요가 있다.
또한, 종래 기준으로 되는 칩을 미리 웨이퍼 위에 형성하여 두는 방법이 제안되어 있다(특허문헌 1 참조). 이 제안에서는, 노광 시에, 웨이퍼 위의 어느 영 역에는 레티클에 형성되어 있는 패턴 전체를 노광하며, 다른 영역에는 그 레티클 패턴의 에지부를 일부 차광하고 나머지 부분만을 노광한다. 차광된 부분이 포함되는 칩은 그곳에 형성되어 있는 패턴이 불완전하기 때문에, 프로브 검사 등에서 전기적 특성이 불량으로 된다. 이것을 이용하여, 적당한 위치에 의도적으로 불량 칩을 형성함으로써, 그것을 기준용 칩으로서 사용하도록 한다.
[특허문헌 1] 일본국 공개특허2003-7604호 공보
그러나, 기준용 칩을 화상 인식 처리에 의해 특정하고자 했을 경우에는, 다음과 같은 문제점이 있다.
화상 인식 처리 장치는, 웨이퍼 위의 특징적인 부분 예를 들어 다이싱 라인의 교점 등이 일 화상 내에 1개소만 존재할 경우에는, 그러한 부분을 식별하고, 그 위치에 의거하여 기준용 칩을 자동으로 특정한다. 그런데, 1매의 웨이퍼 위에 예를 들어 수천개의 다수 칩이 형성되어 있을 경우에는, 기준용 칩을 특정할 때의 화상 인식 처리 장치의 일 화상 내에 동일한 패턴의 칩이 종횡으로 다수 나열된다. 그 때문에, 화상 인식 처리 장치는 그 화상 내의 칩으로부터 기준용 칩을 자동으로 정확하게 특정할 수 없게 된다. 이와 같이, 기준용 칩을 정확하게 특정할 수 없으면, 결과적으로 상술한 바와 같이 양품 칩에 마킹을 해버리거나, 양품 칩의 픽업 시에 실수로 불량 칩을 선택하게 된다는 문제가 발생할 수 있다.
기준용 칩의 특정을 시각적으로 행하는 것도 가능하지만, 1매의 웨이퍼 위에 수천개 또는 1만개 정도라는 다수의 칩을 형성할 경우에는, 기준용 칩의 특정에 현 미경 등을 사용하여 많은 노동력과 시간을 소비할 필요가 있기 때문에, 반도체 장치의 생산성이 현저하게 저하된다. 기준용 칩의 특정은 화상 인식 처리에 의해 자동으로 행할 수 있는 것이 바람직하다.
또한, 종래 제안되어 있는 바와 같이 레티클 패턴의 에지부를 일부 차광하고 나머지 부분만을 노광하여 전기적 특성이 불량으로 되는 칩을 의도적으로 형성하는 방법의 경우, 칩 내에 불완전한 패턴을 형성하기 때문에, 도중에 끊어지는 패턴에서는 그곳에 테이퍼(taper) 등이 발생하여 그 후의 공정에서 그러한 부분의 패턴이 박리되어 비산(飛散)되는, 소위 패턴 손실(pattern missing)이 발생할 가능성이 높아진다. 또한, 이러한 방법에 의해 형성되는 칩은 다른 칩과 외관상의 차이가 없는 경우도 있다. 이 경우, 화상 인식 처리에 의해 기준용 칩을 특정하고자 했을 때에는, 상기와 동일한 문제가 발생할 수 있다.
본 발명은 이러한 점을 감안하여 안출된 것으로서, 신뢰성이 높은 반도체 장치를 효율적으로 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 신뢰성이 높은 반도체 장치를 효율적으로 제조할 수 있는 웨이퍼, 및 그러한 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해, 반도체 장치의 제조 방법에 있어서, 웨이퍼 표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역을 제외한 노광 샷 영역에 제 1 레티클을 사용하여 노광을 행하는 제 1 노 광 공정과, 상기 적어도 1개소의 노광 샷 영역에 제 2 레티클을 사용하여 노광을 행하는 제 2 노광 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에 의하면, 웨이퍼 표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역에 제 1 레티클을 사용한 다른 노광 샷 영역과 상이한 패턴이 제 2 레티클을 사용하여 노광된다. 이것에 의해, 제 2 레티클을 사용하여 노광을 행한 노광 샷 영역의 웨이퍼 위에는 제 1 레티클을 사용하여 노광을 행한 노광 샷 영역의 웨이퍼 위와는 상이한 패턴 형상을 갖는 칩이 형성된다. 따라서, 예를 들어 화상 인식 처리 등에 의해, 이들의 식별을 용이하게 행할 수 있게 된다.
또한, 본 발명에서는, 복수의 칩이 형성된 웨이퍼에 있어서, 제 1 칩과, 화상 인식에 의한 상기 제 1 칩과의 식별이 가능하며 상기 제 1 칩의 위치의 기준으로 되는 제 2 칩을 갖는 것을 특징으로 하는 웨이퍼가 제공된다.
이러한 웨이퍼에 의하면, 웨이퍼에 제 1 칩과, 그 제 1 칩과 화상 인식에 의한 식별이 가능한 제 2 칩이 형성되고, 그 제 2 칩이 제 1 칩의 위치의 기준으로서 사용된다. 이것에 의해, 기준으로 되는 제 2 칩의 특정을 용이하게 행할 수 있는 동시에, 제 1 칩의 위치가 정확하게 파악된다.
또한, 본 발명에서는, 복수의 칩이 형성된 웨이퍼의 제조 방법에 있어서, 표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역을 제외한 노광 샷 영역에 제 1 레티클을 사용하여 노광을 행하는 제 1 노광 공정과, 상 기 적어도 1개소의 노광 샷 영역에 제 2 레티클을 사용하여 노광을 행하는 제 2 노광 공정을 갖는 것을 특징으로 하는 웨이퍼의 제조 방법이 제공된다.
이러한 웨이퍼의 제조 방법에 의하면, 표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역에 제 1 레티클을 사용한 다른 노광 샷 영역과 상이한 패턴이 제 2 레티클을 사용하여 노광된다. 이것에 의해, 제 1 및 제 2 레티클을 사용하여 노광을 행한 각각의 노광 샷 영역의 웨이퍼 위와는 상이한 패턴 형상을 갖는 칩이 형성되고, 예를 들어 화상 인식 처리 등에 의해, 이들의 식별을 용이하게 행할 수 있게 된다.
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
우선, 제 1 실시예에 대해서 설명한다.
도 1은 제 1 실시예의 웨이퍼 형성 플로를 나타낸 도면이다. 또한, 여기서는 반도체 장치를 형성할 때의 웨이퍼 형성 플로에 대해서 설명하는 것으로 하고, 특히 소정의 트랜지스터 구조 및 다층 배선 구조를 형성한 후의 최상층 배선 형성 이후의 웨이퍼 형성 플로에 대해서 설명한다. 도 2 내지 도 4는 최상층 배선 형성 공정의 요부 단면 모식도이다.
제 1 실시예에서는, 소정의 트랜지스터 구조 및 다층 배선 구조를 상법(常法)에 따라 형성한 후, 우선, 도 2에 나타낸 바와 같이, 이러한 트랜지스터 구조 및 다층 배선 구조(모두 도시를 생략함)가 형성된 기판(1)의 전면(全面)에 배선층으로서 소정 막 두께의 알루미늄(Al)막(2)을 형성한다(스텝 S1). 이어서, 도 3에 나타낸 바와 같이, 전면에 레지스트(3)를 형성한 후, 그 레지스트(3)에 대하여 소 정의 노광·현상을 행하여, 최상층 배선 형성용의 레지스트 패턴을 형성한다(스텝 S2). 레지스트 패턴의 형성 후는, 그것을 마스크로 하여 Al막(2)의 에칭을 행하고, 그 후, 레지스트(3)를 제거하여, 도 4에 나타낸 바와 같이, 기판(1) 위의 소정의 영역에 Al의 최상층 배선(2a)을 형성한다(스텝 S3).
여기서, 도 5는 최상층 배선 형성용 레지스트 패턴의 형성 방법의 설명도이다.
최상층 배선(2a)을 형성하기 위해 행하는 상기 스텝 S2의 레지스트(3)로의 노광 시에는, 형성하고자 하는 최상층 배선(2a)과 동일한 형상의 패턴이 복수 칩분 형성된 레티클을 1매(1 종류) 사용한다. 그리고, 그러한 레티클을 사용하여, 도 5에 나타낸 바와 같이, 미리 설정된 각 노광 샷 영역(4a)(합계 25개소)에 대하여 차례로 노광 샷을 반복하여 가고, 최종적으로는 레지스트(3)의 전체 영역에 대하여 그 레티클을 사용한 노광을 행한다. 이 노광 후의 레지스트(3)를 현상함으로써, 각 노광 샷 영역(4a)의 레지스트(3)에 복수 칩 분의 레지스트 패턴이 형성된다. 이것을 마스크로 하여 Al막(2)을 에칭함으로써, 각 칩에 최상층 배선(2a)이 형성된다.
상기 제 1 실시예에서는, 웨이퍼 위에 형성되는 모든 칩용에 이렇게 하여 최상층 배선(2a)을 형성한 후에, 제품용 칩과 기준용 칩을 구분하여 제조한다. 이하, 그 방법을 도 1 및 도 6 내지 도 13을 참조하여 차례로 설명한다.
도 6은 패시베이션막 형성 공정의 요부 단면 모식도이다.
최상층 배선(2a)의 형성 후는, 우선, 도 6에 나타낸 바와 같이, 전면에 소정 막 두께의 패시베이션막(5)을 형성한다(스텝 S4). 패시베이션막(5)은 산화실리콘(SiO2)막이나 질화실리콘(SiN)막 등의 절연막을 사용하여 단층 또는 적층 구조로 형성한다. 패시베이션막(5)의 형성 후는, 제품용 칩의 본딩 패드를 형성하기 위해, 그 패시베이션막(5)의 소정 영역에 개구(window opening) 가공을 행한다.
도 7은 패드 형성용 레지스트 패턴의 노광 공정의 요부 단면 모식도이다.
패시베이션막(5)의 개구 가공 시에는, 우선, 도 7에 나타낸 바와 같이, 전면에 레지스트(6)를 형성한다(스텝 S5). 그리고, 제품용 칩의 패드와 동일한 형상의 패턴이 복수 칩분 형성된 레티클을 사용하여 제품용 칩을 형성하는 영역의 레지스트(6)에 대하여 소정의 노광을 행하여(스텝 S6), 노광 영역(6a)을 형성한다.
여기서, 도 8은 패드 형성용 노광 영역의 형성 방법의 설명도이다.
상기 스텝 S6의 레지스트(6)에 대한 노광 시에는, 상기 소정의 레티클을 사용하여, 도 8에 나타낸 바와 같이, 미리 설정된 각 노광 샷 영역(4b)에 대하여 차례로 노광을 반복하여 행하지만, 어느 1개소의 노광 샷 영역(4c)에 대해서는 노광을 행하지 않도록 한다. 이것에 의해, 노광 샷 영역(4b)(합계 24개소)의 레지스트(6)에만 도 7에 나타낸 바와 같은 패드 형성용의 노광 영역(6a)이 형성된다.
이렇게 하여 노광 영역(6a)을 형성한 후는, 그때까지 그 노광 영역(6a)의 형성에 사용한 레티클을 그것과 상이한 패턴이 복수 칩분 형성된 레티클로 변경한다(스텝 S7). 그리고, 그 변경 후의 레티클을 사용하여, 도 8에 나타낸 나머지 노광 샷 영역(4c)에 대하여 노광을 행한다(스텝 S8). 이것에 의해, 노광 샷 영역(4c)의 레지스트(6)에는 제품용 칩의 패드와는 상이한 패턴, 즉, 기준용 칩의 패턴을 형성하기 위한 노광 영역이 형성된다.
이 스텝 S8에서 사용하는 레티클에는 제품용 칩의 패드와 상이한 형상의 패턴, 예를 들어 라인 형상의 패턴을 복수개 나란히 배치한 라인·앤드·스페이스(L/S) 패턴 등이 형성되어 있는 것을 사용하면 된다. 또한, 여기서 사용할 수 있는 레티클의 구성의 상세(詳細)에 대해서는 후술한다.
도 9는 L/S 패턴의 노광 공정의 요부 단면 모식도이다.
상기 도 8에 나타낸 노광 샷 영역(4c)의 노광에, 예를 들어 라인 패턴을 2개 나열한 L/S 패턴이 형성되어 있는 레티클을 사용한 경우, 노광 샷 영역(4c)의 레지스트(6)에는, 도 9에 나타낸 바와 같이, 그 L/S 패턴에 대응한 형상의 노광 영역(6b)이 형성된다.
이와 같이, 레지스트(6)의 노광 샷 영역(4b, 4c)을 각각 소정의 레티클을 사용하여 노광하고, 제품용 칩의 패드에 대응한 형상의 노광 영역(6a)과 기준용 칩의 L/S 패턴에 대응한 형상의 노광 영역(6b)을 각각 형성한 후는, 그 레지스트(6) 전체의 현상을 행한다(스텝 S9). 이것에 의해, 노광 영역(6a, 6b)은 모두 제거되고, 레지스트(6)에는 제품용 칩의 패드를 형성하기 위한 레지스트 패턴과 기준용 칩의 L/S 패턴을 형성하기 위한 레지스트 패턴이 동시에 형성된다.
그리고, 그러한 레지스트 패턴이 형성된 레지스트(6)를 마스크로 하여 패시베이션막(5)의 에칭을 행함으로써, 제품용 칩에 패드를 형성하는 동시에 기준용 칩에 라인 형상의 개구부를 형성한다(스텝 S10).
도 10은 제품용 칩의 요부 단면 모식도이고, 도 11은 제품용 칩의 요부 평면 모식도이다. 또한, 도 12는 기준용 칩의 요부 단면 모식도이고, 도 13은 기준용 칩의 요부 평면 모식도이다.
제품용 칩에는, 도 10 및 도 11에 나타낸 바와 같이, 패시베이션막(5)이 에칭되어 최상층 배선(2a)의 Al 일부가 노출되어 패드(7)가 형성된다. 최종적으로는, 이 패드(7)에 와이어 본딩이 실시된다. 한편, 기준용 칩에는, 도 12 및 도 13에 나타낸 바와 같이, 패시베이션막(5)이 에칭되어 Al이 노출되는 2개의 라인 형상 개구부(8)가 형성된다.
이상과 같은 플로에 따라 웨이퍼의 형성을 행함으로써, 대부분의 영역에 제품용 칩이 형성되고 일부 영역에 기준용 칩이 형성된 웨이퍼를 얻을 수 있다. 이러한 웨이퍼에서는, 패드(7)가 형성되어 있는 제품용 칩과 라인 형상의 개구부(8)가 형성되어 있는 기준용 칩에서 표면에 노출되어 있는 Al의 평면 형상 또는 면적이 달라지게 된다. 그 때문에, 종래의 화상 인식 처리 장치를 사용한 경우에도, 노출되는 Al의 평면 형상이나 표면의 명암 차이에 의해, 제품용 칩과 기준용 칩의 식별이 충분히 가능해진다.
따라서, 화상 인식 처리 장치에 의해 기준용 칩을 자동으로 정확하게 특정하는 것이 가능해진다. 이것에 의해, 웨이퍼의 위치 결정을 양호한 정밀도로 행하여 각 칩의 위치를 정확하게 파악하는 것이 가능해지기 때문에, 검사 공정에서 양품 칩에 마킹을 해버리거나 조립 공정에서 양품 칩의 픽업 시에 실수로 불량 칩을 선택하게 되는 것을 방지할 수 있게 된다. 그 결과, 신뢰성이 높은 제품용 칩을 효 율적으로 형성하는 것이 가능해지고, 또한 그러한 칩을 사용한 다양한 반도체 장치를 효율적으로 형성하는 것이 가능해진다.
또한, 이상과 같은 웨이퍼 형성 플로에 의하면, 제품용 칩을 형성하기 위한 레티클과는 별도로 기준용 칩을 형성하기 위한 레티클을 준비하여, 각각의 레티클에 의해 소정의 노광 샷 영역을 노광하면 된다. 그 때문에, 새롭게 설비를 도입하거나 큰 설비의 개변(改變)을 행하지 않고, 식별 가능한 제품용 칩과 기준용 칩을 저렴한 비용으로 형성하는 것이 가능해진다. 따라서, 신뢰성이 높은 제품용 칩이나 그것을 사용한 반도체 장치를 저렴한 비용으로 형성하는 것이 가능해진다.
또한, 상기 예에서는 최상층 배선(2a)의 형성 후에 패시베이션막(5)을 형성하도록 했지만(스텝 S3, S4), 이 패시베이션막(5)의 형성 전에, 적어도 최상층 배선(2a) 위에 질화티타늄(TiN) 등을 사용하여 반사 방지막을 형성하도록 할 수도 있다. 이러한 반사 방지막은, 그 후, 패드(7) 및 라인 형상의 개구부(8)를 형성할 때의 에칭 시에(스텝 S10), 그들 영역으로부터는 제거되지만, 그들 영역 이외의 최상층 배선(2a) 위에는 남게 된다. 그 때문에, 화상 인식 처리에서는, 최상층 배선(2a)의 반사 영향을 억제하여 패드(7) 및 개구부(8)의 평면 형상이나 표면의 명암 차이를 검출하는 것이 가능해진다.
여기서, 상기와 같은 기준용 칩의 형성에 사용하는 레티클의 구성에 대해서 보다 상세하게 설명한다.
도 14는 레티클의 라인 패턴의 설명도이다.
상기 설명에서는, 기준용 칩의 형성에 사용하는 레티클로서, 2개의 라인 패 턴으로 이루어지는 L/S 패턴을 형성하도록 했지만, 그 라인 패턴의 개수가 2개에 한정되지는 않는다.
레티클에 L/S 패턴을 형성할 경우에는, 도 14에 나타낸 바와 같이, 1칩 영역 내에 복수개의 라인 패턴(10)을 세로로 소정의 스페이스를 두어 평행하게 나란히 배치하면 된다. 물론, 이들 라인 패턴(10)을 가로로 소정의 스페이스를 두어 평행하게 나란히 배치하거나, 또는 종횡으로 격자 형상으로 배치하여도 상관없다. 세로, 가로 또는 격자 형상 이외에도, 라인 패턴(10)을 비스듬히 배치하는 것도 가능하지만, 패턴 형성의 용이성을 고려하면, 라인 패턴(10)을 세로, 가로 또는 격자 형상으로 배치하는 것이 바람직하다.
라인 패턴(10)의 폭은 노광 시의 축소율에도 의거하지만, 1㎟ 사이즈의 칩을 형성할 경우에는, 1㎛ 이상으로 설정하고, 바람직하게는 5㎛ 정도로 한다. 또한, 각 라인 패턴(10) 사이의 스페이스는, 후술하는 바와 같이, 다양한 값으로 설정하는 것이 가능하다. 라인 패턴(10)의 폭을 이러한 범위로 설정함으로써, 이러한 라인 패턴(10)이 전사된 기준용 칩과 패드 패턴이 전사된 제품용 칩의 화상 인식 처리에 의한 식별을 확실하게 행할 수 있게 된다.
또한, 라인 패턴(10)을 형성할 때에는, 레티클 내에서의 라인 패턴(10)의 점유 면적(또는 차광부의 점유 면적)이 제품용 칩의 패드(7)의 패턴이 형성되어 있는 레티클 내에서의 그 패턴의 점유 면적(또는 차광부의 점유 면적)과 동일하거나, 또는 차가 ±10%의 범위로 되도록 하는 것이 바람직하다. 이렇게 하면, 상이한 패턴이 형성되어 있는 2종류의 레티클을 사용한 경우에도, 패턴을 전사할 때의 에칭의 웨이퍼 면내 분포나 막 스트레스(stress) 등의 영향을 억제할 수 있고, 특히 기준용 칩 근방의 제품용 칩의 양품률을 유지시키는 것이 가능해진다. 또한, 레티클 내의 라인 패턴(10)의 점유 면적은 라인 패턴(10)의 폭, 개수, 라인 패턴(10) 사이의 스페이스에 의해 조정하는 것이 가능하다.
도 15는 기준용 칩의 형성에 사용하는 레티클의 구성 예를 나타낸 도면이다.
이 도 15에 나타낸 레티클(20)은 복수 칩 분의 L/S 패턴 등의 패턴이 형성되어 있는 중앙부의 영역(기준용 칩 패턴 영역)(21)을 갖고 있으며, 이 기준용 칩 패턴 영역(21)은 패턴이 전혀 형성되지 않은 외주부의 영역(외주 영역)(22)에 의해 둘러싸여 있다.
이러한 레티클(20)에 있어서, 기준용 칩 패턴 영역(21) 및 외주 영역(22)의 크기는 다양한 노광 샷 사이즈에 대응할 수 있게 설정되어 있다. 즉, 이 레티클(20)에서는, 도 15에 점선으로 나타낸 바와 같이, 외주 영역(22)의 범위에서 스테퍼의 블라인드 사이즈(23)를 임의로 변경할 수 있게 되어 있다. 또한, 이 레티클(20)에서는, 블라인드 사이즈(23)가 변경된 경우에도, 기준용 칩의 패턴이 웨이퍼 측에 확실하게 전사된다. 그 때문에, 패턴이 결여되어 전사되지 않아 패턴 손실 등의 문제를 회피하는 것이 가능해지는 것 이외에, 다양한 형태의 칩 형성에 적용하는 것이 가능하다.
상술한 바와 같이, 상기와 같은 플로에 따라 제품용 칩과 기준용 칩을 갖는 웨이퍼의 형성을 행함으로써, 웨이퍼 내에서 기준용 칩을 정확하게 특정하는 것이 가능해진다. 또한, 이러한 웨이퍼로부터 신뢰성이 높은 제품용 칩 및 그러한 칩을 사용한 반도체 장치를 형성할 수 있게 된다.
또한, 이상의 설명에서는 기준용 칩 패턴으로서 L/S 패턴을 사용했지만, 화상 인식 처리상 제품용 칩의 패드(7)와의 식별이 가능하면, 다른 형상의 기준용 칩 패턴을 사용하여도 상관없다. 또한, 이상의 설명에서는 기준용 칩 패턴을 각각의 칩 영역에 각각 형성하는 경우를 예로 들어 설명했지만, 복수개 분의 칩 영역에 걸친 기준용 칩 패턴을 형성하는 것도 가능하다. 또한, 특정 패턴을 형성하지 않아, 최상층의 배선을 모두 노출시킬 수 있는 레티클을 기준용 칩의 형성에 사용할 수도 있다.
또한, 이상의 설명에서는 기준용 칩이 웨이퍼의 에지부에 형성되도록 했지만, 기준용 칩은, 그러한 영역에 한정되지 않아, 웨이퍼 위의 어느 영역에 형성되어 있어도 상관없다. 다만, 일반적으로 웨이퍼의 에지부는 그 중앙부에 비하여 불량 칩이 발생할 가능성이 높은 영역이기 때문에, 제품용 칩으로서 사용하지 않는 기준용 칩은, 제조 수율 저하를 억제하기 위해서는, 웨이퍼의 에지부에 형성하여 두는 것이 바람직하다.
또한, 이상의 설명에서는 1개소의 노광 샷 영역에만 기준용 칩을 형성하는 경우를 예로 들어 설명했지만, 복수 개소의 노광 샷 영역에 기준용 칩을 형성하도록 하여도 상관없다. 다만, 1매의 웨이퍼로부터 많은 제품용 칩을 얻고자 하는 것이면, 기준용 칩이 형성되는 노광 샷 영역의 수는 가능한 한 적은 것이 바람직하며, 통상은 그러한 기준용 칩이 형성된 영역이 1개소만 있으면 충분하다.
또한, 상술한 웨이퍼 형성 플로는 사용하는 화상 인식 처리 장치의 시야 내 에 들어가는 사이즈의 칩을 형성하는 경우에 적용 가능하며, 특히 1㎟ 사이즈 이하와 같은 소형 칩을 형성하는 경우에 바람직하다. 이러한 소형 칩의 형성 시에는, 상술한 바와 같은 화상 인식 처리에서 일 화상 내에 다수의 칩이 존재하여 기준용 칩을 정확하게 특정할 수 없다는 문제가 발생하기 쉽기 때문이다.
다음으로, 제 2 실시예에 대해서 설명한다.
상기 제 1 실시예에서는 웨이퍼 위에 최상층 배선을 형성한 후에 제품용 칩과 기준용 칩을 구분하여 제조한 것에 대하여, 이 제 2 실시예에서는 최상층 배선의 형성 시에 제품용 칩과 기준용 칩을 구분하여 제조한다. 또한, 상기 제 1 실시예와 동일하게, 이 제 2 실시예에서도 소정의 트랜지스터 구조 및 다층 배선 구조를 형성한 후의 최상층 배선 형성 이후의 웨이퍼 형성 플로에 대해서 설명한다.
도 16은 제 2 실시예의 웨이퍼 형성 플로를 나타낸 도면이다.
우선, 상기 제 1 실시예와 동일하게, 소정의 트랜지스터 구조 및 다층 배선 구조가 형성된 기판 위에 배선층으로서 Al막을 형성한 후(스텝 S20), 전면에 레지스트를 형성한다(스텝 S21).
그리고, 제품용 칩에 형성해야 할 최상층 배선의 패턴이 형성된 레티클을 사용하여, 제품용 칩을 형성하는 노광 샷 영역(도 8의 노광 샷 영역(4b)을 참조)에 대하여 차례로 반복하여 노광을 행한다(스텝 S22). 그 후, 레티클을 최상층 배선의 패턴과 상이한 패턴이 형성된 것, 예를 들어 상기와 같은 L/S 패턴이 형성된 것으로 변경하고(스텝 S23), 그것을 사용하여 기준용 칩을 형성하는 나머지 노광 샷 영역(도 8의 노광 샷 영역(4c)을 참조)에 대하여 노광을 행한다(스텝 S24). 이것 에 의해, 레지스트에 제품용 칩의 최상층 배선 형성용의 노광 영역과 기준용 칩의 배선 패턴(도체부)을 형성하기 위한 노광 영역을 형성한다.
각 노광 영역의 형성 후는, 현상을 행하여, 제품용 칩의 최상층 배선 형성용 및 기준용 칩의 도체부 형성용의 레지스트 패턴을 동시에 형성한다(스텝 S25). 그것을 마스크로 하여 Al막의 에칭을 행함으로써, 제품용 칩의 최상층 배선 및 기준용 칩의 도체부를 동시에 형성한다(스텝 S26).
그 후는, 전면에 패시베이션막을 형성하고(스텝 S27), 전면에 레지스트를 더 형성하여, 제품용 칩의 패드 패턴이 형성된 레티클을 사용하여, 모든 노광 샷 영역(도 5의 노광 샷 영역(4a)을 참조)에 대하여 차례로 반복하여 노광을 행하고, 노광 후, 현상을 행하여 레지스트 패턴을 형성한다(스텝 S28). 그리고, 얻어진 레지스트 패턴을 마스크로 하여 패시베이션막의 에칭을 행함으로써, 제품용 칩의 패드와 기준용 칩의 개구부를 형성한다(스텝 S29). 또한, 여기서 형성되는 기준용 칩의 개구부는 제품용 칩의 패드와 동일한 형상으로 되지만, 패드로서는 사용되지 않는다.
이러한 플로에 따라 제품용 칩과 기준용 칩을 갖는 웨이퍼의 형성을 행한 경우에도, 배선층의 패터닝 형상이 제품용 칩과 기준용 칩에서 상이하기 때문에, 화상 인식 처리 장치를 사용했을 때에, 배선 형상이나 표면의 명암 차이에 의해 양자의 식별이 충분히 가능해진다. 따라서, 웨이퍼 내에서 기준용 칩을 정확하게 특정하는 것이 가능해지고, 또한 이러한 웨이퍼로부터 신뢰성이 높은 제품용 칩 및 그러한 칩을 사용한 반도체 장치를 형성할 수 있게 된다.
또한, 이 제 2 실시예에 있어서, 기준용 칩의 배선 형성에 사용하는 레티클에는, 상기 제 1 실시예와 동일하게, 도 14 및 도 15에 나타낸 바와 같은 것을 사용할 수 있고, 또한 그 레티클에는 L/S 패턴 이외의 패턴 등을 사용하는 것도 가능하다. 또한, 상기 제 1 실시예와 동일하게, 기준용 칩은 웨이퍼 위의 어느 영역에 형성되어 있어도 상관없고, 복수 개소의 노광 샷 영역에 형성되어 있어도 상관없다. 또한, 여기서 설명한 웨이퍼 형성 플로는 사용하는 화상 인식 처리 장치의 시야 내에 들어가는 사이즈의 칩을 형성하는 경우에 적용할 수 있다.
다음으로, 제 3 실시예에 대해서 설명한다.
이 제 3 실시예에서는, 통상의 순서에 의해 최상층의 패드 형성까지 행한 후에, 최종적으로 칩과 몰드 수지 사이의 완충막으로 되는 감광성 레지스트의 폴리이미드(PI)막을 형성하고, 그 PI막의 패터닝 시에 제품용 칩과 기준용 칩을 구분하여 제조한다. 또한, 상기 제 1 실시예와 동일하게, 이 제 3 실시예에서도 소정의 트랜지스터 구조 및 다층 배선 구조를 형성한 후의 최상층 배선 형성 이후의 웨이퍼 형성 플로에 대해서 설명한다.
도 17은 제 3 실시예의 웨이퍼 형성 플로를 나타낸 도면이다.
우선, 소정의 트랜지스터 구조 및 다층 배선 구조가 형성된 기판 위에 Al막을 형성한다(스텝 S30). 이어서, 전면에 레지스트를 형성하여, 제품용 칩에 형성해야 할 최상층 배선의 패턴이 형성된 레티클을 사용하여, 모든 노광 샷 영역(도 5의 노광 샷 영역(4a)을 참조)에 대하여 노광을 행하고, 노광 후, 현상을 행하여, 최상층 배선 형성용의 레지스트 패턴을 형성한다(스텝 S31). 그리고, 그것을 마스 크로 하여 에칭을 행하고, 최상층 배선을 형성한다(스텝 S32).
그 후, 전면에 패시베이션막을 형성하고(스텝 S33), 전면에 레지스트를 더 형성하여, 제품용 칩에 형성해야 할 패드의 패턴이 형성된 레티클을 사용하여, 모든 노광 샷 영역(도 5의 노광 샷 영역(4a)을 참조)에 대하여 노광을 행하고, 노광 후, 현상을 행하여, 레지스트 패턴을 형성한다(스텝 S34). 그리고, 얻어진 레지스트 패턴을 마스크로 하여 패시베이션막의 에칭을 행하고, 패드를 형성한다(스텝 S35).
여기서는, 이 패드의 형성 후에, 우선, 전면에 PI막을 형성한다(스텝 S36). 그리고, 제품용 칩에 형성해야 할 PI막 패턴이 형성된 레티클을 사용하여, 제품용 칩을 형성하는 노광 샷 영역(도 8의 노광 샷 영역(4b)을 참조)의 PI막에 대하여 노광을 행한다(스텝 S37). 그 후, 레티클을 제품용 칩의 PI막 패턴과 상이한 PI막 패턴이 형성된 것, 예를 들어 상기와 같은 L/S 패턴이 형성된 것으로 변경하고(스텝 S38), 그것을 사용하여 기준용 칩을 형성하는 나머지 노광 샷 영역(도 8의 노광 샷 영역(4c)을 참조)의 PI막에 대하여 노광을 행한다(스텝 S39). 최후로 현상을 행함으로써, 제품용 칩과 기준용 칩에 각각 소정의 PI막 패턴을 형성한다(스텝 S40).
이러한 플로에 따라 제품용 칩과 기준용 칩을 갖는 웨이퍼의 형성을 행한 경우에도, PI막의 패터닝 형상이 제품용 칩과 기준용 칩에서 상이하기 때문에, 화상 인식 처리 장치를 사용했을 때에, PI막의 형상이나 표면의 명암 차이에 의해 양자의 식별이 충분히 가능해진다. 따라서, 웨이퍼 내에서 기준용 칩을 정확하게 특정 하는 것이 가능해지고, 또한 이러한 웨이퍼로부터 신뢰성이 높은 제품용 칩 및 그러한 칩을 사용한 반도체 장치를 형성할 수 있게 된다.
또한, 이 제 3 실시예에서도, 기준용 칩의 PI막 형성에 사용하는 레티클에는, 상기 제 1 실시예와 동일하게, 도 14 및 도 15에 나타낸 바와 같은 것을 사용할 수 있고, 또한 그 레티클에는 L/S 패턴 이외의 패턴 등을 사용하는 것도 가능하다. 또한, 상기 제 1 실시예와 동일하게, 기준용 칩은 웨이퍼 위의 어느 영역에 형성되어 있어도 상관없고, 복수 개소의 노광 샷 영역에 형성되어 있어도 상관없다. 또한, 여기서 설명한 웨이퍼 형성 플로는 사용하는 화상 인식 처리 장치의 시야 내에 들어가는 사이즈의 칩을 형성하는 경우에 적용할 수 있다.
(부기 1)
반도체 장치의 제조 방법에 있어서,
웨이퍼 표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역을 제외한 노광 샷 영역에 제 1 레티클을 사용하여 노광을 행하는 제 1 노광 공정과,
상기 적어도 1개소의 노광 샷 영역에 제 2 레티클을 사용하여 노광을 행하는 제 2 노광 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 제 1 노광 공정 전에,
배선을 형성하는 공정과,
상기 배선을 덮는 절연막을 형성하는 공정과,
상기 절연막 위에 상기 레지스트를 형성하는 공정을 가지며,
상기 제 1 노광 공정에서는,
상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 절연막을 개구하여 상기 배선의 일부에 패드를 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,
상기 제 2 노광 공정에서는,
상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 제 2 노광 공정 후에,
상기 제 1 패턴과 상기 제 2 패턴이 노광된 상기 레지스트를 현상하여 레지스트 패턴을 형성하는 공정과,
상기 레지스트 패턴을 사용하여 상기 절연막을 에칭하는 공정을 갖는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 제 1 노광 공정 전에,
배선층을 형성하는 공정과,
상기 배선층 위에 상기 레지스트를 형성하는 공정을 가지며,
상기 제 1 노광 공정에서는,
상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 배선층을 패터닝하여 배선을 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,
상기 제 2 노광 공정에서는,
상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 제 2 노광 공정 후에,
상기 제 1 패턴과 상기 제 2 패턴이 노광된 상기 레지스트를 현상하여 레지스트 패턴을 형성하는 공정과,
상기 레지스트 패턴을 사용하여 상기 배선층을 에칭하여 상기 배선을 형성하는 공정과,
상기 배선을 덮는 절연막을 형성하는 공정과,
상기 절연막을 에칭하여 개구하여 상기 배선의 일부에 패드를 형성하는 공정을 갖는 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 제 1 노광 공정 전에,
배선을 형성하는 공정과,
상기 배선을 덮는 절연막을 형성하는 공정과,
상기 절연막을 에칭하여 개구하여 상기 배선의 일부에 패드를 형성하는 공정과,
전면에 완충막으로 되는 상기 레지스트를 형성하는 공정을 가지며,
상기 제 1 노광 공정에서는,
상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,
상기 제 2 노광 공정에서는,
상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 제 2 노광 공정 후에,
상기 제 1 패턴과 상기 제 2 패턴이 노광된 상기 레지스트를 현상하여 상기 완충막의 패턴을 형성하는 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 제 2 레티클은 L/S 패턴이 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 제 1 레티클과 상기 제 2 레티클은 차광부의 점유 면적 차가 ±10% 이하의 범위인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 제 2 레티클은 패턴이 형성된 중앙부의 외주에 패턴이 형성되지 않은 외주부를 갖고, 상기 외주부의 범위에서 블라인드 사이즈를 변경할 수 있게 되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 11)
복수의 칩이 형성된 웨이퍼에 있어서,
제 1 칩과, 화상 인식에 의한 상기 제 1 칩과의 식별이 가능하며 상기 제 1 칩의 위치의 기준으로 되는 제 2 칩을 갖는 것을 특징으로 하는 웨이퍼.
(부기 12)
상기 제 2 칩은 상기 제 1 칩에 형성된 패드와 상이한 형상의 개구부를 갖고 있는 것을 특징으로 하는 부기 11에 기재된 웨이퍼.
(부기 13)
상기 제 2 칩은 상기 제 1 칩에 형성된 배선과 상이한 형상의 다른 배선을 갖고 있는 것을 특징으로 하는 부기 11에 기재된 웨이퍼.
(부기 14)
상기 제 2 칩은 상기 제 1 칩에 형성된 완충막과 상이한 형상의 다른 완충막을 갖고 있는 것을 특징으로 하는 부기 11에 기재된 웨이퍼.
(부기 15)
상기 제 2 칩은 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역분 형성되어 있는 것을 특징으로 하는 부기 11에 기재된 웨이퍼.
(부기 16)
복수의 칩이 형성된 웨이퍼의 제조 방법에 있어서,
표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역을 제외한 노광 샷 영역에 제 1 레티클을 사용하여 노광을 행하는 제 1 노광 공정과,
상기 적어도 1개소의 노광 샷 영역에 제 2 레티클을 사용하여 노광을 행하는 제 2 노광 공정을 갖는 것을 특징으로 하는 웨이퍼의 제조 방법.
(부기 17)
상기 제 1 노광 공정 전에,
배선을 형성하는 공정과,
상기 배선을 덮는 절연막을 형성하는 공정과,
상기 절연막 위에 상기 레지스트를 형성하는 공정을 가지며,
상기 제 1 노광 공정에서는,
상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 절연막을 개구하여 상기 배선의 일부에 패드를 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,
상기 제 2 노광 공정에서는,
상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 부기 16에 기재된 웨이퍼의 제조 방법.
(부기 18)
상기 제 1 노광 공정 전에,
배선층을 형성하는 공정과,
상기 배선층 위에 상기 레지스트를 형성하는 공정을 가지며,
상기 제 1 노광 공정에서는,
상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 배선층을 패터닝하여 배선을 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,
상기 제 2 노광 공정에서는,
상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 부기 16에 기재된 웨이퍼의 제조 방법.
(부기 19)
상기 제 1 노광 공정 전에,
배선을 형성하는 공정과,
상기 배선을 덮는 절연막을 형성하는 공정과,
상기 절연막을 에칭하여 개구하여 상기 배선의 일부에 패드를 형성하는 공정과,
전면에 완충막으로 되는 상기 레지스트를 형성하는 공정을 가지며,
상기 제 1 노광 공정에서는,
상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,
상기 제 2 노광 공정에서는,
상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 부기 16에 기재된 웨이퍼의 제조 방법.
본 발명에서는, 웨이퍼 표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역을 제외한 노광 샷 영역의 레지스트에는 제 1 레티클을 사용하여 노광을 행하고, 그 중 적어도 1개소의 노광 샷 영역의 레지스트에는 제 2 레티클을 사용하여 노광을 행하도록 했다. 이것에 의해, 노광에 제 1 및 제 2 레티클이 사용된 칩의 화상 인식 처리 등에 의한 식별이 가능해지고, 각 칩의 위치를 정확하게 파악하는 것이 가능해진다. 따라서, 양품 칩으로의 마킹이나 불량 칩의 픽업 등의 발생을 억제하여, 신뢰성이 높은 칩을 효율적으로 형성하는 것이 가능해지고, 또한 그러한 칩을 사용한 신뢰성이 높은 반도체 장치를 형성하는 것이 가능 해진다.
Claims (10)
- 반도체 장치의 제조 방법에 있어서,웨이퍼 표면에 형성된 레지스트의 전체 노광 샷(shot) 영역 중 적어도 1개소의 노광 샷 영역을 제외한 노광 샷 영역에 제 1 레티클(reticle)을 사용하여 노광을 행하는 제 1 노광 공정과,상기 적어도 1개소의 노광 샷 영역에 제 2 레티클을 사용하여 노광을 행하는 제 2 노광 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 노광 공정 전에,배선을 형성하는 공정과,상기 배선을 덮는 절연막을 형성하는 공정과,상기 절연막 위에 상기 레지스트를 형성하는 공정을 가지며,상기 제 1 노광 공정에서는,상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 절연막을 개구하여 상기 배선의 일부에 패드를 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,상기 제 2 노광 공정에서는,상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 노광 공정 전에,배선층을 형성하는 공정과,상기 배선층 위에 상기 레지스트를 형성하는 공정을 가지며,상기 제 1 노광 공정에서는,상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 배선층을 패터닝하여 배선을 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,상기 제 2 노광 공정에서는,상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 노광 공정 전에,배선을 형성하는 공정과,상기 배선을 덮는 절연막을 형성하는 공정과,상기 절연막을 에칭하여 개구하여 상기 배선의 일부에 패드를 형성하는 공정과,전면(全面)에 완충막으로 되는 상기 레지스트를 형성하는 공정을 가지며,상기 제 1 노광 공정에서는,상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,상기 제 2 노광 공정에서는,상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 복수의 칩이 형성된 웨이퍼에 있어서,제 1 칩과, 화상 인식에 의한 상기 제 1 칩과의 식별이 가능하며 상기 제 1 칩의 위치의 기준으로 되는 제 2 칩을 갖는 것을 특징으로 하는 웨이퍼.
- 제 5 항에 있어서,상기 제 2 칩은 상기 제 1 칩에 형성된 패드와 상이한 형상의 개구부를 갖고 있는 것을 특징으로 하는 웨이퍼.
- 복수의 칩이 형성된 웨이퍼의 제조 방법에 있어서,표면에 형성된 레지스트의 전체 노광 샷 영역 중 적어도 1개소의 노광 샷 영역을 제외한 노광 샷 영역에 제 1 레티클을 사용하여 노광을 행하는 제 1 노광 공정과,상기 적어도 1개소의 노광 샷 영역에 제 2 레티클을 사용하여 노광을 행하는 제 2 노광 공정을 갖는 것을 특징으로 하는 웨이퍼의 제조 방법.
- 제 7 항에 있어서,상기 제 1 노광 공정 전에,배선을 형성하는 공정과,상기 배선을 덮는 절연막을 형성하는 공정과,상기 절연막 위에 상기 레지스트를 형성하는 공정을 가지며,상기 제 1 노광 공정에서는,상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 절연막을 개구하여 상기 배선의 일부에 패드를 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,상기 제 2 노광 공정에서는,상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 웨이퍼의 제조 방법.
- 제 7 항에 있어서,상기 제 1 노광 공정 전에,배선층을 형성하는 공정과,상기 배선층 위에 상기 레지스트를 형성하는 공정을 가지며,상기 제 1 노광 공정에서는,상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 상기 배선층을 패터닝하여 배선을 형성하기 위한 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,상기 제 2 노광 공정에서는,상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 웨이퍼의 제조 방법.
- 제 7 항에 있어서,상기 제 1 노광 공정 전에,배선을 형성하는 공정과,상기 배선을 덮는 절연막을 형성하는 공정과,상기 절연막을 에칭하여 개구하여 상기 배선의 일부에 패드를 형성하는 공정과,전면에 완충막으로 이루어지는 상기 레지스트를 형성하는 공정을 가지며,상기 제 1 노광 공정에서는,상기 레지스트의 상기 전체 노광 샷 영역 중 상기 적어도 1개소의 노광 샷 영역을 제외한 상기 노광 샷 영역에 제 1 패턴이 형성된 상기 제 1 레티클을 사용하여 노광을 행하고,상기 제 2 노광 공정에서는,상기 적어도 1개소의 노광 샷 영역에 상기 제 1 패턴과 상이한 제 2 패턴이 형성된 상기 제 2 레티클을 사용하여 노광을 행하는 것을 특징으로 하는 웨이퍼의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005355625A JP2007165347A (ja) | 2005-12-09 | 2005-12-09 | 半導体装置の製造方法、ウェハおよびウェハの製造方法 |
| JPJP-P-2005-00355625 | 2005-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070061038A KR20070061038A (ko) | 2007-06-13 |
| KR100755353B1 true KR100755353B1 (ko) | 2007-09-04 |
Family
ID=38130540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060035378A KR100755353B1 (ko) | 2005-12-09 | 2006-04-19 | 반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20070134598A1 (ko) |
| JP (1) | JP2007165347A (ko) |
| KR (1) | KR100755353B1 (ko) |
| CN (2) | CN1979342A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6083129B2 (ja) * | 2012-04-27 | 2017-02-22 | 富士電機株式会社 | 半導体装置の製造方法および製造装置 |
| KR102536269B1 (ko) * | 2018-09-14 | 2023-05-25 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
| CN110674012B (zh) * | 2019-09-27 | 2021-02-26 | 珠海格力电器股份有限公司 | 信息指示的方法、装置及存储介质 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230167A (ja) | 2000-02-21 | 2001-08-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2003007604A (ja) | 2001-06-27 | 2003-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置の検査方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960305A (en) * | 1996-12-23 | 1999-09-28 | Lsi Logic Corporation | Method to improve uniformity/planarity on the edge die and also remove the tungsten stringers from wafer chemi-mechanical polishing |
| US6821689B2 (en) * | 2002-09-16 | 2004-11-23 | Numerical Technologies | Using second exposure to assist a PSM exposure in printing a tight space adjacent to large feature |
-
2005
- 2005-12-09 JP JP2005355625A patent/JP2007165347A/ja not_active Withdrawn
-
2006
- 2006-04-18 US US11/405,634 patent/US20070134598A1/en not_active Abandoned
- 2006-04-19 KR KR1020060035378A patent/KR100755353B1/ko not_active IP Right Cessation
- 2006-04-20 CN CNA2006100755755A patent/CN1979342A/zh active Pending
- 2006-04-20 CN CNA2009101391069A patent/CN101552266A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230167A (ja) | 2000-02-21 | 2001-08-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2003007604A (ja) | 2001-06-27 | 2003-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070134598A1 (en) | 2007-06-14 |
| JP2007165347A (ja) | 2007-06-28 |
| KR20070061038A (ko) | 2007-06-13 |
| CN1979342A (zh) | 2007-06-13 |
| CN101552266A (zh) | 2009-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7944064B2 (en) | Semiconductor device having alignment post electrode and method of manufacturing the same | |
| EP0061536A1 (en) | Method of manufacturing a semiconductor device having improved alignment marks and alignment marks for said method | |
| KR20190058133A (ko) | 오버레이 패턴을 갖는 반도체 소자 | |
| US7880273B2 (en) | Method of manufacturing semiconductor device from semiconductor wafer | |
| JPH07231022A (ja) | パターン重ね合せ精度測定マークの製造法 | |
| KR100755353B1 (ko) | 반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법 | |
| JP2859855B2 (ja) | 半導体素子の微細パターンアライメント方法 | |
| US6498401B2 (en) | Alignment mark set and method of measuring alignment accuracy | |
| US20080244904A1 (en) | Contour Structures to Highlight Inspection Regions | |
| US8930011B2 (en) | Method of measuring an overlay of an object | |
| JP2009081219A (ja) | 半導体ウェハ、その半導体ウェハから切り出した半導体チップ及び半導体ウェハの製造方法 | |
| TWI447517B (zh) | 疊對標記組與定位兩種佈局圖案的方法 | |
| JP2007081293A (ja) | 検査方法、半導体装置の製造方法およびプログラム | |
| US20040238973A1 (en) | Semiconductor device having alignment post electrode and method of manufacturing the same | |
| JPH09211840A (ja) | レチクルの検査方法及び検査装置並びにパターンの検査方法及び検査装置 | |
| US20230378085A1 (en) | Method for producing an electronic component assembly on the front face of a semi-conductor wafer | |
| JP2004022631A (ja) | 半導体装置およびパターン配置方法 | |
| KR100339414B1 (ko) | 반도체 파워 라인 분석용 패드의 형성 방법 | |
| KR100698750B1 (ko) | 오버레이 마크를 포함하는 반도체 소자 및 그 제조방법 | |
| KR100241530B1 (ko) | 노광장비의 초점값 보정용 다중 초점면 웨이퍼를 이용한 초점값 보정 방법 | |
| JP2003224061A (ja) | 合わせずれ測定方法 | |
| KR100680936B1 (ko) | 반도체소자의 중첩도 검사방법 | |
| KR100591132B1 (ko) | 반도체 공정 마진 확인용 패턴 | |
| JP4309560B2 (ja) | 半導体装置及びその製造方法並びに半導体ウエーハ | |
| KR100607733B1 (ko) | 반도체 소자의 레티클 제작 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| LAPS | Lapse due to unpaid annual fee |