JP2007081293A - 検査方法、半導体装置の製造方法およびプログラム - Google Patents

Abstract

【課題】 上層/下層との兼ね合いで不具合になる箇所を容易に特定することができる検査方法を提供すること。
【解決手段】 検査方法は、基板上に形成された第１のパターンの画像を計測により取得する工程と、前記第１のパターンよりも上の層に形成される第２のパターンの画像を、該第２のパターンに係るデータを用いた算出により取得する工程と、前記計測により取得した前記第１のパターンの前記画像と前記算出により取得した前記第２のパターンの前記画像との位置合わせずれの程度に基づいて、前記第１のパターンの不良箇所を特定する工程とを含む。
【選択図】 図１

Description

本発明は、基板上に形成されたパターンを検査するための検査方法、半導体装置の製造方法およびプログラムに関する。

従来から半導体プロセスにおいては、半導体基板上に絶縁膜、半導体膜または導電膜を形成する工程と、上記絶縁膜、半導体膜または導電膜（以下、これらの膜をまとめて被加工膜という。)を所望の形状に加工する工程とを繰り返すことによって、半導体回路を形成している。

上記被加工膜を所望の形状に加工する工程は、被加工膜上にレジストパターンを形成する工程（フォトリソグラフィプロセス）と、レジストパターンをマスクにして被加工膜をエッチングする工程（エッチングプロセス）とを含む。

このようにして被加工膜をエッチングして得られるパターン（被加工膜パターン）の寸法は、半導体デバイスの微細化に伴って、近年益々小さくなってきている。それに伴い、半導体基板上に形成されたデバイスパターンの不具合箇所の検出も、近年益々困難になってきている。

ある一つの層における不具合箇所（例えばオープン/ショート箇所など）は、既存の半導体検査システム（特許文献１）を用いることにより、配線工程の前に検出することが可能である。しかし、上層/下層との兼ね合いで不具合になる箇所は、現在の検査技術では、配線工程の前に検出することは困難である。

現在、上層/下層との兼ね合いで不具合になる箇所の有無は、配線工程後に行われる電気的チェック工程で判断される。しかし、どの層のどのパターンに不具合箇所があるのかを特定することは困難である。物理解析（例えばデバイスを上から少しずつ剥いで不具合箇所を見つけること）などで不具合箇所を特定することは可能である。しかし、この種の手法は、多大な時間を要するので、現実的な解決策とは言えない。
特開２００２−３２８０１５号公報

本発明の目的は、上層/下層との兼ね合いで不具合になる箇所を容易に特定することができる検査方法、半導体装置の製造方法およびプログラムを提供することにある。

本発明に係る検査方法は、基板上の第１のパターンの画像を計測により取得する工程と、前記第１のパターンとは別の層の第２のパターンの画像を、該第２のパターンに係るデータを用いた算出により取得する工程と、前記第１のパターンに係るデータと前記第２のパターンに係るデータとに基づいて、前記第１のパターンの不良箇所を特定する工程と
を含むことを特徴とする。

本発明に係る半導体装置の製造方法は、複数のロット中から一つのロットを選び、該選んだロット中の複数の基板の中から一つの基板を選び、前記選んだ基板上にパターンを形成する工程と、請求項１に記載の検査方法により前記パターンを検査する工程と、前記パターンの不良箇所が特定された場合、前記不良箇所がなくなるように、前記パターンを形成するためのマスクを再作成する工程と、前記パターンを除去し、再作成したマスクを用いて前記基板上にパターンを再形成する工程と、前記パターンの不良箇所が特定された場合、前記再作成したマスクを用いて、前記複数のロット中の残りの基板上に前記パターンを形成する工程とを含むことを特徴とする。

本発明に係るプログラムは、コンピュータに検査方法の手順を実行させるものであって、基板上基板上の第１のパターンの画像を計測により取得させる手順と、前記第１のパターンとは別の層の第２のパターンの画像を、該第２のパターンに係るデータを用いた算出により取得させる手順と、前記第１のパターンに係るデータと前記第２のパターンに係るデータとに基づいて、前記第１のパターンの不良箇所を特定させる手順とを前記コンピュータに実行させるためのものである。

本発明によれば、上層/下層との兼ね合いで不具合になる箇所を容易に特定することができる検査方法、半導体装置の製造方法およびプログラムを実現できるようになる。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態に係る検査方法を示すフローチャート、図２−図７は第１の実施形態に係る検査方法を示す平面図である。

［図１（ステップＳ１），図２］
ウェハ１の各ショット領域２上にパターンが順次形成される。

一つのショット領域２が一つのチップである場合もあるし、複数のショット領域２が一つのチップである場合もある。

パターンは、代表的には、ポリシリコンパターンである。ポリシリコンパターンは、具体的には、ゲートパターンである。パターンの種類には、ゲートパターン等のデバイスパターンの他に、ダミーパターンや、位置合わせマーク等のパターンなどがある。

なお、ウェハ１上にパターンが形成される前に、実際には、素子分離工程などの周知の工程（トランジスタ等のデバイスを構成するパターンが形成される前に行われる工程）が行われる。

［図１（ステップＳ２），図３］
各ショット領域２内の全てのパターンの画像が計測により取得される。該計測は、例えば、ＳＥＭを用いた計測である。以下、ステップＳ２にて取得された画像を計測パターン画像（第１のパターンの画像）という。図２では、簡略化のため、一つの計測パターン画像についてだけ参照符号３が付されている。

［図１（ステップＳ３），図４］
計測パターン画像３と、該計測パターン画像３に対応したパターンの設計データに基づいて算出された画像（以下、設計パターン画像という。）４と、上記パターンの一つ上の層（１層目）のコンタクトホールの設計データに基づいて算出された画像５とが重ね合わせられる。以下、画像５を設計ＣＨ画像という（第２のパターンの画像）。

なお、設計パターン画像４を算出せずに、計測パターン画像３と設計ＣＨ画像５だけを重ね合わせても構わない。また、２層目以降の設計ＣＨ画像が対象となる場合もある。

［図１（ステップＳ４），図５］
各パターンについて、計測パターン画像３と設計ＣＨ画像５との重なり面積Ｓｎ（ｎ＝１，２，…）が算出される。図５には、二つの重なり面積Ｓ１，Ｓ２が示されている。

［図１（ステップＳ５）］
各重なり面積Ｓｎ（ｎ＝１，２，…）について、基準値（criteria）Ｓｃよりも小さいか否かが判断される。基準値Ｓｃはデバイス的不具合が生じない下限面積である。デバイス的不具合とは、例えば、許容範囲を超えるコンタクト抵抗の増加である。

［図１（ステップＳ６），図６］
判断の結果、Ｓｎ（ｎ＝１，２，…）＜Ｓｃの場合、該Ｓｎに対応したコンタクトホールと接する輪郭（エッジ）を有するパターンが抽出される。そして、抽出されたパターンのうち、上記コンタクトホールと重なる部分は不良箇所６であると特定される。

［図１（ステップＳ７），図７］
一方、判断の結果、Ｓｎ（ｎ＝１，２，…）＜Ｓｃでない場合、該Ｓｎに対応したコンタクトホールと接する輪郭（エッジ）を有するパターンのうち、上記コンタクトホールと重なる部分は正常箇所７であると特定される。

本実施形態によれば、計測パターン画像と設計ＣＨ画像との重なり面積に基づいて、不良箇所を特定することにより、配線工程の前に、上層/下層との兼ね合いで不具合になる箇所を容易（短時間で）に特定することができるようになる。

本実施形態では、下層がパターンを含む層、上層がコンタクトホールを含む層を例にあげて説明したが、下層と上層との組合せは、上記例に限定されるものではない。例えば、下層が配線を含む層、上層がヴィアホールを含む層でも構わない。

（第２の実施形態）
図８は第２の実施形態に係る検査方法を示すフローチャートである。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。

本実施形態が第１の実施形態と異なる点は、計測パターン画像と設計ＣＨ画像との間の最小距離に基づいて、不良箇所を特定（検出）することにある。

［ステップＳ１］
ウェハの各ショット領域上にパターンが順次形成される。

［ステップＳ２］
各ショット領域内の全てのパターンの画像が計測により取得される
［ステップＳ３］
計測パターン画像と設計パターン画像と設計ＣＨ画像とが重ね合わせられる。

［ステップＳ４ａ］
各パターンについて、計測パターン画像と設計ＣＨ画像との間の最小距離Ｌｍ（ｍ＝１，２，…）が算出される。

［ステップＳ５ａ］
各寸法Ｌｍ（ｍ＝１，２，…）について、基準値（criteria）Ｌｃよりも小さいか否かが判断される。基準値Ｌｃはデバイス的不具合が生じない下限距離である。デバイス的不具合とは、例えば、ショートである。

［ステップＳ６］
判断の結果、Ｌｍ（ｍ＝１，２，…）＜Ｌｃの場合、該Ｌｍに対応したコンタクトホールに隣接する輪郭（エッジ）を有するパターンが抽出される。そして、抽出されたパターンのうち、上記コンタクトホールとの間の距離が最小となっている部分が不良箇所６であると特定される。

［ステップＳ７］
一方、判断の結果、Ｌｍ（ｍ＝１，２，…）＜Ｌｃでない場合、該Ｌｍに対応したコンタクトホールに隣接するパターンのうち、上記コンタクトホールとの間の距離が最小となっている部分は正常箇所７であると特定される。

本実施形態によれば、計測パターン画像と設計ＣＨ画像との間の最小距離に基づいて、不良箇所を特定することにより、配線工程の前に、上層/下層との兼ね合いで不具合になる箇所を容易に特定することができるようになる。

本実施形態では、下層がパターンを含む層、上層がコンタクトホールを含む層を例にあげて説明したが、第１の実施形態と同様に、下層と上層との組合せは、上記例に限定されるものではない。

（第３の実施形態）
図９および図１０は第３の実施形態に係る半導体装置の製造方法を示すフローチャートである。なお、図１、図８と対応する部分には図１、図８と同一符号を付してあり、詳細な説明は省略する。

［ステップＳ１］
複数のロット中から一つのロットが選ばれ、該選ばれたロット中の複数のウェハの中から一つのウェハが選ばれ、該選ばれたウェハの各ショット領域上にパターンが順次形成される。

［ステップＳ２］
各ショット領域内の全てのパターンの画像が計測により取得される
［ステップＳ３］
計測パターン画像と設計パターン画像と設計ＣＨ画像とが重ね合わせられる。

［ステップＳ４またはＳ４ａ］
各パターンについて、計測パターン画像と設計ＣＨ画像との重なり面積Ｓｎ（ｎ＝１，２，…）、または、計測パターン画像と設計ＣＨ画像との間の最小距離Ｌｍ（ｍ＝１，２，…）が算出される。

［ステップＳ５またはＳ５ａ］
各重なり面積Ｓｎ（ｎ＝１，２，…）について、基準値Ｓｃよりも小さいか否か、または、各寸法Ｌｍ（ｍ＝１，２，…）について、基準値Ｌｃよりも小さいか否かが判断される。

［ステップＳ６］
判断の結果、Ｓｎ（ｎ＝１，２，…）＜Ｓｃ、または、Ｌｍ（ｍ＝１，２，…）＜Ｌｃの場合、不良箇所であると特定される。

［ステップＳ８］
不良箇所が露光条件変更またはプロセス改善によって救済可能であるか否かが判断される。さらに、露光条件変更およびプロセス改善によって救済可能であるか否かが判断されても構わない。

［ステップＳ９］
救済可能である場合には、露光条件変更またはプロセス改善が行われる。このとき、上下層の関係が考慮された、露光条件変更またはプロセス改善の検討が可能である。露光条件変更およびプロセス改善によって救済可能である場合には、露光条件変更およびプロセス改善が行われる。

［ステップＳ１１］
変更された露光条件または改善されたプロセスを用いて、パターンを形成するためのマスクが再び作成される。露光条件変更およびプロセス改善によって救済可能である場合には、変更された露光条件および改善されたプロセスを用いて、パターンを形成するためのマスクが再び作成される。

その後、ウェハ上に形成されたパターンが除去され、ステップＳ１に戻り、ステップＳ５またはＳ５ａでＮｏの判定がでるまで上記一連のステップが繰り返される。

［ステップＳ１０］
一方、ステップＳ８で、不良箇所が露光条件変更またはプロセス改善によって救済不可能である判断された場合には、ＯＰＣモデルまたは設計データが変更される。これらの両方が変更されても構わない。

［ステップＳ１１］
変更されたＯＰＣモデルまたは設計データを用いて、パターンを形成するためのマスクが再び作成される。変更されたＯＰＣモデルおよび設計データを用いて、マスクが再び作成されても構わない。

その後、ウェハ上に形成されたパターンが除去され、ステップＳ１に戻り、ステップＳ５または５ＳａでＮｏの判定がでるまで上記一連のステップが繰り返される。

［ステップＳ７］
一方、ステップＳ５または５ａの判断の結果、Ｓｎ（ｎ＝１，２，…）≧Ｓｃ、または、Ｌｍ（ｍ＝１，２，…）≧Ｌｃの場合、正常箇所であると特定される。

その後、図１０に示す周知のステップが行われる。以下、図１０に示した周知のステップについて簡単に説明する。

［ステップＳ１３］
正常箇所であると特定された場合には、層間絶縁膜、ヴィアホール、メタル配線などを形成することにより、多層配線が形成される。

［ステップＳ１４］
多層配線までが完成したデバイスに対して電気的チェックが行われる。すなわち、所定の動作が行われる否かが判断される。

［ステップＳ１５］
電気的チェックをパスしなかった場合には、回路シミュレーションにより、不良箇所の大まかな特定が行われる。

［ステップＳ１６］
物理解析により、不良箇所の正確な特定が行われる。その後、ステップＳ８に進む。

［ステップＳ１７］
一方、電気的チェックをパスした場合には、後工程が行われる。その後、同じロット内々の残りのウェハに対して前工程および後工程が行われる。

ここで、同じロット内々の残りのウェハに対しては電気的チェックは行われない。何故なら、一度電気的チェックをパスした場合には、残りのウェハ上のパターンも電気的チェックをパスすると推定されるからである。電気的チェックを省くことにより、迅速なウェハプロセスが可能となる。

［ステップＳ１８］
残りのロットのウェハに対して前工程および後工程が行われる。

ここで、ステップＳ５またはＳ５ａの判断により不良箇所である認識された場合（ステップＳ６）には、ステップＳ９またはステップＳ１０にて得られた露光条件／プロセスまたはＯＰＣモデル／設計データを用いて、残りのロット内のウェハに対して前工程が行われる。すなわち、再作成されたマスクを用いてパターンが形成される。この場合、ステップＳ２，Ｓ４（Ｓ４ａ），Ｓ５（Ｓ５ａ），Ｓ６，Ｓ８−Ｓ１０は重複して行われないので、迅速なウェハプロセスが可能となる。

図１１に、従来技術に基づいた比較例の半導体装置の製造方法を示すフローチャートを示す。

比較例の場合、パターンの形成（ステップＳ１）の後、かつ、多層配線の形成（ステップＳ１３）の前に、パターンの検査（ステップＳ１２）が行われる。これは、上記パターンが形成された層が検査される単層欠陥検査である。

したがって、比較例の場合、配線工程の前に、上層/下層との兼ね合いで不具合になる箇所を容易に特定（検出）することはできない。

比較例の場合、ステップＳ９やステップＳ１０で、上下層の関係が考慮された、露光条件変更またはプロセス改善は行われない。

なお、上記実施形態では、計測により取得したパターンの画像を用いたが、その代わりに、計測により取得したパターンの画像に係るデータを用いても構わない。

また、上記実施形態では、互いに別の層（下層、上層）の二つのパターンのうち、下層のパターンの画像を計測により取得し、上層のパターンの画像を算出により取得したが、逆に、下層のパターンの画像を算出により取得し、上層のパターンの画像を計測により取得しても構わない。

以上述べた実施形態の方法は、プログラムとしても実施できる。すなわち、実施形態の方法に係るプログラムは、上述した実施形態のステップ（例えば第１の実施形態であればステップＳ１〜Ｓ６に相当するステップ（手順））をコンピュータに実行させるためのものである。

上記プログラムは、コンピュータ内のＣＰＵおよびメモリ（外部メモリを併用することもある。）等のハードウエハ資源を用いて実施される。ＣＰＵは、メモリ内から必要なデータを読み込み、該データに対して上記ステップ（手順）を行う。各ステップ（手順）の結果は、必要に応じてメモリ内に一時的に保存され、他のステップ（手順）で必要になったときに読み出される。

なお、本発明は、上記実施形態に限定されるものではない。

例えば、上記実施形態では、基準画像として設計データに基づいて算出された画像（設計ＣＨ画像）を用いたが、他のデータに基づいて算出された画像を用いも構わない。他のデータとしては、ＥＢデータ（マスクデータ）、光学シミュレーションデータがあげられる。

また、基板は半導体基板に限定されず、例えば、マスク基板であっても構わない。

また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

第１の実施形態に係る検査方法を示すフローチャート。 第１の実施形態に係る検査方法を示す平面図。 図２に続く第１の実施形態に係る検査方法を示す平面図。 図３に続く第１の実施形態に係る検査方法を示す平面図。 図４に続く第１の実施形態に係る検査方法を示す平面図。 図５に続く第１の実施形態に係る検査方法を示す平面図。 図６に続く第１の実施形態に係る検査方法を示す平面図。 第２の実施形態に係る半導体装置の製造方法を示すフローチャート。 第３の実施形態に係る半導体装置の製造方法を示すフローチャート。 図９に続く第３の実施形態に係る半導体装置の製造方法を示すフローチャート。 比較例の半導体装置の製造方法を示すフローチャート。

符号の説明

１…ウェハ、２…ショット領域、３…計測パターン画像、４…設計パターン画像（第２のパターンの画像）、５…設計ＣＨ画像（第１のパターンの画像）、６…不良箇所、７…正常箇所。

Claims (5)

1. 基板上の第１のパターンの画像を計測により取得する工程と、
   前記第１のパターンとは別の層の第２のパターンの画像を、該第２のパターンに係るデータを用いた算出により取得する工程と、
   前記第１のパターンに係るデータと前記第２のパターンに係るデータとに基づいて、前記第１のパターンの不良箇所を特定する工程と
   を含むことを特徴とする検査方法。
2. 前記第１のパターンの前記不良箇所を特定する工程において、
   前記第１のパターンに係るデータは前記計測により取得した前記第１のパターンの前記画像、前記第２のパターンに係るデータは前記算出により取得した前記第２のパターンの前記画像であり、
   前記第１のパターンの不良箇所を特定することは、前記計測により取得した前記第１のパターンの前記画像と前記算出により取得した前記第２のパターンの前記画像との位置合わせずれの程度に基づいて行われ、
   前記位置合わせずれの程度は、前記第１のパターンの前記画像と前記第２のパターンの前記画像との重なり面積の大きさで規定され、
   前記重なり面積の大きさが基準値未満の場合、前記第１のパターンの前記画像のうち、前記第２のパターンの前記画像と重なっている部分を、前記不良箇所として特定することを特徴とする請求項１に記載の検査方法。
3. 前記第１のパターンの前記不良箇所を特定する工程において、
   前記第１のパターンに係るデータは前記計測により取得した前記第１のパターンの前記画像、前記第２のパターンに係るデータは前記算出により取得した前記第２のパターンの前記画像であり、
   前記第１のパターンの不良箇所を特定することは、前記計測により取得した前記第１のパターンの前記画像と前記算出により取得した前記第２のパターンの前記画像との位置合わせずれの程度に基づいて行われ、
   前記位置合わせずれの程度は、前記第１のパターンの前記画像と前記第２のパターンの前記画像との間の最小距離で規定され、
   前記最小距離が基準値未満の場合、前記第１のパターンの前記画像のうち、前記第２のパターンの前記画像との間の距離が最小となっている部分を、前記不良箇所として特定することを特徴とする請求項１に記載の検査方法。
4. 複数のロット中から一つのロットを選び、該選んだロット中の複数の基板の中から一つの基板を選び、
   前記選んだ基板上にパターンを形成する工程と、
   請求項１に記載の検査方法により前記パターンを検査する工程と、
   前記パターンの不良箇所が特定された場合、前記不良箇所がなくなるように、前記パターンを形成するためのマスクを再作成する工程と、
   前記パターンを除去し、再作成したマスクを用いて前記基板上にパターンを再形成する工程と、
   前記パターンの不良箇所が特定された場合、前記再作成したマスクを用いて、前記複数のロット中の残りの基板上に前記パターンを形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
5. コンピュータに検査方法の手順を実行させるものであって、
   基板上の第１のパターンの画像を計測により取得させる手順と、
   前記第１のパターンとは別の層の第２のパターンの画像を、該第２のパターンに係るデータを用いた算出により取得させる手順と、
   前記第１のパターンに係るデータと前記第２のパターンに係るデータとに基づいて、前記第１のパターンの不良箇所を特定させる手順と
   を前記コンピュータに実行させるためのプログラム。

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