JP5182143B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関し、特に、受光面にフォトダイオードを有する画素がマトリクス状に並べられてなる固体撮像装置である半導体装置の製造方法に関する。
半導体装置は、一般的に半導体基板上に形成される。これまでリソグラフィの微細加工技術の進展によってその性能は、著しく向上してきた。しかし、リソグラフィ加工技術は、微細になるほどプロセスコストが上昇している。
例えば、露光装置の露光波長が、ｇ−線（４３６ｎｍ）、ｉ−線（３６５ｎｍ）、Ｋｒ−Ｆレーザ（２４８ｎｍ）、Ａｒ−Ｆレーザ（１９３ｎｍ）と短波長になるほど装置価格が上昇し、またフォトレジスト材料価格も上昇している。
また、微細化による半導体装置の性能向上も技術課題が多くなり、特性向上させることが物理的に困難な場合がある。
例えば固体撮像素子は、微細化が進展するほど光電変換素子を縮小しなければならない。この場合、飽和電荷量の低下、ランダムノイズの対策が必要になる。
このような状況で半導体基板の貼り合わせ技術を用いた半導体装置の製造方法が注目されている。
この製造方法の一例として半導体機能を有した基板と支持基板を貼り合わせその後更に加工プロセスを施して半導体装置を作製する方法がある。
例えば、特許文献１にＳＲＡＭ（Static Random Access Memory）の製造方法が記載されている。
上記の従来技術に係る基板の貼り合わせ技術を用いた半導体装置の製造方法について、図２９（ａ）〜（ｄ）及び図３０（ａ）〜（ｄ）を参照して説明する。
ここでは、半導体素子が設けられた半導体基板１１０と支持基板１４０の貼り合わせを行う。
まず、図２９（ａ）に示すように、通常の半導体製造プロセスを用いて半導体基板１１０の第１面Ｓ１に複数のトランジスタの形成及び上層配線などの形成を行う。
図２９（ｂ）は図２９（ａ）の一部Ｘの拡大図である。例えば、半導体基板１１０に素子分離絶縁膜１１１を形成し、不図示のゲート絶縁膜を介してゲート電極１２０を形成することでトランジスタを形成し、その上層に絶縁膜１２１を形成する。ここで、絶縁膜中にコンタクトなどを含む上層配線１２２を埋め込んで形成する。
次に、図２９（ｃ）に示すように、上記の半導体基板１１０の第１面Ｓ１に接着層１３０を塗布する。
次に、図２９（ｄ）に示すように、半導体基板１１０の第１面Ｓ１に接着層１３０により支持基板１４０を貼り合わせる。
このとき、例えば、半導体基板形状の特徴であるノッチ(またはオリフラ)を目印にして貼り合わせる。
その後、半導体基板１１０と支持基板１４０間の接着性の向上を目的に加熱処理を行う。
図３０（ａ）は図２９（ｄ）に対して上下を反転させた状態を示す。
次に、図３０（ｂ）に示すように、半導体基板１１０を裏面から研磨し、最後にウェットエッチング処理を行って半導体基板１１０を所定の膜厚まで薄膜化する。
次に、図３０（ｃ）に示すように、上記のようにして得られた半導体基板１１０の第２面Ｓ２に、機能層１１５を形成する。
図３０（ｄ）は図３０（ｃ）の一部Ｙの拡大図である。上記のように支持基板１４０に貼り合わせた半導体基板１１０の第２面Ｓ２に、機能層１１５となる膜を形成する。次に、フォトレジスト膜を塗布し、半導体基板１１０の回路パターンへの重ね合わせ露光、ＰＥＢ（Post Exposure Bake）、及び現像処理を行い、加工パターンのレジストマスクを形成する。これをマスクとしてエッチングなどの加工処理を行い、所望の機能を有する機能層１１５を形成する。
ここで貼り合わせの材料として接着層以外として、半導体基板上と支持基板上の両者へ酸化膜系の材料を形成し、加熱することで半導体基板と支持基板を貼り合わせる方法も知られている。また半導体基板と支持基板間を貼り合わせる方法は、どのような手段でも良い。
上述の半導体基板の回路パターンへの重ね合わせ露光は、半導体基板上に形成されたラフアライメントマーク及びファインアライメントマークを露光装置のアライメント光学系が位置検出を行って実現される。
一般的な露光装置の重ね合わせ露光を行う工程は、例えば以下のようにして行われる。
まず、マスクをレチクルステージに設置し、装置状態及びマスクの基準位置を設定し、半導体基板をウェハステージに設置する。
次に、例えば、露光装置のアライメント計測として、まず各ショットのスクライブライン上に形成されたラフアライメントマークの計測が行われ、半導体基板全体のショット配列を計算する。
各ショットのスクライブライン上に形成されたファインアライメントマークの計測を行い、ウェハ全体のオフセットＸ、Ｙ、ウェハスケーリング（伸縮）Ｘ、Ｙ、ウェハローテーション、オルソゴナリティ（直交度）を計算する。これで、詳細なショット配列が決定される。更にスクライブライン上の各ショット露光時形成された３点以上のアライメントマークを計測することで、ショット倍率、ショットオルソゴナリティ、ショットローテーションも計算することが可能である。
その後、露光に必要な設定を行い、マスクパターンを逐次半導体基板上へ転写する。
次に、露光する半導体基板の有無は判定し、ある場合には上記のウェハをアンロードし、新たな基板をウェハステージ上に設置して、上記と同様の工程を繰り返す。
貼り合わせ基板を用いた半導体装置の製造方法が特許文献１に記載されている。特許文献１には、高抵抗の素子を貼り合わせ基板によってＳＲＡＭを形成する方法が記載されている。高抵抗型ＳＲＡＭの抵抗値変動を抑制し干渉雑音が防止される。またメモリセル面積に依存せず、所望の抵抗長を有する抵抗素子の形成が可能である。これによりデバイスの高集積化、大容量化が図られる。
また、貼り合わせ基板を用いた半導体装置の製造方法が特許文献２に記載されている。特許文献２では、ＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳとも称する）をＴＦＴ（薄膜トランジスタ）として形成後、貼り合わせを行い、その対向面にＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳとも称する）をＴＦＴとして形成する。絶縁層の両面にＴＦＴが形成されたＳＯＩ（Silicon on Insulator）構造となっている。
上記の製造方法では、第１のアライメントマークと第２のアライメントマークを配置し、ＮＭＯＳのＴＦＴ形成時に第１のアライメントマークを使用し、対向面のＰＭＯＳのＴＦＴ形成時に第２のアライメントマークを使用する。
ここで、活性領域となる半導体材料が８００ｎｍ以下であることとＳＯＩ基板の絶縁層として酸化シリコンを用いることにより、ＳＯＩ基板をアライメント光が透過可能となる。これにより、ＰＭＯＳ形成時においてＮＭＯＳ形成面側に設けられた第２のアライメントマークを用いてパターン形成が可能となっている。
半導体基板と支持基板の貼り合わせは、例えば、基板外形でメカニカルな方法で貼り合わせを行われている。図３１（ａ）及び（ｂ）はこの工程を示す平面図及び斜視図である。半導体チップＣＰのパターンが設けられた半導体基板Ｗ１と支持基板Ｗ２のいずれかの表面に接着層を付着させた後、ノッチ（Ｎ１，Ｎ２）を含めた基板外形を合わせ、貼り合わせる。この後、両者基板間の接着性を向上させるための熱処理などが施される。
しかしながら、近年、半導体装置の高付加価値化のため、８００ｎｍより厚いシリコン層の加工を行うことが必要となってきた。
例えば、８００ｎｍより厚い半導体層に一方の表面にトランジスタを形成し、他方の面に他の機能を有する素子の形成や機能層を加工するものである。
上記において、第１面の回路パターンに合わせて第２面にパターンを露光する場合、第１面に設けられたアライメントマークの第２面側から検出する。ここで、露光装置のアライメント光源として可視光を用いているので、半導体材料のシリコン層が８００ｎｍより厚くなると、第２面側からのアライメントマークの検出光強度が著しく減衰するか、あるいは検出できなくなる。
露光装置において用いられるアライメントマークの一例の概略図を図３２（ａ）及び（ｂ）に示す。これらのマークは、非対称な構成のラフアライメントマークであり、ＹマークＹＭ、ＸマークＸＭである。
これらのマークは、四角形パターンが順次配列されたマークで構成され、３列からなり、それぞれのパターン群の距離は、２６μｍ，２０μｍで配置されている。
これらのマークは、アライメント光を照射したときに得られる反射光によってその位置を検出する。例えば、半透明オレンジ色の方向にＨｅ−Ｎｅレーザを走査方向（ＳＣ１，ＳＣ２）相対的に走査する。もしくは、可視光におる画像認識でマーク検出を行う。このとき、３列に沿った信号とスクライブラインのエッジやチップパターンからの散乱光によるノイズが検出される。検出信号の中から、ＹマークＹＭの検出においては走査の上流から２６μｍと２０μｍの間隔で検出され、ＸマークＸＭの検出においては走査の上流から２０μｍと２６μｍの間隔で検出されたものをラフアライメントマークとして認識している。
次に、これらのラフアライメントマークを用いて貼り合わせ後のラフアライメントマークは、図３２（ｃ）及び（ｄ）に示す形状となる。この場合、ＹマークＹＭは、左右反転で認識が可能であるが、ＸマークＸＭは、マーク間隔がそれぞれ２６μｍ，２０μｍとなる。
このとき、上記のＨｅ−Ｎｅレーザの走査ではＸマークＸＭが認識できなくなる。これは、露光装置内のアライメントパラメータとして、ＸマークＸＭの検出間隔を２０μｍ，２６μｍと設定しているので、それに適合する信号を検出しないからである。
反対に、マークの検出間隔をそれぞれ２０μｍ，２６μｍと入力すれば認識可能ではあるが、少量多品種の量産ラインにおいてこれらの値をその都度設定することは効率が低下してしまい、現実的ではないという問題がある。
特開平４−３６４０７０号公報 特開平４−２５９２４９号公報
解決しようとする問題点は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くなると、第２面側からのアライメントマークの検出光強度が著しく減衰するか、あるいは検出できなくなることである。
本発明によれば、半導体基板の第１面側から第１方向におけるアライメントサーチを行うために用いる第１アライメントマークと、前記半導体基板の前記第１面と対向する第２面側から前記第１方向におけるアライメントサーチを行うために用いる第２アライメントマークとを同時に形成する工程であって、前記半導体基板の前記第１面側から前記半導体基板に第１アライメントマーク用溝及び第２アライメントマーク用溝を同時に形成し、当該形成した溝のそれぞれに前記半導体基板と光学的に異なる材料を埋め込んで前記第１アライメントマーク及び前記第２アライメントマークを同時に形成する工程と、前記第１アライメントマークを参照して位置合わせをして前記半導体基板の前記第１面に第１半導体素子を含む回路パターンを形成する工程と、前記半導体基板の前記第１面に支持基板を貼り合わせる工程と、前記支持基板と前記半導体基板との貼り合わせ体を第１軸を基準に表裏を反転させ、前記半導体基板の前記第２面側からアライメント光を照射したときに得られる反射光によって前記第２アライメントマークの位置を検出できる膜厚となるまで前記半導体基板の前記第２面側から前記半導体基板を薄膜化する工程と、前記第２アライメントマークを参照して前記半導体基板の前記第１面に形成された前記回路パターンに位置合わせして、前記半導体基板の前記第２面に機能層を形成する工程と、を有し、
前記第１、第２アライメントマークを同時に形成する工程において、前記第１、第２アライメントマークは下記のように形成されている、すなわち、
前記第１、第２アライメントマークは、前記第１軸と平行な第２軸上に並べて配置され、
前記第１、第２アライメントマークのそれぞれは、前記第２軸と平行な方向にそれぞれ所定の数だけ複数のマークを直線上に並べて配置した直線状のパターンを、前記第２軸と直交する方向に所定の間隔で隔てた複数の平行なパターンを有しており、
前記所定の間隔は、前記第１、第２アライメントマークのそれぞれの複数の平行なパターンが、前記第２軸に対して非対称であり、かつ、前記第２軸と直交する方向の位置に関して、前記第１、第２アライメントマークが前記第２軸に対して互いに反転させた関係となるように設定されており、
前記第２アライメントマークのマーク長さは、前記支持基板と前記半導体基板の貼り合わせ時の位置ずれに対応した大きさを有する、
半導体装置の製造方法が提供される。
上記の本発明の半導体装置の製造方法は、まず、半導体基板の第１面に第１アライメントマーク用溝及び第２アライメントマーク用溝を形成して半導体基板と異なる材料で埋め込んで第１アライメントマーク及び第２アライメントマークを形成する。
次に、第１アライメントマークにより位置合わせして半導体基板の第１面に第１素子を形成する。ここで、第１素子とはトランジスタあるいはその他の機能層などを含む。
次に、半導体基板の第１面に支持基板を貼り合わせる。
次に、支持基板と半導体基板の貼り合わせ体を所定の軸で反転させ、少なくとも半導体基板の第２面側からアライメント光を照射したときに得られる反射光によって第２アライメントマークの位置を検出できる膜厚となるまで半導体基板の第２面側から半導体基板を薄膜化する。
次に、第２アライメントマークにより位置合わせして半導体基板の第２面に第２素子を形成する。ここで、第２素子とは遮光膜やカラーフィルタなどの機能層あるいはトランジスタなどを含む。
本発明の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
図１（ａ）は、本発明の第１実施形態において用いられる露光用マスクの平面図であり、図１（ｂ）は、例えば図１（ａ）の半導体チップとスクライブラインに相当する部分の断面図である。 図２（ａ）〜（ｄ）は本発明の第１実施携帯に係る基板の貼り合わせ技術を用いた半導体装置の製造方法を示す模式図である。 図３（ａ）〜（ｄ）は本発明の第１実施携帯に係る基板の貼り合わせ技術を用いた半導体装置の製造方法を示す模式図である。 図４は一般的な露光装置の重ね合わせ露光を行う工程のフローチャートである。 図５（ａ）及び（ｂ）は本発明の第１実施形態に係るアライメントマークのずれ量が相対的に２倍となることを説明する模式図である。 図６（ａ）及び（ｂ）は本発明の第１実施形態に係る１ショット内のレイアウトを示す模式図である。 図７（ａ）〜（ｃ）は本発明の第１実施形態に係るＹマーク及びＸマークの具体例をそれぞれ示す平面図である。 図８は本発明の第１実施形態に係る第１アライメントマークと第２アライメントマークの平面図である。 図９（ａ）は本発明の第１実施形態の半導体装置の製造方法の工程を示す平面図であり、図９（ｂ）は断面図である。 図１０（ａ）は本発明の第１実施形態の半導体装置の製造方法の工程を示す平面図であり、図１０（ｂ）は断面図である。 図１１は本発明の第１実施例に係る半導体装置の個片化前の工程における断面図である。 図１２は本発明の第２実施形態における半導体装置の製造方法で製造される半導体チップとスクライブラインに相当する部分の断面図である。 図１３（ａ）〜（ｄ）は本発明の第２実施形態の半導体装置の製造方法の工程を示す断面図である。 図１４（ａ）及び（ｂ）は本発明の第２実施形態の半導体装置の製造方法で用いる露光用マスクの平面図である。 図１５は本発明の第３実施形態における半導体装置の製造方法で製造される半導体チップとスクライブラインに相当する部分の断面図である。 図１６（ａ）〜（ｃ）は本発明の第３実施形態の半導体装置の製造方法の工程を示す断面図である。 図１７は本発明の第４実施形態における半導体装置の製造方法で製造される半導体チップとスクライブラインに相当する部分の断面図である。 図１８（ａ）及び（ｂ）は本発明の第４実施形態の半導体装置の製造方法の工程を示す断面図である。 図１９は本発明の第２実施例に係る半導体装置の個片化前の工程における断面図である。 図２０は露光装置のアライメントマークの一例の平面図である。 図２１（ａ）は本発明の第５実施形態に係るアライメントマークの平面図であり、図２１（ｂ）の反転した状態の平面図である。 図２２（ａ）〜（ｃ）は重ね合わせ精度測定用のアライメントマークの平面図である。 図２３（ａ）〜（ｃ）は本発明の第６実施形態に係る重ね合わせ精度測定用のアライメントマークの平面図である。 図２４（ａ）〜（ｄ）は本発明の第６実施形態に係る重ね合わせ精度測定用のアライメントマークの平面図である。 図２５（ａ）及び（ｂ）はＩＰＱＣに用いられるパターンテキストである。 図２６は本発明の第７実施形態に係るＩＰＱＣに用いられるパターンテキストである。 図２７（ａ）〜（ｄ）は本発明の第７実施形態に係るＩＰＱＣに用いられるパターンテキストである。 図２８は本発明の第７実施形態に係るＩＰＱＣに用いられるパターンテキストである。 図２９（ａ）〜（ｄ）は従来技術に係る基板の貼り合わせ技術を用いた半導体装置の製造方法を示す模式図である。 図３０（ａ）〜（ｄ）は従来技術に係る基板の貼り合わせ技術を用いた半導体装置の製造方法を示す模式図である。 図３１（ａ）及び（ｂ）は従来技術に係る基板貼り合わせ工程を示す平面図及び斜視図である。 図３２（ａ）及び（ｂ）は露光装置において用いられるアライメントマークの一例の概略図である。
以下に、本発明に係る半導体装置の実施の形態について、図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（半導体基板を貫通した第１及び第２面用アライメントマークを形成する方法）
２．第１実施例
３．第２実施形態（半導体基板の第２面側から第２面用アライメントマークを光学的に識別する方法）
４．第３実施形態（半導体基板を貫通した第１及び第２面用アライメントマークを形成し、第２面側に露出した第２アライメントマークの一部を除去して凹凸形状を第２面に形成する方法）
５．第４実施形態（半導体基板の第２面側から第２面用アライメントマークを光学的に識別して第２面上に第３アライメントマークを設ける方法）
６．第２実施例
７．第５実施形態（第１及び第２アライメントマークとして、対称な第１パターンと、対称で第１パターンと異なる第２パターンと、対称で第１パターンと同じである第３パターンとを、第１パターン及び第３パターンの間に第２パターンを配置して形成する方法）
８．第６実施形態（重ね合わせ精度測定用の主尺パターンと副尺パターンを形成する方法）
９．第７実施形態（第２アライメントマークがパターンテキストを含む方法）
＜第１実施形態＞
［半導体装置及びその製造方法の全体の説明］
図１（ａ）は、例えば４枚の半導体チップ（Ａ〜Ｄ）が設けられた部分に対する半導体装置の製造方法において用いられる露光用マスクであり、半導体チップに対するアライメントマークの配置を示す平面図に相当する。
４枚の半導体チップ（Ａ〜Ｄ）に対して、スクライブラインＳＬ上に、第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。第１アライメントマーク１２及び第２アライメントマーク１３は、Ｘ方向のアライメントサーチを行う場合のラフアライメントマーク（Ｘマーク）である。第１アライメントマーク１２は第１面側から、第２アライメントマーク１３は第２面側からのアライメントサーチにおいて用いられる。
スクライブラインＳＬ上には、さらにＹ方向のサーチを行う場合のラフアライメントマークであるＹマーク１４が形成されている。
上記の構成では４枚の半導体チップ（Ａ〜Ｄ）に対して第１アライメントマーク１２、第２アライメントマーク１３及びＹマーク１４が１組構成されているが、他の複数枚あるいは１枚毎に上記のアライメントマークが１組形成されていてもよい。
図１（ｂ）は、例えば図１（ａ）の半導体チップとスクライブラインに相当する部分の断面図である。
例えば、半導体基板１０の第１面Ｓ１に素子分離絶縁膜１１が形成され、不図示のゲート絶縁膜を介してゲート電極２０が形成されており、第１素子としてのトランジスタが形成されている。トランジスタの上層に絶縁膜２１が形成され、絶縁膜２１中にコンタクトなどを含む上層配線２２が埋め込まれている。第１素子としてはトランジスタの他、その他の機能層などであってもよい。
上記の絶縁膜２１上に、接着層３０を介して支持基板４０が貼り合わされている。
半導体基板１０は、第２面Ｓ２側から薄膜化されており、第２面Ｓ２上に、第２素子としての機能層１５が形成されている。機能層１５は、例えばカラーフィルタあるいは遮光膜などである。また、第２面Ｓ２に第２素子としては、機能層のほか、トランジスタなどの機能素子が形成されていてもよい。
また、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。
本実施形態においては、半導体基板１０の厚みＴＨは８００ｎｍ以上であり、第１アライメントマーク１２及び第２アライメントマーク１３の最も第２面Ｓ２に近い部分が第２面側に露出している。即ち、第１アライメントマーク１２及び第２アライメントマーク１３は半導体基板１０を貫通して形成されている。
図１（ｂ）に示すように、半導体基板１０の第１面Ｓ１から絶縁膜２１までが第１素子が形成される第１領域Ｒ１であり、半導体基板１０の第２面Ｓ２側からある程度の深さまでの領域が第２素子が形成される第２領域Ｒ２となる。
上記の半導体ウェハは、スクライブラインＳＬにおいてダイシングされ、個片化されて用いられる。
本実施形態に係る半導体装置の製造方法について、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）を参照して説明する。
ここでは、半導体素子が設けられた半導体基板１０と支持基板４０の貼り合わせを行う。
まず、図２（ａ）に示すように、通常の半導体製造プロセスを用いて半導体基板１０の第１面Ｓ１に複数のトランジスタの形成及び上層配線などの形成を行う。
図２（ｂ）は図２（ａ）の一部Ｘの拡大図である。例えば、半導体基板１０にＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１を形成する。
このとき、スクライブライン領域において、基板に第１アライメントマーク用溝及び第２アライメントマーク用溝を形成して酸化シリコンなどの半導体基板と異なる材料で埋め込み、第１アライメントマーク１２及び第２アライメントマーク１３を形成する。素子分離絶縁膜と同様に行うことができる。半導体基板と異なる材料とは、アライメント光により検出できるように半導体基板と光学的に異なる材料であればよく、例えば酸化シリコン、窒化シリコン、ポリシリコンあるいはこれらの積層体である。
第１アライメントマーク１２及び第２アライメントマーク１３を形成するための溝の深さＤＰは、例えば８００ｎｍ以上である。次に、不図示のゲート絶縁膜を介してゲート電極２０を形成することでトランジスタを形成し、その上層に絶縁膜２１を形成する。ここで、絶縁膜２１中にコンタクトなどを含む上層配線２２を埋め込んで形成する。
次に、図２（ｃ）に示すように、上記の半導体基板１０の第１面Ｓ１に接着層３０を塗布する。
次に、図２（ｄ）に示すように、半導体基板１０の第１面Ｓ１に接着層３０により支持基板４０を貼り合わせる。例えば、半導体基板形状の特徴であるノッチ(またはオリフラ)を目印にして貼り合わせる。
その後、半導体基板１０と支持基板４０間の接着性の向上を目的に加熱処理を行う。
図３（ａ）は図２（ｄ）に対して上下を反転させた状態を示す。
次に、図３（ｂ）に示すように、半導体基板１０を裏面から研磨し、最後にウェットエッチング処理を行って半導体基板１０を所定の膜厚まで薄膜化する。
次に、図３（ｃ）に示すように、上記のようにして得られた半導体基板１０の第２面Ｓ２に、機能層１５を形成する。
図３（ｄ）は図３（ｃ）の一部Ｙの拡大図である。上記のように支持基板４０に貼り合わせた半導体基板１０の第２面Ｓ２に、機能層１５となる膜を形成する。次に、フォトレジスト膜を塗布し、半導体基板１０の回路パターンへの重ね合わせ露光、ＰＥＢ（Post Exposure Bake）、及び現像処理を行い、加工パターンのレジストマスクを形成する。これをマスクとしてエッチングなどの加工処理を行い、所望の機能を有する機能層１５を形成する。
ここで貼り合わせの材料として接着層以外として、半導体基板上と支持基板上の両者へ酸化膜系の材料を形成し、加熱することで半導体基板と支持基板を貼り合わせる方法も知られている。また半導体基板と支持基板間を貼り合わせる方法は、どのような手段でも良い。
上述の半導体基板の回路パターンへの重ね合わせ露光は、半導体基板上に形成されたラフアライメントマーク及びファインアライメントマークを露光装置のアライメント光学系が位置検出を行って実現される。
ここで、図４は一般的な露光装置の重ね合わせ露光を行う工程のフローチャートである。第１ステップＳＴ１〜第１９ステップＳＴ１９の工程からなる。
まず、マスクをレチクルステージに設置し（ＳＴ１）、装置状態及びマスクの基準位置を設定し（ＳＴ２）、半導体基板をウェハステージに設置する（ＳＴ３）。
次に、例えば、露光装置のアライメント計測として、まず各ショットのスクライブライン上に形成されたラフアライメントマークの計測が行われ（ＳＴ４）、半導体基板全体のショット配列を計算する。
各ショットのスクライブライン上に形成されたファインアライメントマークの計測（ＳＴ５）を行い、ウェハ全体のオフセットＸ、Ｙ、ウェハスケーリング（伸縮）Ｘ、Ｙ、ウェハローテーション、オルソゴナリティ（直交度）を計算する。これで、詳細なショット配列が決定される（ＳＴ６）。更にスクライブライン上の各ショット露光時形成された３点以上のアライメントマークを計測することで、ショット倍率、ショットオルソゴナリティ、ショットローテーションも計算することが可能である。
その後、露光に必要な設定を行い（ＳＴ７）、マスクパターンを逐次半導体基板上へ転写する（ＳＴ８〜ＳＴ１１）。
次に、露光する半導体基板の有無を判定し（ＳＴ１２）、ある場合には上記のウェハをアンロードし、新たな基板をウェハステージ上に設置して（ＳＴ１３）、上記と同様の工程を繰り返す（ＳＴ１４〜ＳＴ１９）。
本実施形態においては、上記のように半導体基板１０の第２面Ｓ２に機能層１５を形成している。機能層１５は、第１面の回路パターンに合わせて形成する。
このため、第２面にパターンを露光する場合、第１面に設けられたアライメントマークの第２面側から検出する。ここで、露光装置のアライメント光源として可視光を用いているが、シリコンなど半導体材料に対する上記のアライメント光の透過率は低い。例えば半導体材料のシリコン層が８００ｎｍより厚くなると、従来のアライメントマークでは第２面側からの検出光強度が著しく減衰するか、あるいは検出できなくなる。
本実施形態においては、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。半導体基板１０の厚みＴＨは８００ｎｍ以上であるが、第１アライメントマーク１２及び第２アライメントマーク１３は半導体基板１０を貫通して形成されているので、第２面側から光学的に検出可能である。
上記のように、第２アライメントマークは、第２面側から検出するので、例えば、非対称のアライメントマークの場合は、貼り合わせ後に反転したパターンとなったときに正常に検出できるように、第１面側から形成する時点で予め反転したパターンで形成する。
第２アライメントマークのパターンの反転については、詳細に後述する。
［貼り合わせ時のアライメントマークの位置ずれの問題］
一方、上記のように基板を貼り合わせる手法においては、貼り合わせ時に半導体基板と支持基板の貼り合わせずれ及び貼り合わせばらつきが発生する。
この位置ずれは、半導体基板や支持基板の外形ばらつき、基板間の外形貼り合わせ精度により、数μｍから数十μｍになる。この貼り合わせ誤差等により、ラフアライメントマークが、露光装置の所定位置でマーク検出できない可能性がある。
これは、半導体基板と支持基板の貼り合わせ時、基板外形で貼り合わせを行っており、１００〜２００μｍ程度の貼り合わせずれが発生することに主要因がある。即ち、これは、ウェハマップ座標が貼り合わせ後パターンシフトすることになり、露光装置のアライメントエラーを引き起こすことになる。
本来露光装置のウェハステージの中心と露光ショットマップ中心は、一致しなければならない。しかし、露光装置の調整や生産ライン運用上の理由で数〜数百μｍずれることがある。
このような設備で貼り合わせプロセス処理を行うとアライメントマークのずれ量は、相対的に２倍となる。
上記のアライメントマークのずれ量が相対的に２倍となることについて、図５（ａ）及び（ｂ）を参照して説明する。
まずウェハセンタとショットマップのずれ量が、Ｘ＝＋１００μｍ、Ｙ＝＋１００μｍであったと仮定する。
この状態で露光されたショットマップは、図５（ａ）のように示される。図５（ａ）において、半導体基板（ウェハＷ）に、半導体チップＣＰの回路パターンが形成されており、スクライブライン上に、非対称な構成のラフアライメントマークであり、ＹマークＹＭ（１４）、ＸマークＸＭが形成されている。図面上、スクライブラインの領域を各半導体チップとなる領域から明確に区分して示していない。
ＸマークＸＭは、第１アライメントマーク１２及び第２アライメントマーク１３からなる。
一般的に上記のラフアライメントマーク長は２００μｍである。ラフアライメントマークは、ラフアライメントマークが形成されている領域においてＨｅ−Ｎｅレーザにより走査方向（ＳＣ１，ＳＣ２）に走査されて検出される。
引き続き貼り合わせ工程の処理が施されると、ウェハが図面上、左右に１８０度線対称となるように反転される。この状態は、図５（ｂ）に示したようになる。
この時、ラフアライメントマークを検出するＨｅ−Ｎｅレーザは、図５（ｂ）のように走査されるが、支持基板上のショットマップは、相対的に２００μｍずれた位置にあり、更に基板の貼り合わせによるずれも加算されている。即ち、ラフアライメントマークの位置は、２００μｍ以上シフトしている可能性が十分ありうる。
より判りやすくする為、１ショット内のレイアウトを図６（ａ）及び（ｂ）に示す。スクライブラインの領域を各半導体チップとなる領域から明確に区分して示していない。
貼り合わせ前において、所定の箇所にＹマークＹＭ及びＸマークＸＭが形成されている。ウェハセンタに対して、半導体チップＣＰの電子パターンはＸ相対シフトＳＴＸとＹ相対シフトＳＴＹをもってずれが生じている。ここで、ＹマークＹＭ及びＸマークＸＭはそれぞれ例えば２００μｍ，５２μｍの長さをもって形成されている。これにより当該長さ以内のずれであれば、アライメント光を照射したときに得られる反射光によってその位置を検出するアライメント光の走査は問題なく行うことができる。
一方、貼り合わせ後において、露光装置はＹマークＹＭ’及びＸマークＸＭ’で示す位置にアライメントマークが存在すると認識しているが、実際にはＹマークＹＭ及びＸマークＸＭで示す位置に存在している。ＸマークＸＭはアライメント光の走査の距離を長く取ることでマーク検出可能である。
しかし、ＹマークＹＭについてはアライメント光の走査ＳＣ２の距離を長くしてもＹマークＹＭをアライメント光が照射することはない。このため、Ｈｅ−ＮｅレーザによるＹサーチのためにアライメント光の走査を行っても回折光が発生せず、ラフアライメント信号を得ることができなくなり、エラーが発生し、露光動作が停止することになる。
よって作業者がマニュアルアシスト処理を行わなければならないので生産性が著しく低下する。
［アライメントマークの詳細］
本実施形態に係るＹマークＹＭ及びＸマークＸＭ（１２，１３）の具体例について説明する。
図７（ａ）〜（ｃ）はＹマークＹＭ及びＸマークＸＭ（１２，１３）の具体例をそれぞれ示す平面図である。
図７（ａ）に示すように、ＹマークＹＭは、３×４μｍの長方形をマークの単位とし、Ｘ方向に６μｍピッチで６７個配置した構成である。これらのパターン群をＹ方向に２０μｍと２６μｍの間隔で３群並べて、ラフアライメントマークであるＹマークＹＭとする。貼り合わせ誤差等を含むマークシフトを考慮して、露光装置のラフアライメントマークであるＹマークＹＭのマーク長を３９９μｍに延長した構成である。
露光装置のプリアライメント精度（半導体基板を露光装置のウェハステージに設置する精度）は、通常管理下５０μｍ以下である。これに半導体基板と支持基板の貼り合わせ誤差、半導体基板の座標軸と露光装置のショットマップ間のずれを加算して、３００μｍとすればよいと見積もられる。これらの値より、貼り合わせ後、√｛（５０／２）２＋（３００／２）２｝＝１５２μｍのマークシフトが想定される。更に両側のマーク長５２μｍを含めて、１５２×２＋５２＝３５６μｍ以上のマーク長があれば、問題ないと予測される。図面上は、例えばマーク長を３９９μｍとしている。
一方のＸマークＸＭは、図７（ｂ）及び（ｃ）に示すように、第１面用の第１アライメントマーク１２と第２面用の第２アライメントマーク１３からなる。
ＸマークＸＭを構成する第１アライメントマーク１２と第２アライメントマーク１３は、４×４μｍの正方形をマークの単位とし、Ｙ方向に８μｍピッチでそれぞれ７個及び５１個配置した構成である。貼り合わせ誤差等を含むマークシフトを考慮して、第２アライメントマーク１３のマーク長を４０４μｍに延長した構成としている。第１アライメントマーク１２は、貼り合わせの前までに用いるマークであるので、５２μｍの長さで十分である。
これらのパターン群を、第１アライメントマーク１２はＸ方向に２６μｍと２０μｍの間隔で３群並べて、第２アライメントマーク１３はＸ方向に２０μｍと２６μｍの間隔で３群並べて、構成している。
上記のように、ＸマークＸＭである第２アライメントマークとＹマークＹＭが、露光装置のプリアライメント精度に対して半導体基板と支持基板の貼り合わせ誤差及び半導体基板の座標軸と露光装置のショットマップ間のずれを加算して設計する。これにより、上記のずれが生じていても安定してアライメントマークの検出を行うことができ、露光動作が停止することがなく、生産性を高めることができる。
上記の構成により、第１アライメントマーク１２と第２アライメントマーク１３は、支持基板と半導体基板の貼り合わせ体を反転させる所定の軸に対して非対称なパターンを含む。また、非対称な部分の第１アライメントマーク１２と第２アライメントマーク１３が軸に対して互いに反転したパターンとなっている。
上記第１アライメントマーク１２と第２アライメントマーク１３からなるＸマークＸＭ、さらにＹマークＹＭは、半導体基板１０を貫通して形成されている。第１アライメントマーク１２は第１面Ｓ１側の重ね合わせのアライメントに、第２アライメントマーク１３は第２面Ｓ２側の重ね合わせのアライメントに、それぞれ用いられる。ＹマークＹＭは、第１面Ｓ１及び第２面Ｓ２の両方に用いられる。
図８の平面図に示すように、例えば第１アライメントマーク１２と第２アライメントマーク１３を隣接して設けることができる。この場合、例えば３本のマークパターンのうちの中央のマークパターンが同一線上になるレイアウトとすることができる。
［半導体装置の製造方法のさらに詳細な説明］
次に、貼り合わせ基板技術を用いた半導体装置の製造方法の工程について説明する。
図９（ａ）は本実施形態の半導体装置の製造方法の工程を示す平面図であり、図９（ｂ）は断面図である。
まず、半導体基板１０に図１（ａ）のマスクを用いてリソグラフィ処理を施す。図１（ａ）のマスクには、例えば、第１アライメントマーク１２及び第２アライメントマーク１３からなるＸマークＸＭとＹマークＹＭが抜かれたパターンで形成されている。
その他の第１面及び第２面の加工に必要なマーク、重ね合わせ精度測定用のアライメントマーク及びＩＰＣＱパターンなどが設けられていてもよい。
図１（ａ）に示すマスクを用いて半導体基板１０にレジストマスクをパターン形成し、半導体基板１０に対して８００ｎｍより深くエッチング処理を行い、開口したパターン内に半導体基盤０と異なる材料を埋め込む。埋め込む材料として例えば、窒化シリコンや酸化シリコンが挙げられる。またポリシリコンを含む多層膜構造で埋め込んでもよい。
ここで半導体基板１０の必要な膜厚になる深さにストッパー材料があっても良い。
その後、一方の表面の半導体にこれらのマーク類を基準に通常の半導体装置が形成される。
上記のアライメントマークを用いて、不図示のゲート絶縁膜を介してゲート電極２０を形成することでトランジスタを形成し、その上層に絶縁膜２１を形成する。ここで、絶縁膜２１中にコンタクトなどを含む上層配線２２を埋め込んで形成する。
ここで用いられるラフアライメントマークとしては、ＸマークＸＭとしての第１アライメントマーク１２とＹマークＹＭであるが、場合によって第１面の各工程でアライメントマークの再形成を行い、露光装置のアライメント計測に用いてもよい。例えば、上層配線を構成するコンタクトの開口においてアライメントマークを再形成し、このアライメントマークを用いて上層配線２２の重ね合わせを行ってもよい。
この露光装置のアライメントは、ＸマークＸＭとしての第１アライメントマーク１２とＹマークＹＭを用いる。
図１０（ａ）は本実施形態の半導体装置の製造方法の工程を示す平面図であり、図１０（ｂ）は断面図である。
上記の半導体基板１０の第１面Ｓ１に接着層３０を塗布し、支持基板４０を貼り合わせ、半導体基板１０と支持基板４０間の接着性の向上を目的に加熱処理を行う。
次に、半導体基板１０を裏面から研磨し、最後にウェットエッチング処理を行って半導体基板１０を所定の膜厚まで薄膜化する。ここで、半導体基板１０の厚さＴＨが８００ｎｍ以上１０μｍ以下となるように、薄膜化する。
ここで、半導体基板１０の厚さＴＨを８００ｎｍ以上としており、一方の表面にトランジスタを形成し、他方の面に他の機能を有する素子の形成や機能層を加工することができる。
また、研磨後の半導体基板１０の厚さＴＨは、例えば第１アライメントマーク１２及び第２アライメントマーク１３を形成するための溝の深さＤＰ以下である。これにより、第１アライメントマーク１２及び第２アライメントマーク１３が半導体基板１０を貫通して形成された構成とすることができる。
上記の薄膜化した半導体基板１０と支持基板４０の貼り合わせ体において、ノッチを含む線対称で１８０度回転させて図１０（ａ）のショットマップになる。
よってウェハ上の全てパターンレイアウトは、ミラー反転される。これ以降ウェハ上のリソグラフィの重ね合わせを行う場合、ショットマップの再作成（座標変換）やアライメントマーク座標のＸ座標値の符号変換等を行わなければならない。
以降の工程としては、半導体基板１０の第２面Ｓ２に機能層１５を形成する。
上記の貼り合わせ後の工程においてはＸマークＸＭである第２アライメントマーク及びＹマークＹＭを用いて重ね合わせ露光を行えば、従来どおり露光装置のエラーを発生することなく動作可能となる。
このようにして引き続き貼り合わせ後の半導体基板の第２面に加工処理を行うことで付加機能を追加でき、高性能の半導体装置を製造することができる。
第２面Ｓ２側の加工処理は、機能性材料の塗布、フォトレジストパターン形成後でも良いし、ＣＶＤまたはＰＶＤによる機能層の成膜、さらには機能層の成膜とフォトレジストのパターン形成及びエッチング処理でもよい。
本実施形態の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
＜第１実施例＞
図１１は本実施例に係る半導体装置の個片化前の工程における断面図である。
第１実施形態に係る半導体装置の製造方法において、半導体基板１０の第１面Ｓ１にＭＯＳトランジスタを形成し、第２面にフォトダイオード１０ａを形成する。
さらに、フォトダイオードに対応するように、第２面に金属からなる遮光膜１６及び赤、緑、及び青のカラーフィルタ（１８Ｒ，Ｇ，Ｂ）を形成し、その上層に平坦化膜５０及びオンチップレンズ５１を形成する。
半導体基板１０中には、フォトダイオードにおいて生成された光電荷を保持するための拡散層１０ｂなどを形成し、さらに上記のＭＯＳトランジスタと配線層などを含むスイッチ、信号増幅部及び信号処理部などの回路を形成する。
上記のようにして、受光面にフォトダイオードを有する画素がマトリクス状に並べられてなるＣＭＯＳイメージセンサを製造することができる。
上記の第２面におけるフォトダイオードの形成及びカラーフィルタ、遮光膜とオンチップレンズなどの形成工程は、第１実施形態に示すように、半導体基板を貫通して形成された第２アライメントマークなどを用いて行うことができる。即ち、第１面Ｓ１のトランジスタ及び第２面Ｓ２のフォトダイオード及びカラーフィルタなどをイメージセンサの各画素に対応させて形成することができる。
このようなイメージセンサは、従来のイメージセンサと比較してフォトダイオードの面積を大きくすることができ、非常に高感度の性能を実現できる。このように、半導体基板１０の一方の面と他方の面にことなる機能をもたせることで、高性能の半導体装置を実現できる。
＜第２実施形態＞
［半導体装置の全体の説明］
図１２は、本実施形態における半導体装置の製造方法で製造される半導体チップとスクライブラインに相当する部分の断面図である。
例えば、半導体基板１０の第１面Ｓ１に素子分離絶縁膜１１が形成され、不図示のゲート絶縁膜を介してゲート電極２０が形成されており、第１素子としてのトランジスタが形成されている。トランジスタの上層に絶縁膜２１が形成され、絶縁膜２１中に上層配線２２が埋め込まれている。
上記の絶縁膜２１上に、接着層３０を介して支持基板４０が貼り合わされている。
半導体基板１０は、第２面Ｓ２側から薄膜化されており、第２面Ｓ２上に、第２素子または第２層としての機能層１５が形成されている。機能層１５は、例えばカラーフィルタあるいは遮光膜などである。また、第２面Ｓ２上に、機能層ではなく、トランジスタなどの機能素子が形成されていてもよい。
また、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。
本実施形態においては、第１アライメントマーク１２及び第２アライメントマーク１３は半導体基板１０を貫通しておらず、例えば第２アライメントマーク１３は第１面Ｓ１から深さＤＰ１で形成されている。また、第２アライメントマーク１３の最も第２面Ｓ２に近い部分の第２面Ｓ２からの深さＤＰ２が８００ｎｍ以下となっている。
本実施形態においては、半導体基板１０の厚みは上記のＤＰ１とＤＰ２の和となり、８００ｎｍ以上となっている。
［半導体装置の製造方法の詳細な説明］
次に、貼り合わせ基板技術を用いた半導体装置の製造方法の工程について説明する。
図１３（ａ）〜（ｄ）は本実施形態の半導体装置の製造方法の工程を示す断面図である。また、図１４（ａ）及び（ｂ）は本実施形態の半導体装置の製造方法で用いる露光用マスクの平面図である。
まず、図１３（ａ）に示すように、半導体基板１０にレジストマスクＭＫ１を形成し、図１４（ａ）に示す露光用マスクを用いて、半導体基板１０をパターン加工する。これにより、素子分離領域Ｐ１１と、Ｘマークである第１アライメントマークの領域Ｐ１２及び第２アライメントマークの領域Ｐ１３、並びにＹマークの領域Ｐ１４を開口する。露光用マスクにおいては、例えば、第１アライメントマーク１２及び第２アライメントマーク１３からなるＸマークＸＭとＹマークＹＭが抜かれたパターンで形成されている。その他の第１面及び第２面の加工に必要なマーク、重ね合わせ精度測定用のアライメントマーク及びＩＰＣＱパターンなどが設けられていてもよい。
次に、上記のパターンで開口されたレジストマスクＭＫ１を用いて、エッチング処理し、素子分離用溝１１ｔ、第１アライメントマーク用溝１２ｔ、第２アライメントマーク用溝１３ｔ及び不図示のＹマーク用溝を形成する。
次に、図１３（ｂ）に示すように、半導体基板１０にレジストマスクＭＫ２を形成し、図１４（ｂ）に示す露光用マスクを用いて、第２アライメントマークの領域Ｒ１３を及びＹマーク領域Ｒ１４を開口するようにパターン開口する。
次に、図１３（ｃ）に示すように、上記のパターンで開口されたレジストマスクＭＫ２を用いて、エッチング処理し、第２アライメントマーク用溝１３ｔ及び不図示のＹマーク用溝をさらに深く加工する。ここでは、シリコンを選択的にエッチング除去する条件のエッチングを行う。
上記の深さＤＰ１としては、第２アライメントマーク用溝１３ｔの底部から第２面Ｓ２となる位置までの深さＤＰ２が８００ｎｍ以下となるまで、深く加工する。第１アライメントマーク用溝１２ｔを第２アライメントマーク用溝１３ｔと同様に深くしてもよい。
上記のＤＰ１とＤＰ２の和が半導体基板の薄膜化した後の厚さであり、これが８００ｎｍ以上となるように設計する。
次に、レジストマスクＭＫ１，ＭＫ２を除去し、素子分離用溝１１ｔ、第１アライメントマーク用溝１２ｔ、第２アライメントマーク用溝１３ｔ及び不図示のＹマーク用溝を埋め込むように、例えばＣＶＤ法などにより酸化シリコンなどを堆積する。次に、溝の外部に堆積した部分を除去して、素子分離絶縁膜１１、第１アライメントマーク１２、第２アライメントマーク１３及び不図示のＹマークなどを形成する。
さらに、半導体基板１０の第１面Ｓ１にゲート絶縁膜を介してゲート電極２０を形成して第１素子としてのトランジスタを形成し、トランジスタの上層に絶縁膜２１を形成する。ここで、絶縁膜２１中にコンタクトなどを含む上層配線２２を埋め込むように形成する。
上記の絶縁膜２１上に、接着層３０を介して支持基板４０を貼り合わせる。
次に、半導体基板１０を第２面Ｓ２側から研磨して薄膜化する。このとき、第２アライメントマーク１３の底部から第２面Ｓ２からの深さＤＰ２が８００ｎｍ以下となるまで薄膜化する。
以上のようにして図１３（ｄ）に示す構成とすることができ、以降の工程としては、第２アライメントマークを位置検出して、半導体基板１０の第２面Ｓ２に機能層１５となる膜を形成する。
本実施形態においては、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。第２アライメントマーク１３の底部から第２面Ｓ２からの深さＤＰ２が８００ｎｍ以下とするので、半導体基板１０の厚みは８００ｎｍ以上であるが、第２アライメントマーク１３を第２面側から光学的に検出可能である。
上記のように、第２アライメントマークは、第２面側から検出するので、例えば、非対称のアライメントマークの場合は、貼り合わせ後に反転したパターンとなったときに正常に検出できるように、第１面側から形成する時点で予め反転したパターンで形成する。
本実施形態に係る半導体装置の製造方法としては、上記以外の詳細については、第１実施形態と同様に行うことができる。
本実施形態の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
＜第３実施形態＞
［半導体装置の全体の説明］
図１５は、本実施形態における半導体装置の製造方法で製造される半導体チップとスクライブラインに相当する部分の断面図である。
例えば、半導体基板１０の第１面Ｓ１に素子分離絶縁膜１１が形成され、不図示のゲート絶縁膜を介してゲート電極２０が形成されており、第１素子としてのトランジスタが形成されている。トランジスタの上層に絶縁膜２１が形成され、絶縁膜２１中にコンタクトなどを含む上層配線２２が埋め込まれている。
上記の絶縁膜２１上に、接着層３０を介して支持基板４０が貼り合わされている。
半導体基板１０は、第２面Ｓ２側から薄膜化されており、第２面Ｓ２上に、遮光膜１６がパターン形成されている。遮光膜１６のほかに、さらに第２素子または第２層としての機能層が形成されていてもよく、トランジスタなどの機能素子が形成されていてもよい。
また、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。
本実施形態においては、半導体基板１０の厚みＴＨは８００ｎｍ以上であり、第１アライメントマーク１２及び第２アライメントマーク１３の最も第２面Ｓ２に近い部分が第２面側に露出している。即ち、第１アライメントマーク１２及び第２アライメントマーク１３は半導体基板１０を貫通して形成されている。
さらに、第２面Ｓ２側に露出した第２アライメントマーク１３の一部が除去されており、第２アライメントマーク１３のパターンに相当する凹凸形状が第２面Ｓ２に形成されている。
［半導体装置の製造方法の詳細な説明］
次に、貼り合わせ基板技術を用いた半導体装置の製造方法の工程について説明する。
図１６（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法の工程を示す断面図である。
図１０（ａ）及び（ｂ）に至るまでは第１実施形態と同様である。
次に、図１６（ａ）に示すように、半導体基板１０にレジストマスクＭＫ３を形成し、第２アライメントマークの領域などを開口するようにパターン開口する。さらに、例えばレジストマスクＭＫ３を用いてエッチング処理し、第２アライメントマーク１３の一部を除去し、第２アライメントマーク１３のパターンに相当する凹凸形状を第２面Ｓ２に形成する。
次に、図１６（ｂ）に示すように、例えばＰＶＤあるいはＣＶＤ法などにより全面にアルミニウムなどの金属からなる遮光膜１６を形成する。遮光膜１６には、第２アライメントマーク１３のパターンに相当する凹凸形状１３ａが転写される。
次に、図１６（ｂ）に示すように、例えば上記の第２アライメントマーク１３のパターンに相当する凹凸形状１３ａを位置検出して、遮光膜１６上にレジストマスクＭＫ４をパターン形成する。
遮光膜１６が遮光性であるため、遮光膜１６を加工するときのアライメントをとることが困難であったが、上記の第２アライメントマーク１３のパターンに相当する凹凸形状１３ａを位置検出することにより、容易にアライメントを取ることができる。
以降の工程としては、レジストマスクＭＫ４を用いてエッチング処理し、遮光膜１６をパターン加工する。
本実施形態においては、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。第１アライメントマーク１２及び第２アライメントマーク１３は半導体基板１０を貫通して形成されており、半導体基板１０の厚みは８００ｎｍ以上であるが、第２アライメントマーク１３を第２面側から光学的に検出可能である。
上記のように、第２アライメントマークは、第２面側から検出するので、例えば、非対称のアライメントマークの場合は、貼り合わせ後に反転したパターンとなったときに正常に検出できるように、第１面側から形成する時点で予め反転したパターンで形成する。
本実施形態に係る半導体装置の製造方法としては、上記以外の詳細については、第１実施形態と同様に行うことができる。
本実施形態の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
＜第４実施形態＞
［半導体装置の全体の説明］
図１７は、本実施形態における半導体装置の製造方法で製造される半導体チップとスクライブラインに相当する部分の断面図である。
例えば、半導体基板１０の第１面Ｓ１に素子分離絶縁膜１１が形成され、不図示のゲート絶縁膜を介してゲート電極２０が形成されており、第１素子としてのトランジスタが形成されている。トランジスタの上層に絶縁膜２１が形成され、絶縁膜２１中にコンタクトなどを含む上層配線２２が埋め込まれている。
上記の絶縁膜２１上に、接着層３０を介して支持基板４０が貼り合わされている。
半導体基板１０は、第２面Ｓ２側から薄膜化されており、第２面Ｓ２上に、遮光膜１６がパターン形成されている。遮光膜１６のほかに、さらに第２素子または第２層としての機能層が形成されていてもよく、トランジスタなどの機能素子が形成されていてもよい。
また、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。
本実施形態においては、第１アライメントマーク１２及び第２アライメントマーク１３は半導体基板１０を貫通しておらず、例えば第２アライメントマーク１３は第１面Ｓ１から深さＤＰ１で形成されている。また、第２アライメントマーク１３の最も第２面Ｓ２に近い部分の第２面Ｓ２からの深さＤＰ２が８００ｎｍ以下となっている。
本実施形態においては、半導体基板１０の厚みは上記のＤＰ１とＤＰ２の和となり、８００ｎｍ以上となっている。
さらに、第２アライメントマーク１３により位置合わせして半導体基板１０の第２面Ｓ２に第３アライメントマーク１７が形成されている。
例えば、第２面Ｓ２遮光膜１６などの第２素子を形成する際に、第３アライメントマーク１７により位置合わせすることで第２アライメントマーク１３に位置合わせして、第２素子を形成することができる。
［半導体装置の製造方法の詳細な説明］
次に、貼り合わせ基板技術を用いた半導体装置の製造方法の工程について説明する。
図１８（ａ）及び（ｂ）は本実施形態の半導体装置の製造方法の工程を示す断面図である。
図１３（ｄ）に至るまでは第２実施形態と同様である。
次に、図１８（ａ）に示すように、例えばＣＶＤ法などにより第２面Ｓ２上に第３アライメントマークとなる膜１７ｃを形成し、第２アライメントマーク１３に位置合わせして、レジストマスクＭＫ５をパターン形成する。
次に、図１８（ｂ）に示すように、例えばレジストマスクＭＫ５を用いてエッチング処理し、半導体基板１０の第２面Ｓ２上に、凸状に第３アライメントマーク１７を形成する。
次に、例えばＰＶＤあるいはＣＶＤ法などにより全面にアルミニウムなどの金属からなる遮光膜１６を形成する。遮光膜１６には、第３アライメントマーク１７のパターンに相当する凹凸形状１７ａが転写されている。
次に、例えば上記の第３アライメントマーク１７のパターンに相当する凹凸形状１７ａを位置検出して、遮光膜１６上にレジストマスクＭＫ４をパターン形成する。
遮光膜１６が遮光性であるため、遮光膜１６を加工するときのアライメントをとることが困難であったが、上記の第３アライメントマーク１７のパターンに相当する凹凸形状１７ａを位置検出することにより、容易にアライメントを取ることができる。
以降の工程としては、レジストマスクＭＫ４を用いてエッチング処理し、遮光膜１６をパターン加工する。
本実施形態においては、スクライブラインには第１アライメントマーク１２及び第２アライメントマーク１３が形成されている。第２アライメントマーク１３の底部から第２面Ｓ２からの深さＤＰ２が８００ｎｍ以下とするので、半導体基板１０の厚みは８００ｎｍ以上であるが、第２アライメントマーク１３を第２面側から光学的に検出可能である。
さらに、遮光膜１６が遮光性であるため、遮光膜１６を加工するときのアライメントをとることが困難であったが、上記の第３アライメントマーク１７のパターンに相当する凹凸形状１７ａを位置検出することにより、容易にアライメントを取ることができる。
上記のように、第２アライメントマークは、第２面側から検出するので、例えば、非対称のアライメントマークの場合は、貼り合わせ後に反転したパターンとなったときに正常に検出できるように、第１面側から形成する時点で予め反転したパターンで形成する。
本実施形態に係る半導体装置の製造方法としては、上記以外の詳細については、第１実施形態と同様に行うことができる。
本実施形態の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
＜第２実施例＞
図１９は本実施例に係る半導体装置の個片化前の工程における断面図である。
第４実施形態に係る半導体装置の製造方法において、半導体基板１０の第１面Ｓ１にＭＯＳトランジスタを形成し、第２面にフォトダイオード１０ａを形成する。
さらに、フォトダイオードに対応するように、第２面に金属からなる遮光膜１６及び赤、緑、及び青のカラーフィルタ（１８Ｒ，Ｇ，Ｂ）を形成し、その上層に平坦化膜５０及びオンチップレンズ５１を形成する。
半導体基板１０中には、フォトダイオードにおいて生成された光電荷を保持するための拡散層１０ｂなどを形成し、さらに上記のＭＯＳトランジスタと配線層などを含むスイッチ、信号増幅部及び信号処理部などの回路を形成する。
上記のようにして、受光面にフォトダイオードを有する画素がマトリクス状に並べられてなるＣＭＯＳイメージセンサを製造することができる。
上記の第２面におけるフォトダイオードの形成及びカラーフィルタの形成工程などは、第４実施形態に示すように第３アライメントマーク１７などを用いて行うことができる。即ち、第１面Ｓ１のトランジスタ及び第２面Ｓ２のフォトダイオード及びカラーフィルタなどをイメージセンサの各画素に対応させて形成することができる。
このようなイメージセンサは、従来のイメージセンサと比較してフォトダイオードの面積を大きくすることができ、非常に高感度の性能を実現できる。このように、半導体基板１０の一方の面と他方の面にことなる機能をもたせることで、高性能の半導体装置を実現できる。
＜第５実施形態＞
貼り合わせ基板のマーク配置として表面用と裏面用のマークを配置することは、アライメントマーク、重ね合わせ測定マーク、その他マーク（パターン）を双方配置することが必要となりスクライブライン領域のマーク占有面積が大きくなる問題が発生する。
必要なマーク（パターン）がスクライブラインに配置できない場合、スクライブライン幅を拡げてマーク（パターン）配置しなければならないためチップの理論収量が低下する。これによりチップコストが上昇する。
図２０は、露光装置のアライメントマークの一例の平面図である。
図２０のアライメントマークは、８μｍ幅／１６μｍピッチの対称な第１マークブロックＭＢ１と４．４μｍ幅／８．８μｍピッチの対称な第２マークブロックＭＢ２を有する。第１マークブロックＭＢ１と第２マークブロックＭＢ２の間にセンターマークＣＭが形成された構成である。
マーク全体では、支持基板と半導体基板の貼り合わせ体を反転させる所定の軸に対して非対称となっている。
図２０のアライメントマークは、可視光領域波長のレーザ光をアライメント光源で利用され、Ｘ軸とＹ軸にそれぞれ配置される。
図２０の非対称アライメントマークは、反転したパターンとなった場合、露光装置がマークとして認識することはできない。ここでこのマーク全長は、４３６．６μｍとなっている。
貼り合わせ後において貼り合わせ前の工程と重ね合わせなければならない工程が４工程あるとき、例えば１７４６．４μｍのスクライブライン長を余分に配置しなければならない。
スクライブライン領域は、アライメントマークのみならず、重ね合わせ測定マーク、他工程のＩＰＱＣパターン及び１ＰＣ（First Pellet Check）回路も配置されている。このため、上述の貼り合わせ後に必要な長いアライメントマークを更に配置することが困難になる場合がある。
図２１（ａ）は本実施形態に係るアライメントマークの平面図である。
上記のアライメントマークは、８μｍ幅／１６μｍピッチの対称な第１マークブロックＭＢ１、４．４μｍ幅／８．８μｍピッチの対称な第２マークブロックＭＢ２、及び８μｍ幅／１６μｍピッチの対称な第３マークブロックＭＢ３を有する。第１マークブロックＭＰ１及び第３マークブロックＭＰ３の間に第２マークブロックＭＰ２が配置されている。
また、第１マークブロックＭＢ１と第２マークブロックＭＢ２の間に第１センターマークＣＭ１が形成され、第２マークブロックＭＢ２と第３マークブロックＭＢ３の間に第２センターマークＣＭ２が形成されている。
ここで貼り合わせ前の工程は、図２１（ａ）に示すアライメントマークにおいて、第１センターマークＣＭ１の座標を入力することで露光装置の動作が可能である。
次に貼り合わせにより、図２１（ａ）のアライメントマークは、図２１（ｂ）のように反転する。
よって貼り合わせ工程以降の露光装置のアライメントマークは、図２１（ｂ）の示すアライメントマークにおいて、第２センターマークＣＭ２の座標を入力することでアライメント動作可能である。
本実施形態に係るアライメントマークは、貼り合わせ基板における従来スクライブ領域のアライメントマーク占有長が、８７３．２μｍ（＝４３６．６×２）から６２８．６μｍへ削減できる。
本実施形態に係るアライメントマークは、従来の非対称アライメントマークに新規に第３マークブロックを追加することでマークブロックとしては対称化されている。
但し、第１センターマークＣＭ１と第２センターマークＣＭ２に相違があるので、反転したパターンであるか判別可能である。
また、アライメント測定においては、貼り合わせ前の未反転の状態では第１マークブロックＭＢ１と第２マークブロックＭＢ２により測定する。即ち、第１マークブロックＭＢ１と第２マークブロックＭＢ２が第１アライメントマークに相当する。
また、貼り合わせ後の反転した状態では第３マークブロックＭＢ３と第２マークブロックＭＢ２により測定する。即ち、第３マークブロックＭＢ３と第２マークブロックＭＢ２が第２アライメントマークに相当する。
本実施形態の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
本実施形態は、第１〜第４実施形態に適用可能である。
＜第６実施形態＞
重ね合わせ精度測定マークは、例えば図２２（ａ）のパターンであり、主尺６０と副尺６１からなる。例えば、前の工程で形成される主尺６０に対して、後の工程で形成される副尺６１の重なりなどを判別して重ね合わせ制度を判定する。
図２２（ａ）のパターンは支持基板と半導体基板の貼り合わせ体を反転させる所定の軸に対して対称となっている。
図２２（ｂ）は重ね合わせ精度測定の精度をさらに高めたパターンであり、主尺６０と副尺６１からなる。
図２２（ａ）のパターンと異なり、支持基板と半導体基板の貼り合わせ体を反転させる所定の軸に対して非対称となっている。例えば、反転した主尺６０に対して未反転の副尺６１が重ねられた場合、図２２（ｃ）に示すパターンとなり、重ね合わせ精度を測定することができない。
本実施形態においては、図２３（ａ）に示すような事前に反転した主尺６０と、図２３（ｂ）に示すような未反転の副尺６１を用いる。
図２３（ａ）に示すような事前に反転した主尺６０が基板の貼り合わせによって反転したパターンとなったとき、未反転の副尺６１が重ね合わせられると、図２３（ｃ）に示すパターンとなる。この場合、問題なく高い精度で測定可能である。
貼り合わせ工程前同士の重ね合わせ精度測定パターンの形成と、貼り合わせ前の工程と貼り合わせ後の工程の重ね合わせ精度測定パターンの形成の方法について説明する。
まず、図２４（ａ）に示すように、貼り合わせ前のターゲットとなる工程において、第１アライメントマークとなる主尺６２及び第２アライメントマークとなる主尺６０を形成する。ここで、第１アライメントマークとなる主尺６２は反転していないパターンであり、第２アライメントマークとなる主尺６０は予め反転させたパターンである。
次に、図２４（ｂ）に示すように、貼り合わせ前のターゲットとなる工程において、第１アライメントマークとなる主尺６２に対して、副尺６３を形成する。
主尺６２と副尺６３からなるパターンから、貼り合わせ工程前同士の重ね合わせ精度を測定する。このように、貼り合わせ工程前同士の重ね合わせ精度測定パターンの形成は、反転させていないパターン同士でパターン形成すればよい。
ここで、基板の貼り合わせよって図２４（ｂ）に示すパターンが反転した結果、図２４（ｃ）に示すパターンとなる。第２アライメントマークとなる主尺６０が反転した状態となる。
事前に反転した主尺６０が基板の貼り合わせによって反転したパターンとなったとき、未反転の副尺６１が重ね合わせられると、図２４（ｄ）に示すパターンとなる。この場合、問題なく高い精度で測定可能である。
事前に反転した主尺６０が基板の貼り合わせによって反転して得られたパターンの主尺６０と、未反転の副尺６１からなるパターンから、貼り合わせ前の工程と貼り合わせ後の工程の重ね合わせ精度を測定する。
本実施形態の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
本実施形態は、第１〜第４実施形態に適用可能である。
＜第７実施形態＞
ＩＰＱＣに用いる工程表示のパターンテキストも、上記の各実施形態のアライメントマークと同様に、基板の貼り合わせによって反転する。ここでいうパターンテキストとは、単数または複数パターンから構成された一定の意味を持つ文字認識やパターン認識に用いられるものを指すものとする。
例えば、図２５（ａ）に示す「Ｐ１Ｌ」というパターンテキストが上記のような基板の貼り合わせによってパターン反転すると、図２５（ｂ）に示す状態のテキストとなる。
貼り合わせ前は正常に視認できるが、貼り合わせ後には非常に視認しにくい表示となっている。
本実施形態において、例えば、ターゲット工程として第１実施形態のアライメントマーク形成する工程名をＥＲＭ工程（Etching Reversal Markの略）とする。ここでこの工程を半導体基板上に「ＥＲＭ」として表すことにする。
ここでＥＲＭ工程は、貼り合わせ前の工程の素子分離工程「ＩＳＯ」、貼り合わせ後の工程のパッド電極形成工程「ＭＰ」のターゲット工程になるとする。
ここで重ね合わせ測定マークの重ね合わせを表す表示として、「ＩＳＯ→ＥＲＭ」、「ＭＰ→ＥＲＭ」のパターンテキストを形成する。
図２６は、「ＩＳＯ→ＥＲＭ」及び「ＭＰ→ＥＲＭ」が表示されたパターンテキストである。ここで、「ＩＳＯ→ＥＲＭ」は反転した状態となっている。
次に、上記の「ＩＳＯ→ＥＲＭ」及び「ＭＰ→ＥＲＭ」が表示されたパターンテキストの形成方法について図２７（ａ）〜（ｄ）を参照して説明する。
まず、図２７（ａ）に示すように、ＥＲＭ工程で貼り合わせ前の工程で利用するパターンテキストを正転と反転で配置する。このとき「ＥＲＭ」の正転のパターンテキスト６２ａは、貼り合わせ前のＩＳＯ工程で使用し、反転したパターンテキスト６０ａは、貼り合わせ後のＭＰ工程で使用する。また、貼り合わせ後工程のパターンテキストの配置位置も入れ替えておく。
次に、図２７（ｂ）に示すように、ＩＳＯ工程のパターンテキスト６３ａを正常配置のＥＲＭのパターンテスト６２ａの左位置に配置し、工程の合わせを示す矢印パターンも合わせて配置する。
これでＩＳＯ工程がＥＲＭ工程に重ね合わせを行うことが正常に観察できる。
次に、貼り合わせ工程の処理によってパターンテキストは、配置が反転し、図２７（ｃ）に示す状態となる。これにより、「ＥＲＭ」の反転していたパターンテキスト６０ａは貼り合わせ工程後に正転すると共に位置も正常に観察できるようになる。
ここで、これまで正常に観察できた「ＩＳＯ→ＥＲＭ」のパターンテキスト群は、反転して観察され、文字認識が非常に困難になる。しかし、「ＩＳＯ→ＥＲＭ」のパターンテキスト群は、貼り合わせ後使用することが無いので問題無い。
次に、図２７（ｄ）に示すように、ＭＰ工程において「ＭＰ」のパターンテキスト６１ａを「ＥＲＭ」の左側の位置に配置し、工程の合わせを示す矢印パターンも合わせて配置する。上述のようにパターンテキスト配置することでこれまでの製造ライン運用と変わりなく実行することができる。
図２８は、図２６と同様に「ＩＳＯ→ＥＲＭ」及び「ＭＰ→ＥＲＭ」が表示されたパターンテキストである。ここで、「ＭＰ」と「ＥＲＭ」の位置が図２６の場合と反対になっている。これを除き、図２６と同様である。
本実施形態の半導体装置の製造方法は、第１面の回路パターンに合わせて第２面にパターンを露光する場合、シリコンからなる半導体基板が８００ｎｍより厚くても、第２面側からのアライメントマークの検出光を精度高く検出できる。
ここで、アライメントマークがＩＰＱＣのパターンテキストを含む場合にも、基板の貼り合わせがある場合に予め反転したパターンテキストとすることで、視認しやすいテキストを形成することができる。
本実施形態は、第１〜第４実施形態に適用可能である。
本実施形態に係る半導体装置の製造方法によれば、以下の効果を享受できる。
（１）これまで述べた実施例を用いることで、８００ｎｍより厚い半導体層の第１面と第２面に加工可能となると共に高精度重ね合わせ測定マークが利用できることで重ね合わせ精度が向上し、高密度且つ高性能の半導体装置を製造することが可能となる。
（２）またスクライブライン上のマーク（パターン）占有領域の不用意な増加を低減でき、従来スクライブライン幅でのマーク（パターン）配置が可能となり、理論収量低下を防止できる。
更にラフアライメントエラーが防止でき、露光装置の従来半導体装置の製造の稼働率と維持できることで生産性低下を防止できる。これによって従来コストで貼り合わせ基板の製造が可能となった。
（３）更に半導体製造ラインにおいて従来の検査、ＩＰＱＣ運用で生産でき、作業効率の低下を防止できる。
本発明は上記の説明に限定されない。
例えば、実施形態においてはＣＭＯＳセンサとＣＣＤ素子のいずれにも適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１０…半導体基板、１０ａ…フォトダイオード、１０ｂ…拡散層、１１…素子分離絶縁膜、１２…第１アライメントマーク、１３…第２アライメントマーク、１３ａ…凹凸形状、１４…Ｙマーク、１５…機能層、１６…遮光膜、１７…第３アライメントマーク、１７ａ…凹凸形状、１７ｃ…第３アライメントマークとなる膜、１８Ｂ，１８Ｇ，１８Ｒ…カラーフィルタ、２０…ゲート電極、２１…絶縁膜、２２…上層配線、３０…接着層、４０…支持基板、５０…平坦化膜、５１…オンチップレンズ、６０，６２…主尺、６１，６３…副尺、６０ａ，６１ａ，６２ａ，６３ａ…パターンテキスト、…Ｘマーク、ＹＭ…Ｙマーク、ＳＬ…スクライブライン、Ｓ１…第１面、Ｓ２…第２面、ＳＴ１〜ＳＴ１９…ステップ、ＣＰ…半導体チップ、ＳＣ１，ＳＣ２…走査方向、Ｗ…ウェハ、ＭＢ１…第１マークブロック、ＭＢ２…第２マークブロック、ＭＢ３…第３マークブロック、ＣＭ…センターマーク、ＣＭ１…第１センターマーク、ＣＭ２…第２センターマーク

Claims (9)

  1. 半導体基板の第１面側から第１方向におけるアライメントサーチを行うために用いる第１アライメントマークと、前記半導体基板の前記第１面と対向する第２面側から前記第１方向におけるアライメントサーチを行うために用いる第２アライメントマークとを同時に形成する工程であって、前記半導体基板の前記第１面側から前記半導体基板に第１アライメントマーク用溝及び第２アライメントマーク用溝を同時に形成し、当該形成した溝のそれぞれに前記半導体基板と光学的に異なる材料を埋め込んで前記第１アライメントマーク及び前記第２アライメントマークを同時に形成する工程と、
    前記第１アライメントマークを参照して位置合わせをして前記半導体基板の前記第１面に第１半導体素子を含む回路パターンを形成する工程と、
    前記半導体基板の前記第１面に支持基板を貼り合わせる工程と、
    前記支持基板と前記半導体基板との貼り合わせ体を第１軸を基準に表裏を反転させ、前記半導体基板の前記第２面側からアライメント光を照射したときに得られる反射光によって前記第２アライメントマークの位置を検出できる膜厚となるまで前記半導体基板の前記第２面側から前記半導体基板を薄膜化する工程と、
    前記第２アライメントマークを参照して前記半導体基板の前記第１面に形成された前記回路パターンに位置合わせして、前記半導体基板の前記第２面に機能層を形成する工程と、
    を有し、
    前記第１、第２アライメントマークを同時に形成する工程において、前記第１、第２アライメントマークは下記のように形成されている、すなわち、
    前記第１、第２アライメントマークは、前記第１軸と平行な第２軸上に並べて配置され、
    前記第１、第２アライメントマークのそれぞれは、前記第２軸と平行な方向にそれぞれ所定の数だけ複数のマークを直線上に並べて配置した直線状のパターンを、前記第２軸と直交する方向に所定の間隔で隔てた複数の平行なパターンを有しており、
    前記所定の間隔は、前記第１、第２アライメントマークのそれぞれの複数の平行なパターンが、前記第２軸に対して非対称であり、かつ、前記第２軸と直交する方向の位置に関して、前記第１、第２アライメントマークが前記第２軸に対して互いに反転させた関係となるように設定されており、
    前記第２アライメントマークのマーク長さは、前記支持基板と前記半導体基板の貼り合わせ時の位置ずれに対応した大きさを有する、
    半導体装置の製造方法。
  2. 前記第１半導体素子または前記機能層の少なくとも一部を前記半導体基板の内部に形成する、
    請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板の第２面側から前記半導体基板を薄膜化する工程において、前記第２アライメントマークの最も前記半導体基板の前記第２面に近い部分が前記半導体基板の前記第２面側に露出するまで前記半導体基板を薄膜化する、
    請求項２に記載の半導体装置の製造方法。
  4. 前記半導体基板の第２面側から前記半導体基板を薄膜化する工程の後、前記半導体基板の前記第２面に前記機能層を形成する工程の前に、前記半導体基板の前記第２面側に露出した前記第２アライメントマークの一部を除去して前記第２アライメントマークのパターンに相当する凹凸形状を前記半導体基板の前記第２面に形成する工程をさらに有する、
    請求項３に記載の半導体装置の製造方法。
  5. 前記半導体基板の第２面側から前記半導体基板を薄膜化する工程において、前記第２アライメントマークの最も前記半導体基板の前記第２面に近い部分の深さが前記第２面から８００ｎｍ以下となるまで前記半導体基板を薄膜化する、
    請求項２に記載の半導体装置の製造方法。
  6. 前記半導体基板の第２面側から前記半導体基板を薄膜化する工程の後、前記半導体基板の前記第２面に前記機能層を形成する工程の前に、前記第２アライメントマークを参照して位置合わせして前記半導体基板の前記第２面に第３アライメントマークを形成する工程をさらに有し、
    前記半導体基板の第２面に機能層を形成する工程において、前記第３アライメントマークにより位置合わせすることで前記第２アライメントマークに位置合わせして、第２半導体素子を形成する、
    請求項５に記載の半導体装置の製造方法。
  7. 前記半導体基板の第２面側から前記半導体基板を薄膜化する工程において、前記半導体基板の厚さが８００ｎｍ以上に、前記半導体基板を薄膜化する、
    請求項１から６の何れか一項に記載の半導体装置の製造方法。
  8. 前記第１、第２アライメントマークを同時に形成する工程における前記第２アライメントマークを形成するとき、
    重ね合わせ精度測定用の主尺パターンの反転パターンを形成し、前記半導体基板の第２面側から前記半導体基板を薄膜化する工程の後に、前記主尺パターンの反転パターンが反転してなる主尺パターンに対して副尺パターンを形成し、
    前記主尺パターンと前記副尺パターンから前記半導体基板を薄膜化する工程以降における重ね合わせ精度を測定すると、
    請求項１から７の何れか一項に記載の半導体装置の製造方法。
  9. 前記第１、第２アライメントマークを同時に形成する工程において前記第２アライメントマークを形成するとき、
    工程認識用の第１パターンテキストの反転パターンを形成し、前記半導体基板の第２面側から前記半導体基板を薄膜化した後に、
    前記第１パターンテキストの反転パターンが反転して前記第２面側から見たときに正字となる第１パターンテキストに対し第２パターンテキストを形成する、
    請求項８に記載の半導体装置の製造方法。
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