JP4450743B2 - フォトマスク、フォトマスクの製造方法及び半導体装置の製造方法 - Google Patents

Description

本発明はフォトマスク、フォトマスクの製造方法及び半導体装置の製造方法に関し、特に、特に露光光の位相を変化させる機能を有するフォトマスクと、その製造方法及びそのようなフォトマスクを用いた半導体装置の製造方法に関する。

近年のＬＳＩ（Large Scale Integrated circuit）製造においては、非常に微細なパターンの形成が要求されている。そのため、微細回路パターンを半導体基板（以下ウェハという。）上に転写する露光工程時に、露光光の位相を変化させコントラストを上げる機能を有したフォトマスク（以下位相シフトマスクという。）が用いられるようになっている。中でもハーフトーン型と称される方式は、製造の簡便さなどから現在のデバイス製造で広く使用されている。

図１２は、従来の代表的なハーフトーン型の位相シフトマスクの構造を示す図であり、（Ａ）は平面図であり、（Ｂ）はＢ−Ｂ線での断面図である。
従来のハーフトーン型の位相シフトマスク２００は、合成石英基板などの透明基板２０１上に順に形成された、半透明のハーフトーン位相シフト層（以下位相シフト層という。）２０２、遮光層２０３から構成される。半導体チップ（以下単にチップという。）に転写される回路パターン２１０ａが形成されるチップ領域２１０では、遮光層２０３が除去されており、形成する回路パターン２１０ａに応じた開口がなされた位相シフト層２０２が露出されている。露光工程の際には、このチップ領域２１０において、透明基板２０１が露出している領域では露光光がそのまま透過され、位相シフト層２０２が露出している領域では、露光光の位相が１８０度反転される。

一方、チップ領域２１０の外側の領域は、ウェハに回路パターンを転写する際に、隣接するチップへの多重露光を防止するために、遮光層２０３を残すような構成となっている（例えば、特許文献１参照）。そしてこの領域にも各種のパターンが形成される。例えば、回路パターン２１０ａの位置精度測定用のモニタパターン２２０、マスク描画装置で位相シフトマスク２００の製造時において、重ね合わせ描画を行う際のアライメント用ターゲットパターン２２１、重ね合わせ描画を行う際に用いるアライメント精度測定用パターン２２２、露光装置（ステッパまたはスキャナ）との位置合わせ用のフィディシャルパターン２２３、回路パターン２１０ａの欠陥検査におけるアライメント用のパターン（または回路パターン２１０ａの線幅測定におけるアライメント用のパターン）２２４、マスク識別用のバーコードパターン２２５、マスク識別用のナンバリングパターン２２６などが形成される。

次に、従来の位相シフトマスクの製造方法を説明する。
図１３、図１４は、従来の位相シフトマスクの製造方法の一工程を示す断面図である。
まず、透明基板２０１上に、位相シフト層２０２ａ、遮光層２０３ａを積層し、更にレジスト層２０４ａを形成する（図１３（Ａ））。

続いて、レジスト層２０４ａを露光及び現像して所望のパターンのレジストパターン２０４ｂを形成した後に（図１３（Ｂ））、遮光層２０３ａ、位相シフト層２０２ａを順次エッチングし、レジストパターン２０４ｂに応じた開口部を有する遮光層２０３ｂ及び位相シフト層２０２を形成する（図１３（Ｃ））。

そして、レジストパターン２０４ｂを除去した後、再度レジスト層２０５ａを形成する（図１３（Ｄ））。
レジスト層２０５ａ形成の後、チップ領域２１０を形成する領域に対し、露光及び現像を施し、レジストパターン２０５ｂを形成する（図１４（Ａ））。

ここで、チップ領域２１０に露出した遮光層２０３ｂをエッチングすることで、チップ領域２１０を開口した遮光層２０３が形成され（図１４（Ｂ））、最後にレジストパターン２０５ｂを除去することにより、位相シフトマスク２００が完成する（図１４（Ｃ））。
特開２００２−１８２３６７号公報（段落番号〔００２２〕〜〔００２７〕，第１図）

しかし、従来の位相シフトマスクを用いてウェハに回路パターンを転写する際、露光装置のブラインドによりチップ領域外に光が漏れないようにはしているものの、露光装置の照明系、レンズ、位相シフトマスクでの反射によるフレアの影響で、チップ領域外にあるパターンが、ウェハ上に転写されてしまう問題があった。

ハーフトーン型の位相シフトマスクにおいては、チップ領域全体がわずかながら感光しているため、そこにフレアによる影響が上乗せされると、ウェハに形成される回路パターンの異常が発生しやすくなる。

チップ領域外に存在するパターンは、露光装置の位置合わせ用のフィディシャル（基準）パターンを除き、モニタパターンなど位相シフトマスクの製造に必要とされるパターンであり、その性格上可能な限りチップ領域近傍に配置する必要がある（離せば離すほど保証の妥当性が低下する）。しかし、チップ領域近傍への配置は、フレアによる転写の危険性をさらに増大させてしまっていた。

本発明はこのような点に鑑みてなされたものであり、チップ領域外に存在するパターンのウェハ上への転写を防止可能なフォトマスクを提供することを目的とする。
また、本発明の他の目的は、上記のようなフォトマスクの製造方法を提供することである。

さらに、本発明では、上記のようなフォトマスクを用いた半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、以下のようなフォトマスクが提供される。このフォトマスクは、透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とが順に積層され、所望のパターン形状の開口により、半導体チップに転写するチップ領域には回路パターン、前記チップ領域外には非回路パターンが形成されたフォトマスクであって、前記チップ領域では、前記遮光層が除去され、且つ、前記回路パターンに応じた開口がなされた前記位相シフト層が露出しており、前記チップ領域の周囲に、前記チップ領域から１５ｍｍ以内の領域において前記遮光層のみが開口され、その開口部に前記位相シフト層が露出した、前記回路パターンの位置精度を測定するための位置精度測定用モニタパターンと、前記チップ領域から１５ｍｍを超える領域において前記遮光層及び前記位相シフト層の両方が開口され、その開口部に前記透明基板が露出した、露光装置との位置合わせを行うためのフィディシャルパターンとを含む非回路パターンを有する。

また、上記目的を達成するために、以下のような露光光の位相を変化させる機能を有するフォトマスクの製造方法が提供される。

このフォトマスクの製造方法は、透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とを順に積層する工程と、半導体チップに転写するチップ領域の回路パターン及び前記チップ領域外の、前記チップ領域から１５ｍｍ以内の領域に形成される、前記回路パターンの位置精度を測定するための位置精度測定用モニタパターンと、前記チップ領域から１５ｍｍを超える領域に形成される、露光装置との位置合わせを行うためのフィディシャルパターンとを含む非回路パターンのパターン形状の開口部を前記遮光層に形成する工程と、前記チップ領域及び、前記チップ領域外の領域のうち、前記フィディシャルパターンが形成される領域が開口され、且つ、前記位置精度測定用モニタパターンが形成される領域を覆うようなレジストパターンを形成し、前記レジストパターンと前記チップ領域に露出している前記遮光層をマスクとして前記位相シフト層をエッチングする工程と、前記チップ領域内の前記遮光層を除去する工程と、を有する。

また、上記目的を達成するために、以下のような半導体装置の製造方法が提供される。
この半導体装置の製造方法は、透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とが順に積層され、所望のパターン形状の開口により、半導体チップに転写するチップ領域には回路パターン、前記チップ領域外には非回路パターンが形成されたフォトマスクであって、前記チップ領域では前記遮光層が除去され、且つ、前記回路パターンに応じた開口がなされた前記位相シフト層が露出しており、前記チップ領域の周囲に、前記チップ領域から１５ｍｍ以内の領域において前記遮光層のみが開口され、その開口部に前記位相シフト層が露出した、前記回路パターンの位置精度を測定するための位置精度測定用モニタパターンと、前記チップ領域から１５ｍｍを超える領域において前記遮光層及び前記位相シフト層の両方が開口され、その開口部に前記透明基板が露出した、露光装置との位置合わせを行うためのフィディシャルパターンとを含む非回路パターンを有したフォトマスクを用いて露光を行う露光工程を有する。

本発明のフォトマスクは、遮光層が除去され且つチップに転写する回路パターンに応じた開口がなされた位相シフト層が露出したチップ領域の周囲に、遮光層のみが開口されその開口部に位相シフト層が露出した非回路パターンを有するので、フレアの影響でこの非回路パターンがウェハに転写されることを防止することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の位相シフトマスクの構造を示す図であり、（Ａ）は平面図であり、（Ｂ）はＡ−Ａ線での断面図である。

本実施の形態の位相シフトマスク１０は、透明基板１１上に位相シフト層１２と、遮光層１３とが順に積層され、所望のパターン形状に開口がなされることによってパターンが形成された構成となっている。

透明基板１１は例えば、合成石英基板である。また、位相シフト層１２と遮光層１３とは、それぞれを選択的にエッチング可能な材料であり、例えば、位相シフト層１２がＭｏＳｉＯＮであり、遮光層１３は例えば、クロムと酸化クロムの積層膜からなる。透明基板１１の透過率を１００％とすると、位相シフト層１２は６％程度となる。

位相シフトマスク１０に形成されるパターンのうちチップに転写する回路パターン２０ａが形成されるチップ領域２０では遮光層１３が除去されており、形成する回路パターン２０ａに応じた開口がなされた位相シフト層１２が露出している。このチップ領域２０において、透明基板１１が露出している領域では露光光がそのまま透過され、位相シフト層１２が露出している領域では、露光光の位相が１８０度反転される。

チップ領域２０の外側の領域は、ウェハに回路パターン２０ａを転写する際に隣接するチップへの多重露光を防止するために、遮光層１３を残すような構成となっている。そしてこの領域にも各種のパターンが形成される。例えば、回路パターン２０ａの位置精度測定用のモニタパターン３０、マスク描画装置で、位相シフト層１２と遮光層１３の重ね合わせ描画を行う際のアライメント用ターゲットパターン３１、重ね合わせ描画を行う際に用いるアライメント精度測定用パターン３２、露光装置との位置合わせのためのフィディシャルパターン３３、回路パターン２０ａの欠陥検査におけるアライメント用のパターン（または回路パターン２０ａの線幅測定装置におけるアライメント用のパターン）３４、マスク識別用のバーコードパターン３５、マスク識別用のナンバリングパターン３６などが形成される。

本実施の形態の位相シフトマスク１０では、これらチップ領域２０の周囲に配置されるパターンの一部を、遮光層１３のみが開口されその開口部に位相シフト層１２が露出するように形成している。図１では、露光装置との位置合わせで露光光を透過させる必要のあるフィディシャルパターン３３以外のパターンで、位相シフト層１２が露出する構成としている。

モニタパターン３０、アライメント用ターゲットパターン３１、アライメント精度測定用パターン３２は、その性質上チップ領域２０の近傍に配置され、ウェハへの回路パターン２０ａの転写時に、フレアの影響を受けやすい。しかし、上記のように、これらのパターンの開口部の位相シフト層１２を除去せずに残すことで、フレアによる影響は抑えられ、これらのパターンがウェハに転写されることを防止することができる。

実験結果によると、チップ領域２０から１５ｍｍを超える領域ではフレアの影響は少ない。フレアの影響は、ＡｒＦエキシマレーザを光源として、高感度なレジストを用いた露光プロセスに顕著に現れるものの、露光装置内の露光光学系内で生じる多重反射現象に起因しているため、ＫｒＦレーザを光源として用いた露光装置内でも生じている。そのため、上記では、チップ領域２０外にあるパターンのうち、フィディシャルパターン３３を除く全てについて開口部に位相シフト層１２を残すような構成としたが、１５ｍｍ以内のパターンのみ位相シフト層１２を残すような構成としてもよい。

なお、位相シフト層１２を残すように構成したパターンは、遮光層１３が開口されて段差が生じているので、反射光によりそのパターンを検出することができ、従来と同様に機能させることができる。

以下、本実施の形態の位相シフトマスクの製造方法を説明する。
図２、図３は、本実施の形態の位相シフトマスクの製造方法における一工程を示す断面図である。

まず、例えば合成石英からなる透明基板１１上に、例えば、ＭｏＳｉＯＮ膜からなる位相シフト層１２ａと、クロムと酸化クロムの積層膜からなる遮光層１３ａを順次積層した後、スピンコート法を用いレジスト層１４ａを形成する（図２（Ａ））。

続いて、電子ビームを用いたマスク描画装置などにより、レジスト層１４ａを露光及び現像して、図１に示したチップ領域２０内の回路パターン２０ａ及びチップ領域２０外の各種のパターン形状に開口されたレジストパターン１４ｂを形成する（図２（Ｂ））。

その後、このレジストパターン１４ｂをエッチングマスクとして遮光層１３ａのみを選択的に、例えばドライエッチングによりエッチングし、レジストパターン１４ｂに応じた開口部を有する遮光層１３ｂを形成する（図２（Ｃ））。

そして、残存するレジストパターン１４ｂを除去した後、再度レジスト層１５ａを形成する（図２（Ｄ））。
その後、レジスト層１５ａを露光及び現像して、レジストパターン１５ｂを形成する。レジストパターン１５ｂは、図１に示したチップ領域２０の全面及び高い光透過率を必要とし光透過部として形成する必要があるフィディシャルパターン３３の形状に開口され、モニタパターン３０などチップ領域２０外に存在するその他のパターンの開口部を覆うように形成する。この際にフィディシャルパターン３３を形成する領域の遮光層１３ｂは極力ダメージのないことが望ましいので、レジストパターン１５ｂの下地に対する位置合わせは厳密に行う必要がある（図３（Ａ））。

レジストパターン１５ｂを形成した後、このレジストパターン１５ｂ及びチップ領域２０内に露出している遮光層１３ｂをエッチングマスクとして位相シフト層１２ａをエッチングする。これにより、チップ領域２０内に形成される回路パターン２０ａと、チップ領域２０外に形成されるフィディシャルパターン３３のパターン形状に開口された位相シフト層１２が形成される。フィディシャルパターン３３を除いて、チップ領域２０の周囲に存在する遮光層１３ｂの開口パターンは全てレジストパターン１５ｂで覆われているため、その部分の位相シフト層１２はエッチングされずに残っている（図３（Ｂ））。

続いて、残存するレジストパターン１５ｂをエッチングマスクとして、露出しているチップ領域２０の遮光層１３ｂをエッチングする（図３（Ｃ））。
最後に、残存するレジストパターン１５ｂを除去することによって、位相シフトマスク１０が完成する（図３（Ｄ））。

上記のような位相シフトマスク１０の製造方法によれば、フィディシャルパターン３３部分の遮光層１３へのダメージに注意を払う必要があるが、製造工程は、従来のハーフトー型の位相シフトマスクとほぼ同様であり、手間を増やさず、コストの増加なしに、従来に比べて信頼性の高いハーフトーン型の位相シフトマスクを提供することが可能となる。

次に、ハーフトーン型の位相シフトマスク１０の他の製造方法を説明する。
図４、図５は本実施の形態の位相シフトマスクの他の製造方法における一工程を示す断面図である。

図２、図３で示した構成要素と同じものについては同一符号としている。なお、始めの製造方法で説明した図２（Ａ）〜（Ｄ）の工程は、以下に示す製造方法においても同一であるので、図２（Ｄ）で示した工程の後から説明する。

レジスト層１５ａを形成した後、レジスト層１５ａを露光及び現像してレジストパターン１５ｃを形成する。レジストパターン１５ｃは、図１に示したチップ領域２０外に形成するフィディシャルパターン３３を含む所定の領域内を開口し、モニタパターン３０などそれ以外のパターンの開口部を覆うように形成する。このレジストパターン１５ｃは、フィディシャルパターン３３の形状に合わせた開口を形成する必要がないので、下地に対しての厳密な位置合わせは不要である（図４（Ａ））。

レジストパターン１５ｃを形成した後、このレジストパターン１５ｃ及び露出している遮光層１３ｂをエッチングマスクとして位相シフト層１２ａをエッチングし、チップ領域２０内に形成される回路パターン２０ａと、チップ領域２０外に形成されるフィディシャルパターン３３のパターン形状に開口された位相シフト層１２を形成する。フィディシャルパターン３３を除いて、チップ領域２０外に存在する遮光層１３ｂの開口パターンは全てレジストパターン１５ｃで覆われているため、その部分の位相シフト層１２はエッチングされずに残っている（図４（Ｂ））。

その後、残存するレジストパターン１５ｃを除去した後、再度レジスト層１６ａを形成する（図４（Ｃ））。
さらに、レジスト層１６ａを露光及び現像して、チップ領域２０の全面を開口したレジストパターン１６ｂを形成する（図５（Ａ））。

そして、このレジストパターン１６ｂをエッチングマスクとして、露出しているチップ領域２０の遮光層１３ｂをエッチングする（図５（Ｂ））。
最後にレジストパターン１６ｂを除去することにより、位相シフトマスク１０が完成する（図５（Ｃ））。

上記のような製造方法によれば、１つめの製造方法に比べて重ね合わせ露光の工程が１回増えることになるが、前述したフィディシャルパターン３３部の遮光層１３のダメージを防止でき、信頼性の高い、高品質の位相シフトマスク１０を提供することが可能となる。

次に、本実施の形態の位相シフトマスク１０を、実際の半導体装置の製造に適用した例を説明する。
図６〜図１１は、半導体装置の製造工程の一工程を示す断面図である。

まず、ウェハ（シリコン基板）１００中に、例えばＳＴＩ（Shallow Trench Isolation）法により、例えば深さ３００ｎｍのトレンチに埋め込まれてなる素子分離膜１０１を形成する。なお、図において、左側の素子領域がＮ型トランジスタ形成領域であり、右側の素子領域がＰ型トランジスタ形成領域であるものとする（図６（Ａ））。

次に、例えば熱酸化法により、素子分離膜１０１により画定された素子領域上に、犠牲酸化膜１０２を形成する。そしてフォトリソグラフィーにより、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜１０３を形成する。さらに、フォトレジスト膜１０３をマスクとしてイオン注入を行い、Ｎ型トランジスタ形成領域のシリコン基板１００中に、Ｐ型不純物拡散領域１０４、１０５、１０６を形成する（図６（Ｂ））。

ここで、Ｐ型不純物拡散領域１０４は、例えばインジウムイオン（Ｉｎ⁺）を、加速エネルギーを６０ｋｅＶ、ドーズ量を１×１０¹³ｃｍ^-2としてイオン注入することにより形成する。

また、Ｐ型不純物拡散領域１０５は、例えばインジウムイオンを、加速エネルギーを１８０ｋｅＶ、ドーズ量を３×１０¹³ｃｍ^-2としてイオン注入することにより形成する。
Ｐ型不純物拡散領域１０６は、例えばボロンイオン（Ｂ⁺）を、加速エネルギーを１５０ｋｅＶ、ドーズ量を３×１０¹³ｃｍ^-2としてイオン注入することにより形成する。

次いで、フォトリソグラフィーにより、Ｐ型トランジスタ形成領域を露出し、Ｎ型トランジスタ形成領域を覆うフォトレジスト膜１０７を形成する。そしてフォトレジスト膜１０７をマスクとしてイオン注入を行い、Ｐ型トランジスタ形成領域のシリコン基板１００中に、Ｎ型不純物拡散領域１０８、１０９、１１０を形成する（図７（Ａ））。

ここで、Ｎ型不純物拡散領域１０８は、例えば砒素イオン（Ａｓ⁺）を、加速エネルギーを１００ｋｅＶ、ドーズ量を５×１０¹²ｃｍ^-2としてイオン注入することにより形成する。

また、Ｎ型不純物拡散領域１０９は、例えば砒素イオンを、加速エネルギーを１５０ｋｅＶ、ドーズ量を３×１０¹³ｃｍ^-2としてイオン注入することにより形成する。
Ｎ型不純物拡散領域１１０は、例えばリンイオン（Ｐ⁺）を、加速エネルギーを３００ｋｅＶ、ドーズ量を３×１０¹³ｃｍ^-2としてイオン注入することにより形成する。

次に、例えば弗酸系の水溶液を用いたウェットエッチングにより、犠牲酸化膜１０２を除去する。そして、例えば熱酸化法により、犠牲酸化膜１０２を除去することにより露出する素子領域上に、例えば膜厚１ｎｍのシリコン酸化膜を成長し、シリコン酸化膜よりなるゲート絶縁膜１１１を形成する。そして、ゲート絶縁膜１１１上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚１００ｎｍのポリシリコン膜（図示せず）を堆積する。次いで、フォトリソグラフィー及びドライエッチングによりこのポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極１１２、１１３を形成する（図７（Ｂ））。

ここで、ゲート電極１１２はＮ型トランジスタのゲート電極であり、ゲート電極１１３はＰ型トランジスタのゲート電極である。
次に、フォトリソグラフィーにより、Ｎ型トランジスタ形成領域を露出し、Ｐ型トランジスタ形成領域を覆うフォトレジスト膜１１４を形成する。そしてこのフォトレジスト膜１１４及びゲート電極１１２をマスクとしてイオン注入を行い、ゲート電極１１２の両側のシリコン基板１００中に、Ｎ型トランジスタのエクステンション領域となるＮ型不純物拡散領域１１５を形成する。Ｎ型不純物拡散領域１１５は、例えば砒素イオンを、加速エネルギーを２ｋｅＶ、ドーズ量を１×１０¹⁵ｃｍ^-2としてイオン注入することにより形成する。さらに、フォトレジスト膜１１４及びゲート電極１１２をマスクとしてイオン注入を行い、Ｎ型トランジスタ形成領域にＰ型ポケット領域１１６を形成する（図８（Ａ））。

Ｐ型ポケット領域１１６は、例えばインジウムイオンを、加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０¹³ｃｍ^-2、基板法線に対するチルト角を２５度としてイオン注入することにより形成する。

次いで、フォトリソグラフィーにより、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜１１７を形成する。そしてこのフォトレジスト膜１１７及びゲート電極１１３をマスクとして、例えばボロンイオンを、加速エネルギーを０．５ｋｅＶ、ドーズ量を１×１０¹⁵ｃｍ^-2としてイオン注入し、Ｐ型トランジスタのエクステンション領域となるＰ型不純物拡散領域１１８を形成する。さらに、フォトレジスト膜１１７及びゲート電極１１３をマスクとしてイオン注入を行い、Ｐ型トランジスタ形成領域にＮ型ポケット領域１１９を形成する（図８（Ｂ））。

Ｎ型ポケット領域１１９は、例えば砒素イオンを、加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０¹³ｃｍ^-2、基板法線に対するチルト角を２５度としてイオン注入することにより形成する。

次いで、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をドライエッチングによりエッチバックし、ゲート電極１１２、１１３の側壁部分に側壁絶縁膜１２０を形成する（図９（Ａ））。

その後、フォトリソグラフィーにより、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜１２１を形成する。そしてこのフォトレジスト膜１２１、ゲート電極１１２及び側壁絶縁膜１２０をマスクとしてイオン注入を行い、ゲート電極１１２の両側のシリコン基板１００中に、Ｎ型不純物領域１２２を形成する（図９（Ｂ））。

Ｎ型不純物領域１２２は、例えばリンイオンを、加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2としてイオン注入することにより形成する。
次いで、フォトリソグラフィーにより、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜１２３を形成する。そしてこのフォトレジスト膜１２３、ゲート電極１１３及び側壁絶縁膜１２０をマスクとしてイオン注入を行い、ゲート電極１１３の両側のシリコン基板１００中に、Ｐ型不純物領域１２４を形成する（図１０（Ａ））。

Ｐ型不純物領域１２４は、例えばボロンイオンを、加速エネルギーを５ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2としてイオン注入することにより形成する。
次いで、例えば１０００℃、３秒間の短時間熱処理を行い、注入した不純物を活性化する。これにより、Ｎ型トランジスタ形成領域には、Ｐ型不純物拡散領域１０４、１０５、１０６を含むＰ型ウェル１２５と、Ｎ型不純物拡散領域１１５、１２２よりなるエクステンションソース・ドレイン構造のＮ型ソース／ドレイン領域１２６とが形成される。また、Ｐ型トランジスタ形成領域には、Ｎ型不純物拡散領域１０８、１０９、１１０を含むＮ型ウェル１２７と、Ｐ型不純物拡散領域１１８、１２４よりなるエクステンションソース・ドレイン構造のＰ型ソース／ドレイン領域１２８とが形成される（図１０（Ｂ））。

次いで、シリコン窒化膜１２９をゲート構造体及びシリコン基板１００全面を覆うように成膜する。さらに、ＣＶＤ法により厚さ４００ｎｍのシリコン酸化膜よりなる層間絶縁膜１３０を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いてこの層間絶縁膜１３０を平坦化する。

次に、トランジスタのソース／ドレイン領域１２６、１２８を露出させ、電極を取り出すためのコンタクトホール形成を行う。このときに図１で示したような本実施の形態の位相シフトマスク１０を適用する。そのために、層間絶縁膜１３０上に、反射防止膜１３１及びフォトレジスト膜１３２を形成する（図１１（Ａ））。

図１１（Ａ）のような半導体装置において、ＡｒＦエキシマレーザを光源とする縮小投影露光装置により、本実施の形態の位相シフトマスク１０を用いて露光を行い回路パターン２０ａを転写した。その際の露光条件は、開口率（ＮＡ）：０．７０，σ値：０．７０とし、露光量：４７０Ｊ／ｃｍ²とした。

次いで、現像を行い、レジストパターン１３３を形成する（図１１（Ｂ））。
この状態の半導体装置をウェハパターン検査装置（ＫＬＡ社製 ＫＬＡ２３５０）を用いて検査したところ、デバイスパターン領域外に存在するパターンの写り込みは全く検出されず、本実施の形態の位相シフトマスク１０の有効性が確認された。

（付記１） 透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とが順に積層され、所望のパターン形状の開口により、半導体チップに転写するチップ領域には回路パターン、前記チップ領域外には非回路パターンが形成されたフォトマスクにおいて、
前記チップ領域では、前記遮光層が除去され、且つ、前記回路パターンに応じた開口がなされた前記位相シフト層が露出しており、
前記チップ領域の周囲に、前記遮光層のみが開口され、その開口部に前記位相シフト層が露出した非回路パターンを有したことを特徴とするフォトマスク。

（付記２） 前記非回路パターンは、前記回路パターンの位置精度測定用のモニタパターンであることを特徴とする付記１記載のフォトマスク。
（付記３） 前記非回路パターンは、前記回路パターンの欠陥検査におけるアライメント用のパターンであることを特徴とする付記１記載のフォトマスク。

（付記４） 前記非回路パターンは、前記回路パターンの線幅測定装置におけるアライメント用のパターンであることを特徴とする付記１記載のフォトマスク。
（付記５） 前記非回路パターンは、マスク描画装置において重ね合わせ描画を行う際のアライメント用ターゲットパターンであることを特徴とする付記１記載のフォトマスク。

（付記６） 前記非回路パターンは、マスク描画装置において重ね合わせ描画を行う際に用いるアライメント精度測定用パターンであることを特徴とする付記１記載のフォトマスク。

（付記７） 前記非回路パターンは、マスク識別用のバーコードパターンであることを特徴とする付記１記載のフォトマスク。
（付記８） 前記非回路パターンは、マスク識別用のナンバリングパターンであることを特徴とする付記１記載のフォトマスク。

（付記９） 前記チップ領域から１５ｍｍ以内の範囲に存在する前記非回路パターンの前記開口部には、前記位相シフト層が露出していることを特徴とする付記１記載のフォトマスク。

（付記１０） 前記位相シフト層と前記遮光層は、それぞれ選択的にエッチング可能な材料にて構成されていることを特徴とする付記１記載のフォトマスク。
（付記１１） 前記位相シフト層は、ＭｏＳｉＯＮ膜であることを特徴とする付記１記載のフォトマスク。

（付記１２） 前記遮光層は、クロムとクロム酸化物の積層膜で構成されていることを特徴とする付記１記載のフォトマスク。
（付記１３） 露光光の位相を変化させる機能を有するフォトマスクの製造方法において、
透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とを順に積層する工程と、
半導体チップに転写するチップ領域の回路パターン及び前記チップ領域外の非回路パターンのパターン形状の開口部を前記遮光層に形成する工程と、
前記チップ領域が開口され、且つ、前記チップ領域の周囲の前記非回路パターンの前記開口部を覆うようなレジストパターンを形成し、前記レジストパターンと前記チップ領域に露出している前記遮光層をマスクとして前記位相シフト層をエッチングする工程と、
前記チップ領域内の前記遮光層を除去する工程と、
を有することを特徴とするフォトマスクの製造方法。

（付記１４） 高い光透過率を必要とする前記非回路パターンに対しては前記開口部を覆わず前記非回路パターンに応じた前記レジストパターンを形成し、前記レジストパターンをマスクとして前記位相シフト層をエッチングし、
前記レジストパターンをマスクとして、前記チップ領域内の前記遮光層を除去することを特徴とする付記１３記載のフォトマスクの製造方法。

（付記１５） 前記高い光透過率を必要とする前記非回路パターンは、露光装置との位置合わせ用のフィディシャルパターンであることを特徴とする付記１４記載のフォトマスクの製造方法。

（付記１６） 前記高い光透過率を必要とする前記非回路パターンを含む所定の領域内を開口した前記レジストパターンを形成し、その開口部に露出した前記遮光層をマスクとして前記位相シフト層をエッチングすることを特徴とする付記１３記載のフォトマスクの製造方法。

（付記１７） 前記高い光透過率を必要とする前記非回路パターンは、露光装置との位置合わせ用のフィディシャルパターンであることを特徴とする付記１６記載のフォトマスクの製造方法。

（付記１８） 半導体装置の製造方法において、
透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とが順に積層され、所望のパターン形状の開口により、半導体チップに転写するチップ領域には回路パターン、前記チップ領域外には非回路パターンが形成されたフォトマスクであって、前記チップ領域では前記遮光層が除去され、前記回路パターンに応じた開口がなされた前記位相シフト層が露出しており、前記チップ領域の周囲に、前記遮光層のみが開口され、その開口部に前記位相シフト層が露出した非回路パターンを有したフォトマスクを用いて露光を行う露光工程を有することを特徴とする半導体装置の製造方法。

本実施の形態の位相シフトマスクの構造を示す図であり、（Ａ）は平面図であり、（Ｂ）はＡ−Ａ線での断面図である。 本実施の形態の位相シフトマスクの製造方法における一工程を示す断面図である（その１）。 本実施の形態の位相シフトマスクの製造方法における一工程を示す断面図である（その２）。 本実施の形態の位相シフトマスクの他の製造方法における一工程を示す断面図である（その１）。 本実施の形態の位相シフトマスクの他の製造方法における一工程を示す断面図である（その２）。 半導体装置の製造工程の一工程を示す断面図である（その１）。 半導体装置の製造工程の一工程を示す断面図である（その２）。 半導体装置の製造工程の一工程を示す断面図である（その３）。 半導体装置の製造工程の一工程を示す断面図である（その４）。 半導体装置の製造工程の一工程を示す断面図である（その５）。 半導体装置の製造工程の一工程を示す断面図である（その６）。 従来の代表的なハーフトーン型の位相シフトマスクの構造を示す図であり、（Ａ）は平面図であり、（Ｂ）はＢ−Ｂ線での断面図である。 従来の位相シフトマスクの製造方法の一工程を示す断面図である（その１）。 従来の位相シフトマスクの製造方法の一工程を示す断面図である（その２）。

符号の説明

１０ 位相シフトマスク
１１ 透明基板
１２ 位相シフト層
１３ 遮光層
２０ チップ領域
２０ａ 回路パターン
３０ モニタパターン
３１ アライメント用ターゲットパターン
３２ アライメント精度測定用パターン
３３ フィディシャルパターン
３４ 欠陥検査におけるアライメント用のパターン（または線幅測定装置におけるアライメント用のパターン）
３５ バーコードパターン
３６ ナンバリングパターン

Claims (6)

1. 透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とが順に積層され、所望のパターン形状の開口により、半導体チップに転写するチップ領域には回路パターン、前記チップ領域外には非回路パターンが形成されたフォトマスクにおいて、
   前記チップ領域では、前記遮光層が除去され、且つ、前記回路パターンに応じた開口がなされた前記位相シフト層が露出しており、
   前記チップ領域の周囲に、前記チップ領域から１５ｍｍ以内の領域において前記遮光層のみが開口され、その開口部に前記位相シフト層が露出した、前記回路パターンの位置精度を測定するための位置精度測定用モニタパターンと、前記チップ領域から１５ｍｍを超える領域において前記遮光層及び前記位相シフト層の両方が開口され、その開口部に前記透明基板が露出した、露光装置との位置合わせを行うためのフィディシャルパターンとを含む非回路パターンを有したことを特徴とするフォトマスク。
2. 前記チップ領域から１５ｍｍ以内の範囲に存在する前記非回路パターンの前記開口部には、前記位相シフト層が露出していることを特徴とする請求項１記載のフォトマスク。
3. 前記位相シフト層と前記遮光層は、それぞれ選択的にエッチング可能な材料にて構成されていることを特徴とする請求項１記載のフォトマスク。
4. 前記遮光層は、クロムとクロム酸化物の積層膜で構成されていることを特徴とする請求項１記載のフォトマスク。
5. 露光光の位相を変化させる機能を有するフォトマスクの製造方法において、
   透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とを順に積層する工程と、
   半導体チップに転写するチップ領域の回路パターン及び前記チップ領域外の、前記チップ領域から１５ｍｍ以内の領域に形成される、前記回路パターンの位置精度を測定するための位置精度測定用モニタパターンと、前記チップ領域から１５ｍｍを超える領域に形成される、露光装置との位置合わせを行うためのフィディシャルパターンとを含む非回路パターンのパターン形状の開口部を前記遮光層に形成する工程と、
   前記チップ領域及び、前記チップ領域外の領域のうち、前記フィディシャルパターンが形成される領域が開口され、且つ、前記位置精度測定用モニタパターンが形成される領域を覆うようなレジストパターンを形成し、前記レジストパターンと前記チップ領域に露出している前記遮光層をマスクとして前記位相シフト層をエッチングする工程と、
   前記チップ領域内の前記遮光層を除去する工程と、
   を有することを特徴とするフォトマスクの製造方法。
6. 半導体装置の製造方法において、
   透明基板上に露光光の位相をシフトさせる位相シフト層と、遮光層とが順に積層され、所望のパターン形状の開口により、半導体チップに転写するチップ領域には回路パターン、前記チップ領域外には非回路パターンが形成されたフォトマスクであって、前記チップ領域では前記遮光層が除去され、且つ、前記回路パターンに応じた開口がなされた前記位相シフト層が露出しており、前記チップ領域の周囲に、前記チップ領域から１５ｍｍ以内の領域において前記遮光層のみが開口され、その開口部に前記位相シフト層が露出した、前記回路パターンの位置精度を測定するための位置精度測定用モニタパターンと、前記チップ領域から１５ｍｍを超える領域において前記遮光層及び前記位相シフト層の両方が開口され、その開口部に前記透明基板が露出した、露光装置との位置合わせを行うためのフィディシャルパターンとを含む非回路パターンを有したフォトマスクを用いて露光を行う露光工程を有することを特徴とする半導体装置の製造方法。

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