JP2001052993A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 アライメント光の波長、基板上に形成される
膜の種類や膜厚によらず正確な位置合わせが行われる半
導体装置及びその製造方法を提供する。 【解決手段】 基板１の表面側に複数のトレンチ５ａ，
５ｂ，５ｃを形成し、これらのトレンチ５ａ，５ｂ，５
ｃ内を埋め込む状態で、酸化シリコンからなる埋め込み
絶縁膜７を基板１上に形成する。トレンチ５ａ及びトレ
ンチ５ｂ内に埋め込み絶縁膜７を残し、トレンチ５ｃ内
の埋め込み絶縁膜７を除去したのち、基板１上の絶縁膜
７をＣＭＰ法によって研磨し、トレンチ５ａ及びトレン
チ５ｂ内にのみ埋め込み絶縁膜７を残す。これによっ
て、基板１の表面側に、トレンチ５ａ内に埋め込み絶縁
膜７を埋め込んでなる素子分離９と、トレンチ５ｂに埋
め込み絶縁膜７を埋め込んでなる第１のアライメントマ
ーク１０と、トレンチ５ｃからなる第２のアライメント
マーク１１とを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特にはトレンチ素子分離及び
トレンチを用いたアライメントマークを有する半導体装
置及びその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路のような半導体装置にお
いては、素子間もしくは素子内における所要部間の絶縁
分離として、基板表面に形成したトレンチに絶縁膜を埋
め込んでなるトレンチ素子分離が広く用いられている。
このようなトレンチ素子分離を有する半導体装置を製造
する場合には、先ず、図３に示すように、基板１０１の
表面側に素子分離用のトレンチ１０２ａを形成する。こ
の際、基板１０１の表面側には、リソグラフィーの際の
位置合わせのターゲットとなるアライメントマーク用の
トレンチ１０２ｂを同時に形成する。その後、これらの
トレンチ１０２ａ，１０２ｂが埋め込まれる膜厚で光を
透過する絶縁膜１０３を成膜し、ＣＭＰ（Chemical Mec
hanical Polishing ；化学的機械研磨）法によって絶縁
膜１０３を表面側から研磨してトレンチ１０２ａ，１０
２ｂ内にのみ絶縁膜１０３を残す。以上によって、トレ
ンチ１０２ａ内に絶縁膜１０３を埋め込んでなる素子分
離１０４と、トレンチ１０２ｂ内に絶縁膜１０３を埋め
込んでなるアライメントマーク１０５が得られる。

【０００３】その後、素子分離１０４及びアライメント
マーク１０５を覆う状態で、基板１の上方にレジスト膜
１０６を形成し、このレジスト膜１０６に対して、レチ
クル（図示省略）を用いたパターン露光及びその後の現
像処理を行うことによって、レジスト膜１０６に開口部
（図示省略）を形成する。パターン露光においては、光
照射によってアライメントマーク１０５を検出してレチ
クルの位置合わせを行い、素子分離１０４に対して所定
の位置に開口部が形成されるようにする。アライメント
マーク１０５を検出する際には、例えば基板１０１の表
面で反射させたアライメント光の位相変化によって、基
板１０１表面の段差を検知し、これによってアライメン
トマーク１０５の位置を得ている。

【０００４】

【発明が解決しようとする課題】ところが、このような
半導体装置及び半導体装置の製造方法には、次のような
課題がある。すなわち、図４に示すように、さらに工程
が進み、素子分離１０４及びアライメントマーク１０５
を覆う状態で、タングステンシリサイドのような光反射
膜１０７が基板１０１上に形成された場合、光反射膜１
０７表面の段差が小さくなるため、アライメント光を用
いてアライメントマーク１０５を検出することが困難に
なる。このため、この光反射膜１０７上のレジスト膜１
０８に対してパターン露光を行う場合、レチクルの位置
合わせが困難になる。

【０００５】そこで、図５に示すように、トレンチ１０
２ａ，１０２ｂ内に絶縁膜１０３を埋め込んだ後、アラ
イメントマーク用のトレンチ１０２ｂ内の絶縁膜１０３
のみを除去し、トレンチ１０２ｂからなるアライメント
マーク１０５’を形成することが考えられた。このよう
なアライメントマーク１０５’を設けた場合には、基板
１０１上に光反射膜１０７が形成された場合であって
も、光反射膜１０７表面の段差が確保されるため、アラ
イメント光を用いてアライメントマーク１０５’を検出
することができる。

【０００６】しかしこのようなアライメントマーク１０
５’を用いた場合であっても、図６に示すように、この
アライメントマーク１０５’の段差が埋め込まれる程に
膜厚の厚いレジスト膜１０９が、基板１０１上に表面平
坦に形成された場合、アライメントマーク１０５’を構
成するトレンチ１０２ｂの段差と、アライメントマーク
１０５’を検出するための照射光の波長との関係によっ
ては、アライメントマーク１０５’部分においてこの照
射光が干渉し、アライメントマーク１０５’を検出でき
ないことがある。特に、アライメント光の波長λ（例え
ばλ＝５３０ｎｍ〜８００ｎｍ程度）に対して、トレン
チ１０２の深さが１／４程度にまで浅くなった場合に
は、アライメントマーク１０５’の検出が困難になる。

【０００７】

【課題を解決するための手段】このような課題を解決す
るための本発明の半導体装置は、基板の表面側に形成さ
れたトレンチ内に光を透過する絶縁物を埋め込んでなる
第１のアライメントマークと、この基板の表面側に形成
されたトレンチからなる第２のアライメントマークとを
有することを特徴としている。

【０００８】また、本発明の半導体装置の製造方法は、
基板の表面側に複数のトレンチを形成する工程と、これ
らのトレンチのうちの少なくとも１つを残して他のトレ
ンチの内部に光を透過する絶縁膜を埋め込む工程とを行
う。これによって、基板の表面側に、トレンチに光を透
過する絶縁膜を埋め込んでなる第１のアライメントマー
クと、トレンチからなる第２のアライメントマークとを
形成することを特徴としている。

【０００９】このような半導体装置及び半導体装置の製
造方法では、基板の表面側には、トレンチ内に絶縁膜を
埋め込んでなる第１のアライメントマークと、トレンチ
からなる第２のアライメントマークと設けられる。この
ため、第１のアライメントマーク及び第２のアライメン
トマークを覆う状態で光反射膜が形成され、トレンチに
絶縁膜を充填してなる第１のアライメントマークが光反
射膜で覆われることによって第１のアライメントマーク
部分の表面段差が小さくなり、第１のアライメントマー
クをアライメント光の照射によって検出することが困難
になった場合であっても、トレンチからなる第２のアラ
イメントマークを覆う光反射膜部分の表面段差が確保さ
れるため、第２のアライメントマークがアライメント光
の照射によって検出される。一方、トレンチからなる第
２のアライメントマークが埋め込まれる程度に膜厚の厚
いレジスト膜が形成され、第２のアライメントマークを
構成するトレンチの深さと、アライメント光の波長との
関係によって、第２のアライメントマーク部分において
このアライメント光が干渉し、第２のアライメントマー
クの検出が困難になった場合であっても、第１のアライ
メントマークにおいてはトレンチに埋め込まれた絶縁膜
部分をアライメント光が通過することで位相にずれが生
じるため、アライメント光の干渉が防止され、第１のア
ライメントマークが検出される。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２の断面工程図に基づいて詳細に説明する。

【００１１】先ず、図１（１）に示すように、単結晶シ
リコンからなる基板１を用意し、熱酸化法によってその
表面に例えば厚さ約１０ｎｍの酸化膜（いわゆるパッド
酸化膜）２を形成する。

【００１２】次に、このパッド酸化膜２上に、以降の工
程で行われるＣＭＰ法による研磨において、研磨ストッ
パとなるストッパ層３を被着形成する。このストッパ層
３は、例えば膜厚約２００ｎｍの窒化シリコン膜からな
ることとする。

【００１３】その後、図１（２）に示すように、このス
トッパ層３上にレジストパターン４を形成し、このレジ
ストパターン４をマスクにして、ストッパ層３、パッド
酸化膜２及び基板１の表面層を順次異方性エッチングす
る。この異方性エッチングは、例えば、ＲＩＥ（Reacti
ve Ion Etching；反応性イオンエッチンッグ）法によっ
て行うこととする。これによって、基板１の表面側に、
例えば深さ約４００ｎｍのトレンチ５ａ，５ｂ，５ｃを
形成する。これらのトレンチ５ａ，５ｂ，５ｃは、素子
分離として用いられるトレンチ５ａ、及び位置合わせの
ためのターゲットとなるアライメントマーク用のトレン
チ５ｂ，５ｃである。

【００１４】次に、図１（３）に示すように、レジスト
パターン（４）を剥離した後、熱酸化法によってトレン
チ５ａ，５ｂ，５ｃの内壁に内壁酸化膜６を成長させ
る。この熱酸化においては、例えば塩酸を１％含むドラ
イ酸化雰囲気中で１０００℃の加熱を行うこととする。

【００１５】以上の後、トレンチ５ａ，５ｂ，５ｃ内が
埋め込まれる膜厚で、基板１の上方の全面に酸化シリコ
ンからなる埋め込み絶縁膜７を形成する。この埋め込み
絶縁膜７は、ＨＤＰ−ＣＶＤ（High Density Plasma-Ch
emical Vapor Deposition)法によって、例えば約６００
ｎｍ程度の膜厚で形成する。尚、この埋め込み絶縁膜７
には、光を透過する材料を用いることとする。

【００１６】次に、図１（４）に示すように、基板１の
上方にレジストパターン８を形成し、このレジストパタ
ーン８をマスクにして、一部の面積の広いストッパ層３
上の埋め込み絶縁膜７をエッチング除去し、次のＣＭＰ
工程における残渣（ストッパ層３上の埋め込み絶縁膜
７）を防止する。また、ここでは同時に、アライメント
マーク用のトレンチ５ｂ，５ｃのうちの一つのトレンチ
５ｃ内の埋め込み絶縁膜７をエッチング除去する。

【００１７】次いで、図１（５）に示すように、レジス
トパターン（８）を除去した後、ＣＭＰ法によってスト
ッパ層３が露出するまで埋め込み絶縁膜７を研磨しトレ
ンチ５ａ，５ｂ内にのみ埋め込み絶縁膜７を残す。

【００１８】以上のようにして、基板１の表面側に、ト
レンチ５ａ内に埋め込み絶縁膜７を埋め込んでなる素子
分離９と、トレンチ５ｂ内に埋め込み絶縁膜７を埋め込
んでなる第１のアライメントマーク１０と、トレンチ５
ｃからなる第２のアライメントマーク１１とを形成す
る。

【００１９】その後、図２（１）に示すように、窒化シ
リコンからなるストッパ層（３）を加熱したリン酸水溶
液によるウェットエッチングにて除去する。

【００２０】次に、素子分離９、第１のアライメントマ
ーク１０及び第２のアライメントマーク１１を覆う状態
で、基板１の上方にレジスト膜１２を形成する。このレ
ジスト膜１２は、イオン注入のマスクとしての十分な厚
さを有し、表面平坦に形成されることとする。

【００２１】その後、図２（２）に示すように、このレ
ジスト膜１２に対して、レチクル（図示省略）を用いた
パターン露光及びその後の現像処理を行うことによっ
て、レジスト膜１２に基板１の表面層のパッド酸化膜２
表面を露出させた開口部１２ａを形成する。このパター
ン露光においては、トレンチ５ｂ内に埋め込み絶縁膜７
を埋め込んでなる第１のアライメントマーク１０を用い
てレチクルの位置合わせを行うこととする。この際、ア
ライメント光を基板１の表面側に照射し、基板１の表面
で反射されたアライメント光の位相の変化によって第１
のアライメントマーク１０の位置を検知する。

【００２２】次に、以上のようにして開口部１２ａが形
成されたレシスト膜１２をマスクに用いたイオン注入に
よって、基板１の表面層にウェル拡散層を形成するため
の不純物１３を導入する。

【００２３】次いで、図２（３）に示すように、レジス
ト膜（１２）を剥離した後、フッ酸を用いたウェットエ
ッチングによってパッド酸化膜（２）と第２のアライメ
ントマーク１１の内壁酸化膜（６）を除去する。その
後、基板１の露出表面にゲート酸化膜１４を５ｎｍの膜
厚で形成し、次に、基板素子分離９、第１のアライメン
トマーク１０及び第２のアライメントマーク１１を覆う
状態で、基板１の上方にポリシリコン膜１５（膜厚１０
０ｎｍ）、タングステンシリサイド膜１６（膜厚１００
ｎｍ）を形成する。そして、さらに、このタングステン
シリサイド膜１６上にレジスト膜１７を形成する。

【００２４】その後、図２（４）に示すように、レチク
ル（図示省略）を用いたパターン露光及びその後の現像
処理を行うことによって、このレジスト膜１７をパター
ニングし、ゲート領域を覆うレジストパターン１７ａを
形成する。このパターン露光では、トレンチ５ｃからな
る第２のアライメントマーク１１を用いてレチクルの位
置合わせを行うこととする。この際、アライメント光を
基板１の表面側に照射し、レジスト膜（１７）下のタン
グステンシリサイド膜１６の表面で反射されたアライメ
ント光の位相の変化によって第２のアライメントマーク
１１の位置を検知する。

【００２５】次に、ここでの図示は省略したが、レジス
トパターン１７ａをマスクに用いたドライエッチングに
よって、タングステンシリサイド膜１６、ポリシリコン
膜１５、及びゲート酸化膜１４を所要の形状にパターニ
ングし、タングステンシリサイド膜１６、ポリシリコン
膜１５からなるゲート電極を形成する。しかる後、この
ゲート電極をマスクに用いたイオン注入によって、基板
１の表面層にソース及びドレイン（図示省略）を形成す
るための不純物を導入し、ＭＯＳＦＥＴを形成する。

【００２６】このようにして得られた半導体装置は、ト
レンチ５ｂ内に埋め込み絶縁膜７を埋め込んでなる第１
のアライメントマーク１０と、トレンチ５ｃからなる第
２のアライメントマーク１１とが同一の基板１に設けら
れたものになる。

【００２７】このため、図２（１）を用いて説明したよ
うに、トレンチ５ｃからなる第２のアライメントマーク
１１が埋め込まれる程度に膜厚が厚く表面平坦なレジス
ト膜１２が基板１上に形成され、トレンチ５ｃの深さ
と、アライメント光の波長λとの関係によって、第２の
アライメントマーク１１部分においてこのアライメント
光が干渉し、第２のアライメントマーク１１の検出が困
難な場合であっても、第１のアライメントマーク１０に
おいてはトレンチ５ｂ内の埋め込み絶縁膜７部分をアラ
イメント光が通過することで位相にずれが生じるため、
アライメント光の干渉が防止され、第１のアライメント
マーク１０が検出される。したがって、パターン露光の
際の位置合わせが正確に行われ、図２（２）に示したよ
うに、素子分離９に対する開口部１２ａの位置精度を確
保することができる。

【００２８】一方、図２（３）を用いて説明したよう
に、基板１上に光反射膜となるタングステンシリサイド
膜１６が形成され、第１のアライメントマーク１０がタ
ングステンシリサイド膜１６で覆われることによって表
面段差が小さくなり、第１のアライメントマーク１０を
アライメント光の照射によって検出することが困難にな
った場合であっても、トレンチ５ｃからなる第２のアラ
イメントマーク１１を覆うタングステンシリサイド膜１
６部分の表面段差は確保されるため、第２のアライメン
トマーク１６がアライメント光の照射によって検出され
る。したがって、パターン露光の際の位置合わせが正確
に行われ、図２（４）に示したように、例えば素子分離
９に対するレジストパターン１７ａの位置精度を確保す
ることができる。

【００２９】

【発明の効果】以上説明したように本発明によれば、ト
レンチ内に光を透過する絶縁膜を埋め込んでなる第１の
アライメントマークと、トレンチからなる第２のアライ
メントマークとを同一の基板に設けたことで、トレンチ
の深さ、アライメント光の波長及び基板上に形成される
膜の種類や膜厚によらず、第１のアライメントマーク及
び第２のアライメントマークのうちの何方か一方を用い
てアライメント光を用いた位置合わせを行うことが可能
になる。このため、位置合わせ不良によるパターンの位
置ずれを防止することができ、半導体装置の歩留りの向
上を図ることが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するための断面工程
図（その１）である。

【図２】本発明の実施の形態を説明するための断面工程
図（その２）である。

【図３】従来の技術を説明するための断面図である。

【図４】従来の技術の課題を説明するための断面図であ
る。

【図５】他の従来の技術を説明するための断面図であ
る。

【図６】他の従来の技術の課題を説明するための断面図
である。

【符号の説明】

１…基板、５ｂ，５ｃ…トレンチ、７…埋め込み絶縁
膜、１０…第１のアライメントマーク、１１…第２のア
ライメントマーク

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基板の表面側に形成されたトレンチ内に
   光を透過する絶縁物を埋め込んでなる第１のアライメン
   トマークと、 前記基板の表面側に形成されたトレンチからなる第２の
   アライメントマークとを有することを特徴とする半導体
   装置。
2. 【請求項２】 基板の表面側に複数のトレンチを形成す
   る工程と、 前記トレンチのうちの少なくとも１つを残して他のトレ
   ンチの内部に光を透過する絶縁膜を埋め込む工程とを行
   い、 前記トレンチに前記絶縁膜を埋め込んでなる第１のアラ
   イメントマークと、前記トレンチからなる第２のアライ
   メントマークとを形成することを特徴とする半導体装置
   の製造方法。