JPH11233411A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11233411A
JPH11233411A JP10031828A JP3182898A JPH11233411A JP H11233411 A JPH11233411 A JP H11233411A JP 10031828 A JP10031828 A JP 10031828A JP 3182898 A JP3182898 A JP 3182898A JP H11233411 A JPH11233411 A JP H11233411A
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    • Y10S438/976—Temporary protective layer

Abstract

(57)【要約】 【課題】 低コストで高精度の重ね合わせによりパター
ンを形成することができる半導体装置の製造方法を提供
する。 【解決手段】 ＷＳｉ膜からなる導電層１２を全面に堆
積する。そして、フォトレジストを全表面に塗布した
後、半導体基板１の上方に配置された配線形成マスク１
５を介して縮小投影型露光装置により露光光１４をフォ
トレジストに照射する。このとき、配線形成マスク１５
はコンタクトホール１０及びその周辺領域又は凸型アラ
イメントマーク３と整合する領域のみに遮光部を有して
いる。そして、現像を行うことにより、コンタクトホー
ル１０及びその周辺領域上並びに凸型アライメントマー
ク３上にフォトレジスト１３を選択的に残存させる。次
に、フォトレジスト１３をマスクとして、異方性ドライ
エッチングにより導電層１２のエッチングを行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は下層パターンと上層
パターンとの重ね合わせにアライメントマークを使用す
る半導体装置の製造方法に関し、特に、アライメントマ
ークの形状変化の防止を図った半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体装置の製造工程中のリソグラフィ
工程において、下層パターンと上層パターンとを高い精
度で重ね合わせるために、下層パターンにアライメント
マークを形成して、これを目標にして上層パターン用の
マスクの位置合わせを行う方法がとられている。図６
（ａ）乃至（ｄ）及び図７（ａ）乃至（ｃ）は従来の半
導体装置の製造方法を工程順に示す断面図である。
【０００３】従来の半導体装置の製造方法においては、
先ず、図６（ａ）に示すように、半導体基板１０１上に
素子分離酸化膜１０１ａ及びゲートパターン１０２を形
成し、凸型アライメントマーク１０３を形成する。
【０００４】次に、図６（ｂ）に示すように、厚さが、
例えば８００ｎｍ程度の酸化膜１０４’を化学的気相成
長（ＣＶＤ）法等により全面に堆積する。そして、リフ
ロー、エッチバック又は化学的機械研磨（ＣＭＰ）法等
を行い表面を平坦化して平坦な酸化膜１０４を形成す
る。
【０００５】その後、図６（ｃ）に示すように、フォト
レジスト１０５を全表面に塗布した後、半導体基板１０
１の上方に配置され所定の形状を有するコンタクト形成
マスク１０７を介して縮小投影型露光装置により露光光
１０６をフォトレジスト１０５に照射する。これによ
り、コンタクト開口部１０８及びアライメントマーク開
口部１０９が同時に露光される。そして、現像を行う。
【０００６】次いで、図６（ｄ）に示すように、ドライ
エッチング法でコンタクト開口部１０８及びアライメン
トマーク開口部１０９の酸化膜１０４を除去することに
より、コンタクトホール１１０を開口すると同時に、ア
ライメントマーク１０３を露呈させる。
【０００７】次に、図７（ａ）に示すように、厚さが、
例えば８００ｎｍ程度のポリシリコン膜１１１を堆積
し、等方性エッチングによりポリシリコン膜１１１をエ
ッチバックすることにより、コンタクトホール１１０内
にポリシリコン膜１１１を埋め込む。
【０００８】その後、図７（ｂ）に示すように、厚さ
が、例えば１００ｎｍのＷＳｉ膜からなる導電層１１２
を全面に堆積する。そして、フォトレジストを全表面に
塗布した後、半導体基板１０１の上方に配置された配線
形成マスク１１５を介して縮小投影型露光装置により露
光光１１４をフォトレジストに照射する。このとき、配
線形成マスク１１５はコンタクトホール１１０と整合す
る領域のみに遮光部を有している。そして、現像を行う
ことにより、配線層形成予定領域、例えばコンタクトホ
ール１１０上にフォトレジスト１１３を残存させる。
【０００９】次いで、図７（ｃ）に示すように、フォト
レジスト１１３をマスクとして、異方性ドライエッチン
グにより導電層１１２のエッチングを行う。これによ
り、コンタクトホール１１０に接続された配線層１１
２’が形成される。
【００１０】その後、図示しないが、露呈された凸型ア
ライメントマーク１０３を目標としてマスクの位置合わ
せをして、上層パターンを形成する。
【００１１】しかし、この従来の半導体の製造方法で
は、導電層１１２をエッチングする際に、図７（ｃ）に
示すように、凸型アライメントマーク１０３が変形して
しまう。凸型アライメントマーク１０３が変形すると、
上層パターンの重ね合わせの際に、マスクの位置合わせ
の精度が低下してしまう。
【００１２】また、アライメントマークの検出を容易に
するために、アライメントマークと半導体基板との段差
を大きくする方法が提案されている（特開平１−１４９
４３５号公報）。図８（ａ）乃至（ｄ）は特開平１−１
４９４３５号公報に記載された従来の半導体装置の製造
方法を工程順に示す断面図である。この公報に開示され
た従来の製造方法においては、先ず、図８（ａ）に示す
ように、半導体基板４１上に下地絶縁膜４２を形成し、
その上にアライメントマークとして下地金属配線４３を
形成する。
【００１３】次に、図８（ｂ）に示すように、下地金属
配線４３を覆うように酸化膜４４を形成し平坦化を行っ
た後、全面にフォトレジスト４５を被覆する。そして、
コンタクトホールの露光と同時に下地金属配線４３及び
その周辺部を露光し、現像を行う。これにより、下地金
属配線４３及びその周辺部のフォトレジスト４５を除去
する。
【００１４】次いで、図８（ｃ）に示すように、コンタ
クトホールのエッチングと同時に下地金属配線４３及び
その周辺部をエッチングし、下地金属配線４３の上部を
酸化膜４４から露呈させる。
【００１５】その後、図８（ｄ）に示すように、上層金
属配線４６を形成し、その上にフォトレジスト４７を形
成する。そして、レーザ光等でアライメントを行う。
【００１６】更に、アライメントマークの損傷を防止す
るために、凹型のアライメントマークを形成する方法が
提案されている（特開平５−３６６００号公報）。図９
（ａ）乃至（ｄ）及び図１０（ａ）乃至（ｃ）は特開平
５−３６６００号公報に記載された従来の半導体装置の
製造方法を工程順に示す断面図である。この公報に開示
された従来の製造方法においては、先ず、図９（ａ）に
示すように、半導体基板５１に凹型アライメントマーク
５２を形成し、全面にエッチバックフォトレジスト５３
を形成する。このエッチバックフォトレジスト５３は平
滑平面の表面を有している。また、半導体基板５１とエ
ッチバックフォトレジスト５３とはほぼ同等のエッチン
グ速度を有している。
【００１７】次に、図９（ｂ）に示すように、エッチバ
ックフォトレジスト５３上に感光性レジスト５４を塗布
する。なお、エッチバックフォトレジスト５３上には電
子線レジストが形成されてもよい。
【００１８】次いで、図９（ｃ）に示すように、アライ
メントマーク５２上の所定の領域にマスクを設けて矢印
で示すように、光により感光性レジスト５４を露光す
る。感光性レジスト５４の替わりに電子線レジストが使
用された場合には、電子線が照射される。
【００１９】そして、現像を行うことにより、図９
（ｄ）に示すように、アライメントマーク５２上の所定
の領域に感光性レジスト５４を残存させる。このとき、
エッチバックフォトレジスト５３は非感光性であり、除
去されず残存する。更に、半導体基板５１と同等のエッ
チング速度を保持させるために、残存した感光性レジス
ト５４をエッチバックフォトレジスト５３と共にベーキ
ングする。
【００２０】その後、図１０（ａ）に示すように、例え
ば反応性スパッタエッチング等のドライエッチングによ
り、矢印で示すように全面をエッチバックする。
【００２１】このエッチバックの初期には、アライメン
トマーク５２上の所定の領域では感光性レジスト５４
が、他の領域ではエッチバックフォトレジスト５３が夫
々エッチングされる。このため、前記所定の領域では感
光性レジスト５４がエッチングされた後、エッチバック
フォトレジスト５３がエッチングされるので、他の領域
において半導体基板５１が平坦化されたときには、図１
０（ｂ）に示すように、前記特定領域内ではエッチバッ
クフォトレジスト５３は残存している。つまり、アライ
メントマーク５２はエッチングから保護されている。
【００２２】次に、図１０（ｃ）に示すように、残存し
ているエッチバックフォトレジスト５３を除去すること
により、保護されていた凹型アライメントマーク５２を
露出させる。これにより、半導体基板５１の平坦化が終
了する。
【００２３】また、露光の際の焦点ずれを防止するため
に、スクライブ線領域と素子領域との高さの相違を低減
する半導体装置の製造方法が提案されている（特開平２
−２１１６５２）。この公報に記載された従来の製造方
法では、スクライブ線領域に絶縁膜及び配線膜を残存さ
せることにより、焦点ずれを防止すると共に、クラック
の伝搬を防止している。
【００２４】
【発明が解決しようとする課題】しかしながら、特開平
１−１４９４３５号公報に記載された従来の方法では、
大きな段差を形成するために、下地金属配線４３自体を
もエッチングしているので、凸型のアライメントマーク
の形状が変形してしまう。このため、次工程でのリソグ
ラフィ工程の重ね合わせに使用されるアライメントマー
ク波形が乱れて重ね合わせの精度が低下するという問題
点がある。
【００２５】一方、特開平５−３６６００号公報に記載
された従来の方法では、アライメントマークのみを保護
するため、非感光性レジストと感光性レジストとを塗布
してアライメントマークを保護した後、更に、感光性レ
ジストを塗布してパターンを形成する必要がある。この
結果、レジストの塗布が３回以上必要となり、製造工程
数が増加し、これに伴ってコストが上昇するという問題
点がある。
【００２６】更に、特開平２−２１１６５２号公報に記
載された従来の方法では、アライメントマークの形状を
安定させることは困難である。
【００２７】本発明はかかる問題点に鑑みてなされたも
のであって、低コストで高精度の重ね合わせによりパタ
ーンを形成することができる半導体装置の製造方法を提
供することを目的とする。
【００２８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、アライメントマークが形成された半導体
基板上に導電層を形成する工程と、この導電層の配線層
形成予定領域及び前記アライメントマーク上にフォトレ
ジストを選択的に形成する工程と、このフォトレジスト
をマスクとして前記導電層をエッチングする工程とを有
することを特徴とする。
【００２９】前記フォトレジストを選択的に形成する工
程は、前記導電層の全面にフォトレジストを塗布する工
程と、前記配線層形成予定領域及び前記アライメントマ
ーク上の領域を遮光するマスクを使用して全面に塗布さ
れたフォトレジストを露光する工程と、このフォトマス
クを現像する工程とを有することができる。
【００３０】また、前記導電層をエッチングする工程の
後に、前記アライメントマークを目標として上層パター
ン用マスクの位置合わせを行う工程と、このマスクを使
用して前記半導体基板上に上層パターンを形成する工程
とを有してもよい。
【００３１】更に、前記導電層を形成する工程の前に、
前記半導体基板上に層間絶縁膜を形成する工程と、この
層間絶縁膜を平坦化する工程と、この層間絶縁膜のコン
タクトホール形成予定領域及び前記アライメントマーク
上の領域を開口する工程と、前記コンタクトホールにポ
リシリコン膜を埋め込む工程とを有してもよい。
【００３２】更にまた、前記アライメントマークは、前
記半導体基板のスクライブ線上にあってもよく、前記導
電層は、シリサイド膜により形成することができる。
【００３３】本発明においては、半導体基板上に形成さ
れた導電層をエッチングして配線層を形成するために使
用されるフォトレジストをアライメントマーク上にも残
存させることにより、導電層をエッチングする際のアラ
イメントマーク形状の変形を防止することができる。こ
れにより、次工程での上層パターンの形成を高精度で行
うことが可能となる。
【００３４】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１（ａ）乃至（ｄ）及び図２（ａ）乃
至（ｃ）は本発明の第１の実施例に係る半導体装置の製
造方法を工程順に示す断面図である。
【００３５】本実施例においては、先ず、図１（ａ）に
示すように、半導体基板１上に素子分離酸化膜１ａ及び
ゲートパターン２を形成し、凸型アライメントマーク３
を形成する。
【００３６】次に、図１（ｂ）に示すように、厚さが、
例えば８００ｎｍ程度の酸化膜４’を化学的気相成長
（ＣＶＤ）法等により全面に堆積する。そして、リフロ
ー、エッチバック又は化学的機械研磨（ＣＭＰ）法等を
行い表面を平坦化して平坦な酸化膜４を形成する。
【００３７】その後、図１（ｃ）に示すように、フォト
レジスト５を全表面に塗布した後、半導体基板１の上方
に配置され所定の形状を有するコンタクト形成マスク７
を介して縮小投影型露光装置により露光光６をフォトレ
ジスト５に照射する。これにより、コンタクト開口部８
及びアライメントマーク開口部９が同時に露光される。
そして、現像を行う。
【００３８】次いで、図１（ｄ）に示すように、ドライ
エッチング法でコンタクト開口部８及びアライメントマ
ーク開口部９の酸化膜４を除去することにより、コンタ
クトホール１０を開口すると同時に、アライメントマー
ク３を露呈させる。
【００３９】次に、図２（ａ）に示すように、厚さが、
例えば８００ｎｍ程度のポリシリコン膜１１を堆積し、
等方性エッチングによりポリシリコン膜１１をエッチバ
ックすることにより、コンタクトホール１０内にポリシ
リコン膜１１を埋め込む。
【００４０】その後、図２（ｂ）に示すように、厚さ
が、例えば１００ｎｍのＷＳｉ膜からなる導電層１２を
全面に堆積する。そして、フォトレジストを全表面に塗
布した後、半導体基板１の上方に配置された配線形成マ
スク１５を介して縮小投影型露光装置により露光光１４
をフォトレジストに照射する。このとき、配線形成マス
ク１５はコンタクトホール１０及びその周辺領域又は凸
型アライメントマーク３と整合する領域のみに遮光部を
有している。そして、現像を行うことにより、配線層形
成予定領域、例えばコンタクトホール１０及びその周辺
領域上並びに凸型アライメントマーク３上にフォトレジ
スト１３を選択的に残存させる。
【００４１】次いで、図２（ｃ）に示すように、フォト
レジスト１３をマスクとして、異方性ドライエッチング
により導電層１２のエッチングを行う。これにより、コ
ンタクトホール１０に接続された配線層１２’が形成さ
れる。このとき、凸型アライメントマーク３上にもフォ
トレジスト１３が形成されているので、配線層１２’は
凸型アライメントマーク３上にも形成される。
【００４２】その後、図示しないが、露呈された凸型ア
ライメントマーク３を目標としてマスクの位置合わせを
して、上層パターンを形成する。
【００４３】このように、本実施例においては、凸型ア
ライメントマーク３上にも配線層１２’を形成するの
で、凸型アライメントマーク３は保護されその形状は崩
れない。これにより、上層のパターンを形成する際に良
好なアライメントを行うことができる。また、レジスト
の塗布回数も少なくて済むため、コストの上昇を防止す
ることが可能である。
【００４４】次に、本発明の第２の実施例について説明
する。図３（ａ）乃至（ｄ）及び図４（ａ）乃至（ｃ）
は本発明の第２の実施例に係る半導体装置の製造方法を
工程順に示す断面図である。
【００４５】本実施例においては、先ず、図３（ａ）に
示すように、半導体基板２１上に素子分離酸化膜２１ａ
及びゲートパターン２２を形成し、凸型アライメントマ
ーク２３を形成する。
【００４６】次に、図３（ｂ）に示すように、厚さが、
例えば８００ｎｍ程度の酸化膜２４’を化学的気相成長
（ＣＶＤ）法等により全面に堆積する。そして、リフロ
ー、エッチバック又は化学的機械研磨（ＣＭＰ）法等を
行い表面を平坦化して平坦な酸化膜２４を形成する。
【００４７】その後、図３（ｃ）に示すように、フォト
レジスト２５を全表面に塗布した後、半導体基板２１の
上方に配置され所定の形状を有するコンタクト形成マス
ク２７を介して縮小投影型露光装置により露光光２６を
フォトレジスト２５に照射する。これにより、コンタク
ト開口部２８及びアライメントマーク開口部２９が同時
に露光される。そして、現像を行う。
【００４８】次いで、図３（ｄ）に示すように、ドライ
エッチング法でコンタクト開口部２８及びアライメント
マーク開口部２９の酸化膜２４を除去することにより、
コンタクトホール３０を開口すると同時に、アライメン
トマーク２３を露呈させる。
【００４９】次に、図４（ａ）に示すように、厚さが、
例えば８００ｎｍ程度のポリシリコン膜３１を堆積し、
等方性エッチングによりポリシリコン膜３１をエッチバ
ックすることにより、コンタクトホール３０内にポリシ
リコン膜３１を埋め込む。
【００５０】その後、図４（ｂ）に示すように、厚さ
が、例えば１００ｎｍのＷＳｉ膜からなる導電層３２を
全面に堆積する。そして、フォトレジストを全表面に塗
布した後、半導体基板３１の上方に配置された配線形成
マスク３５を介して縮小投影型露光装置により露光光３
４をフォトレジストに照射する。このとき、配線形成マ
スク３５は凸型アライメントマーク２３を含むスクライ
ブ線領域３６又はコンタクトホール３０及びその周辺領
域と整合する領域のみに遮光部を有している。そして、
現像を行うことにより、配線層形成予定領域、例えばコ
ンタクトホール３０及びその周辺領域上並びに凸型アラ
イメントマーク２３を含むスクライブ線領域３６上にフ
ォトレジスト３３を選択的に残存させる。
【００５１】図５は第２の実施例により製造された半導
体装置を示す平面図であり、図５のＡ−Ａ線における断
面図が図４（ｃ）と一致する。現像した後、図４（ｃ）
及び図５に示すように、フォトレジスト３３をマスクと
して、異方性ドライエッチングにより導電層３２のエッ
チングを行う。これにより、コンタクトホール３０に接
続された配線層３２’が形成される。このとき、凸型ア
ライメントマーク２３を含むスクライブ線領域３６上に
もフォトレジスト３３が形成されているので、配線層３
２’は凸型アライメントマーク２３を含むスクライブ線
領域３６上にも形成される。
【００５２】その後、図示しないが、露呈された凸型ア
ライメントマーク２３を目標としてマスクの位置合わせ
をして、上層パターンを形成する。
【００５３】このように、本実施例においては、凸型ア
ライメントマーク２３を含むスクライブ線領域３６上に
も配線層３２’を形成するので、リソグラフィ時に目ズ
レが生じても、凸型アライメントマーク２３は保護され
その形状は崩れない。これにより、上層のパターンを形
成する際に良好なアライメントを行うことができる。ま
た、レジストの塗布回数も少なくて済むため、コストの
上昇を防止することが可能である。
【００５４】
【発明の効果】以上詳述したように、本発明によれば、
導電層をエッチングする際のアライメントマーク形状の
変形を確実に防止することができるので、アライメント
マークの検出が容易である。これにより、次工程での上
層パターンの形成を高精度で行うことができる。また、
アライメントマークを含むスクライブ線領域をフォトレ
ジストで覆うことにより、配線シリサイドリソグラフィ
時に目ズレが生じても、アライメントマークの変形を防
止することができる。更に、配線層の形成と同時にアラ
イメントマークを露呈させるため、アライメントマーク
露呈用に特別の工程を設ける必要がなく、コストの上昇
を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。
【図２】図１（ａ）乃至（ｄ）に示す工程の次工程を工
程順に示す断面図である。
【図３】本発明の第２の実施例に係る半導体装置の製造
方法を工程順に示す断面図である。
【図４】図３（ａ）乃至（ｄ）に示す工程の次工程を工
程順に示す断面図である。
【図５】第２の実施例により製造された半導体装置を示
す平面図である。
【図６】従来の半導体装置の製造方法を工程順に示す断
面図である。
【図７】図６（ａ）乃至（ｄ）に示す工程の次工程を工
程順に示す断面図である。
【図８】特開平１−１４９４３５号公報に記載された従
来の半導体装置の製造方法を工程順に示す断面図であ
る。
【図９】特開平５−３６６００号公報に記載された従来
の半導体装置の製造方法を工程順に示す断面図である。
【図１０】図９（ａ）乃至（ｄ）に示す工程の次工程を
工程順に示す断面図である。
【符号の説明】 １、２１、１０１；半導体基板 １ａ、２１ａ、１０１ａ；素子分離酸化膜 ２、２２、１０２；ゲートパターン ３、２３、１０３；凸型アライメントマーク ４、４’、２４、２４’、１０４、１０４’；酸化膜 ５、１３、２５、３３、１０５、１１３；フォトレジス
ト ６、１４、２６、３４、１０６、１１４；露光光 ７、１５、２７、３５、１０７、１１５；マスク ８、２８、１０８；コンタクト開口部 ９、２９、１０９；アライメントマーク開口部 １０、３０、１１０；コンタクトホール １１、３１、１１１；ポリシリコン膜 １２、３２、１１２；導電層 １２’、３２’、１１２’；配線層 ３６；スクライブ線領域 ４１；半導体基板 ４２；下地絶縁膜 ４３；下地金属配線 ４４；酸化膜 ４５、４７；フォトレジスト ４６；上層金属配線 ５１；半導体基板 ５２；アライメントマーク ５３；エッチバックフォトレジスト ５４；感光性レジスト

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 アライメントマークが形成された半導体
    基板上に導電層を形成する工程と、この導電層の配線層
    形成予定領域及び前記アライメントマーク上にフォトレ
    ジストを選択的に形成する工程と、このフォトレジスト
    をマスクとして前記導電層をエッチングする工程とを有
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記フォトレジストを選択的に形成する
    工程は、前記導電層の全面にフォトレジストを塗布する
    工程と、前記配線層形成予定領域及び前記アライメント
    マーク上の領域を遮光するマスクを使用して全面に塗布
    されたフォトレジストを露光する工程と、このフォトマ
    スクを現像する工程とを有することを特徴とする請求項
    １に記載の半導体装置の製造方法。
  3. 【請求項３】 前記導電層をエッチングする工程の後
    に、前記アライメントマークを目標として上層パターン
    用マスクの位置合わせを行う工程と、このマスクを使用
    して前記半導体基板上に上層パターンを形成する工程と
    を有することを特徴とする請求項１又は２に記載の半導
    体装置の製造方法。
  4. 【請求項４】 前記導電層を形成する工程の前に、前記
    半導体基板上に層間絶縁膜を形成する工程と、この層間
    絶縁膜を平坦化する工程と、この層間絶縁膜のコンタク
    トホール形成予定領域及び前記アライメントマーク上の
    領域を開口する工程と、前記コンタクトホールにポリシ
    リコン膜を埋め込む工程とを有することを特徴とする請
    求項１乃至３のいずれか１項に記載の半導体装置の製造
    方法。
  5. 【請求項５】 前記アライメントマークは、前記半導体
    基板のスクライブ線上にあることを特徴とする請求項１
    乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 【請求項６】 前記導電層は、シリサイド膜からなるこ
    とを特徴とする請求項１乃至５のいずれか１項に記載の
    半導体装置の製造方法。
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