JPH0536600A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0536600A JPH0536600A JP3027333A JP2733391A JPH0536600A JP H0536600 A JPH0536600 A JP H0536600A JP 3027333 A JP3027333 A JP 3027333A JP 2733391 A JP2733391 A JP 2733391A JP H0536600 A JPH0536600 A JP H0536600A
- Authority
- JP
- Japan
- Prior art keywords
- resist layer
- substrate
- etching
- region
- photosensitive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 アライメントマ−クが損傷することなしに、
エッチバックにより基板の平坦化を行うようにした半導
体装置の製造方法を提供する。 【構成】 基板１上に非感光性のエッチバックレジスト
層３と感光性レジスト層４を順次形成し、感光性レジス
ト層上を基板のアライメントマ−ク２領域にわたってマ
スクし露光・現像して、全領域にエッチバックレジスト
が存在した上でアライメントマ−ク領域のみには更に感
光性レジストを残留させ、この状態でエッチバックを行
うようにした。 【効果】 アライメント領域は、他の領域に比べて所要
のエッチング量が感光性レジスト層分だけ多くなり、よ
ってエッチングバック中にわたってアライメント領域が
エッチングから保護された上で基板が平坦化される。
エッチバックにより基板の平坦化を行うようにした半導
体装置の製造方法を提供する。 【構成】 基板１上に非感光性のエッチバックレジスト
層３と感光性レジスト層４を順次形成し、感光性レジス
ト層上を基板のアライメントマ−ク２領域にわたってマ
スクし露光・現像して、全領域にエッチバックレジスト
が存在した上でアライメントマ−ク領域のみには更に感
光性レジストを残留させ、この状態でエッチバックを行
うようにした。 【効果】 アライメント領域は、他の領域に比べて所要
のエッチング量が感光性レジスト層分だけ多くなり、よ
ってエッチングバック中にわたってアライメント領域が
エッチングから保護された上で基板が平坦化される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に基板上に設けたアライメントマ−クを損傷す
ることなしに基板面を平坦化する方法に関するものであ
る。
関し、特に基板上に設けたアライメントマ−クを損傷す
ることなしに基板面を平坦化する方法に関するものであ
る。
【０００２】
【従来の技術】ＬＳＩなどの半導体装置における平坦化
技術として、レジストエッチバック法がある。これは被
平坦化部材と同一のエッチング速度のレジストを被平坦
化面に平滑平面をもって塗布してそのレジスト上から反
応性スパッタエッチングなどのドライエッチングを行う
ようにしたものである。
技術として、レジストエッチバック法がある。これは被
平坦化部材と同一のエッチング速度のレジストを被平坦
化面に平滑平面をもって塗布してそのレジスト上から反
応性スパッタエッチングなどのドライエッチングを行う
ようにしたものである。
【０００３】
【発明が解決しようとする課題】しかしながら、基板に
アライメントマ−クが形成された状態で上記のレジスト
エッチバックを行うと、アライメントマ−クも平坦化さ
れて損傷し、よってアライメント精度が低下するという
問題点があった。
アライメントマ−クが形成された状態で上記のレジスト
エッチバックを行うと、アライメントマ−クも平坦化さ
れて損傷し、よってアライメント精度が低下するという
問題点があった。
【０００４】本発明の目的は、アライメントマ−クが損
傷することなしに、エッチバックにより基板の平坦化を
行うようにした半導体装置の製造方法を提供することに
ある。
傷することなしに、エッチバックにより基板の平坦化を
行うようにした半導体装置の製造方法を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明は前記問題点を解
決するために、非感光性であって基板と同等のエッチン
グ速度を有したエッチバックレジスト層を基板上に形成
する工程と、前記エッチバックレジスト層上に感光性レ
ジスト層を形成する工程と、前記感光性レジスト層上を
基板のアライメントマ−ク領域にわたってレジストが残
留するようにマスクして露光・現像する工程と、前記現
像後の感光性レジスト層及びエッチバックレジスト層を
介してエッチバックを行う工程とを含む半導体装置の製
造方法とした。
決するために、非感光性であって基板と同等のエッチン
グ速度を有したエッチバックレジスト層を基板上に形成
する工程と、前記エッチバックレジスト層上に感光性レ
ジスト層を形成する工程と、前記感光性レジスト層上を
基板のアライメントマ−ク領域にわたってレジストが残
留するようにマスクして露光・現像する工程と、前記現
像後の感光性レジスト層及びエッチバックレジスト層を
介してエッチバックを行う工程とを含む半導体装置の製
造方法とした。
【０００６】
【作用】本発明によれば、基板上には、非感光性エッチ
バックレジスト層と、感光性レジスト層とが順次形成さ
れる。その感光性レジスト層上をポジレジストの場合、
基板のアライメントマ−ク領域にわたってマスクして露
光・現像すると、全領域のエッチバックレジスト層がそ
のまま残留された上で、アライメントマ−ク領域内の感
光性レジスト層が残留し、該領域外の感光性レジスト層
がなくなる。この状態でエッチバックを行うと、当初は
アライメントマ−ク領域内の感光性レジスト層がエッチ
ングされ同時に該領域外のエッチバックレジスト層がエ
ッチングされる。そして該領域内の少なくともエッチバ
ックレジスト層のエッチング中において、該領域外では
エッチングが基板面上に達して、基板が平坦化される。
バックレジスト層と、感光性レジスト層とが順次形成さ
れる。その感光性レジスト層上をポジレジストの場合、
基板のアライメントマ−ク領域にわたってマスクして露
光・現像すると、全領域のエッチバックレジスト層がそ
のまま残留された上で、アライメントマ−ク領域内の感
光性レジスト層が残留し、該領域外の感光性レジスト層
がなくなる。この状態でエッチバックを行うと、当初は
アライメントマ−ク領域内の感光性レジスト層がエッチ
ングされ同時に該領域外のエッチバックレジスト層がエ
ッチングされる。そして該領域内の少なくともエッチバ
ックレジスト層のエッチング中において、該領域外では
エッチングが基板面上に達して、基板が平坦化される。
【０００７】
【実施例】図１は本発明の第１の実施例を示す半導体装
置の製造工程図である。
置の製造工程図である。
【０００８】同図において、１はウェハをなしている基
板で、該基板１上に、パタ−ンを重ね合わせて形成する
ための凹形のアライメントマ−ク２を備えている。３は
非感光性のエッチバックレジスト層で、最初の工程(a)
において、基板１上に平滑平面を有して塗布され、例え
ば１８０℃で６分間ベ−キングされて、膜厚が1.0 μｍ
に形成される。該エッチバックレジスト層３は後記する
エッチングに対して基板１におけると同等のエッチング
速度を有している。
板で、該基板１上に、パタ−ンを重ね合わせて形成する
ための凹形のアライメントマ−ク２を備えている。３は
非感光性のエッチバックレジスト層で、最初の工程(a)
において、基板１上に平滑平面を有して塗布され、例え
ば１８０℃で６分間ベ−キングされて、膜厚が1.0 μｍ
に形成される。該エッチバックレジスト層３は後記する
エッチングに対して基板１におけると同等のエッチング
速度を有している。
【０００９】４はフォトレジスト又は電子線レジスト等
の感光性レジストで、次の工程(b)において、エッチバ
ックレジスト層３の上に塗布され、例えば１１７℃で４
０秒間ベ−キングされて、膜厚が1.45μｍの層に形成さ
れる。
の感光性レジストで、次の工程(b)において、エッチバ
ックレジスト層３の上に塗布され、例えば１１７℃で４
０秒間ベ−キングされて、膜厚が1.45μｍの層に形成さ
れる。
【００１０】引続く各工程(c) ，(d) においては、感光
性レジスト層４上を基板１のマ−ク領域Ｍにわたってマ
スクして、図に矢印で示すように、光又は電子線によっ
て感光性レジスト層４が露光・現像される。工程(d) は
その現像された状態を示している。エッジバックレジス
ト層３は非感光性であるから工程(a) のままに残留して
いる。さらに基板１と同等のエッチング速度を保持させ
るために、例えば１８０℃で６分間にわたって感光性レ
ジスト層４をエッチバックレジスト層３と共にベ−キン
グする。
性レジスト層４上を基板１のマ−ク領域Ｍにわたってマ
スクして、図に矢印で示すように、光又は電子線によっ
て感光性レジスト層４が露光・現像される。工程(d) は
その現像された状態を示している。エッジバックレジス
ト層３は非感光性であるから工程(a) のままに残留して
いる。さらに基板１と同等のエッチング速度を保持させ
るために、例えば１８０℃で６分間にわたって感光性レ
ジスト層４をエッチバックレジスト層３と共にベ−キン
グする。
【００１１】引続く各工程(e) ，(f) においては、図に
矢印で示すように、例えば反応性スパッタエッチングな
どのドライエッチングによりエッチバックが行われる。
該エッチバックの当初は、領域Ｍについては感光性レジ
スト層４が、領域Ｍ外についてはエッチバックレジスト
層３がそれぞれエッチングされる。領域Ｍにおいては、
感光性レジスト層４がエッチングされてからエッチバッ
クレジスト層３がエッチングされるので、領域Ｍ外の基
板１が平坦化された時点において、領域Ｍ内のエッチバ
ックレジスト３が残留している。よってアライメントマ
−ク２がエッチングから保護される。工程(f) は該エッ
チバックによる平坦化が終了した状態を示している。
矢印で示すように、例えば反応性スパッタエッチングな
どのドライエッチングによりエッチバックが行われる。
該エッチバックの当初は、領域Ｍについては感光性レジ
スト層４が、領域Ｍ外についてはエッチバックレジスト
層３がそれぞれエッチングされる。領域Ｍにおいては、
感光性レジスト層４がエッチングされてからエッチバッ
クレジスト層３がエッチングされるので、領域Ｍ外の基
板１が平坦化された時点において、領域Ｍ内のエッチバ
ックレジスト３が残留している。よってアライメントマ
−ク２がエッチングから保護される。工程(f) は該エッ
チバックによる平坦化が終了した状態を示している。
【００１２】引続く次の工程(g) において、酸素プラズ
マ等を用いて領域Ｍ上に残留したエッチバックレジスト
３を剥離して除去すると、平坦化の全工程が終了する。
マ等を用いて領域Ｍ上に残留したエッチバックレジスト
３を剥離して除去すると、平坦化の全工程が終了する。
【００１３】図２、図３は本発明の第２の実施例を示す
半導体装置の製造工程図である。各図において、図１と
同等の部分には同一の符号を付して示している。
半導体装置の製造工程図である。各図において、図１と
同等の部分には同一の符号を付して示している。
【００１４】最初の工程(a) は図１における工程(a) と
同一である。
同一である。
【００１５】５はアルミニウム層で、次の工程(b) にお
いて、エッチバックレジスト層３の上に例えば0.1 μｍ
の厚さに蒸着される。
いて、エッチバックレジスト層３の上に例えば0.1 μｍ
の厚さに蒸着される。
【００１６】６はフォトレジスト又は電子線レジスト等
の感光性レジスト層で、引続く次の工程(c) において、
アルミニウム層５の上に塗布された後に、例えば１１７
℃で４０秒間ベ−キングされて、膜厚さが0.6 μｍの層
に形成される。
の感光性レジスト層で、引続く次の工程(c) において、
アルミニウム層５の上に塗布された後に、例えば１１７
℃で４０秒間ベ−キングされて、膜厚さが0.6 μｍの層
に形成される。
【００１７】引続く各工程(d) ，(e) は図１の工程(c)
，(d) と同様であり、工程(e) で示すように、マ−ク
領域Ｍの部分に感光性レジスト層６が残留し、且つ全領
域にわたってアルミニウム層５とエッチバックレジスト
３が工程(b) のままに残留する。
，(d) と同様であり、工程(e) で示すように、マ−ク
領域Ｍの部分に感光性レジスト層６が残留し、且つ全領
域にわたってアルミニウム層５とエッチバックレジスト
３が工程(b) のままに残留する。
【００１８】引続く各工程(f) ，(g) においては、例え
ば反応性イオンエッチングによりアルミニウム層５がエ
ッチングされる。その結果、工程(g) で示すように領域
Ｍのアルミニウム層５は、感光性レジスト層６に保持さ
れて該感光性レジスト層６と共に残留する。
ば反応性イオンエッチングによりアルミニウム層５がエ
ッチングされる。その結果、工程(g) で示すように領域
Ｍのアルミニウム層５は、感光性レジスト層６に保持さ
れて該感光性レジスト層６と共に残留する。
【００１９】引続く各工程(h) ，(i) においては、例え
ば反応性スパッタエッチングなどのドライエッチングに
よりエッチバックが行われる。このとき領域Ｍにおいて
は、当初、感光性レジスト層６がエッチングされるが、
その後アルミニウム層５によってマスクされてエッチン
グが阻止される。その間、領域Ｍ外においてはエッチン
グが進行して基板１が平坦化される。工程(i) は該平坦
化が終了した状態を示しており、このときアルミニウム
層５が残っているので、領域Ｍは平坦化のためのエッチ
ング量と無関係に確実に保護される。
ば反応性スパッタエッチングなどのドライエッチングに
よりエッチバックが行われる。このとき領域Ｍにおいて
は、当初、感光性レジスト層６がエッチングされるが、
その後アルミニウム層５によってマスクされてエッチン
グが阻止される。その間、領域Ｍ外においてはエッチン
グが進行して基板１が平坦化される。工程(i) は該平坦
化が終了した状態を示しており、このときアルミニウム
層５が残っているので、領域Ｍは平坦化のためのエッチ
ング量と無関係に確実に保護される。
【００２０】引続く工程(j) においては、図１の工程
(g) と同様にしてアルミニウム層５とエッチバックレジ
スト３とが除去されて、平坦化の全工程が終了する。
(g) と同様にしてアルミニウム層５とエッチバックレジ
スト３とが除去されて、平坦化の全工程が終了する。
【００２１】
【発明の効果】以上説明したように本発明によれば、基
板上に非感光性のエッチバックレジスト層と感光性レジ
スト層とを順次形成し、露光・現像によりアライメント
マ−ク領域に感光性レジスト層を残留させたので、引続
くエッチバック工程において該領域の感光性レジストが
残留していて該領域がエッチングから確実に保護されア
ライメントア−クの精度が維持された上で基板の平坦化
が行われる。
板上に非感光性のエッチバックレジスト層と感光性レジ
スト層とを順次形成し、露光・現像によりアライメント
マ−ク領域に感光性レジスト層を残留させたので、引続
くエッチバック工程において該領域の感光性レジストが
残留していて該領域がエッチングから確実に保護されア
ライメントア−クの精度が維持された上で基板の平坦化
が行われる。
【図１】 本発明の第１の実施例を示す半導体装置の製
造工程図
造工程図
【図２】 本発明の第２の実施例を示す半導体装置の製
造工程図
造工程図
【図３】 本発明の第２の実施例を示す半導体装置の製
造工程図
造工程図
１…基板、２…アライメントマ−ク、３…エッチバック
レジスト層、４，６…感光性レジスト層、５…アルミニ
ウム層、Ｍ…アライメントマ−ク領域。
レジスト層、４，６…感光性レジスト層、５…アルミニ
ウム層、Ｍ…アライメントマ−ク領域。
フロントページの続き (72)発明者 手塚 弘明 神奈川県海老名市本郷2274番地 富士ゼロ ツクス株式会社海老名事業所内 (72)発明者 坂田 靖 神奈川県海老名市本郷2274番地 富士ゼロ ツクス株式会社海老名事業所内
Claims (1)
- 【特許請求の範囲】 【請求項１】 非感光性であって基板と同等のエッチン
グ速度を有したエッチバックレジスト層を基板上に形成
する工程と、 前記エッチバックレジスト層上に感光性レジスト層を形
成する工程と、 前記感光性レジスト層上を基板のアライメントマ−ク領
域にわたってマスクして露光・現像する工程と、 前記現像後の感光性レジスト層及びエッチバックレジス
ト層を介してエッチバックを行う工程とを含む、 ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027333A JPH0536600A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027333A JPH0536600A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536600A true JPH0536600A (ja) | 1993-02-12 |
Family
ID=12218142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027333A Pending JPH0536600A (ja) | 1991-02-21 | 1991-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
-
1991
- 1991-02-21 JP JP3027333A patent/JPH0536600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
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