KR100772688B1 - 반도체 소자의 리세스패턴 제조방법 - Google Patents

반도체 소자의 리세스패턴 제조방법 Download PDF

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Abstract

본 발명은 디자인룰의 감소로 인해 리세스패턴 형성시 활성영역과 게이트패턴이 서로 연결되어 소자불량을 야기하고, ArF감광막을 마스크패턴으로 사용함으로써 공정단가가 높아지는 것을 방지하기 위한 반도체 소자의 리세스패턴 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 활성영역을 정의하는 단계, 상기 활성영역 상에 라인 타입의 제1마스크패턴을 형성하는 단계, 상기 활성영역과 상기 제1마스크패턴이 교차하는 영역을 포함한 상기 활성영역 상에서 오픈부를 갖는 제2마스크패턴을 형성하는 단계, 상기 제1 및 제2마스크패턴에 의해 노출된 상기 활성영역의 기판을 식각하여 리세스패턴을 형성하는 단계를 포함한다.
이중마스크, 감광막, 노광원, 리세스패턴

Description

반도체 소자의 리세스패턴 제조방법{METHOD FOR FABRICATING RECESS PATTERN IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 리세스패턴을 나타내는 평면도,
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 리세스패턴 제조방법을 설명하기 위한 공정 단면도,
도 3은 종래 기술에 따른 반도체 소자의 리세스게이트를 나타내는 TEM사진,
도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스패턴을 설명하기 위한 공정 단면도,
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스패턴을 설명하기 위한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33A : 하드마스크패턴 34 : 제1감광막패턴
35A : 제2감광막패턴 36 : 리세스패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스패턴 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1은 종래 기술에 따른 반도체 소자의 리세스패턴을 나타내는 평면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성영역을 정의한다. 이때 활성영역은 장축으로 길게 형성되고, 활성영역에는 단축 방향으로 라인타입(Line Type)의 리세스패턴(14)이 형성된다.
도 1에 도시된 평면도의 리세스패턴(14)을 형성하는 공정은 도 2a 내지 도 2c에서 설명하기로 한다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 리세스패턴 제조방법을 나타내는 공정 단면도이다. 설명의 편의를 돕기위해 도 1과 동일한 도면부호를 사용하기로 한다.
도 2a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성영역을 정의한다.
이어서, 소자분리막(12)이 형성된 결과물의 전면에 리세스패턴 예정지역이 오픈된 마스크패턴(13)을 형성한다. 이때, 마스크패턴(13)은 라인타입(Line Type)으로 형성한다. 마스크패턴(13)은 일정한 간격으로 반도체 기판(11)의 전면에 형성된다. 즉, 반도체 기판(11)의 활성영역 외에 소자분리막(12)에도 형성된다.
도 2b에 도시된 바와 같이, 마스크패턴(13)을 식각마스크로 상기 반도체 기판(11)을 식각하여 리세스패턴(14)을 형성한다.
도 2c에 도시된 바와 같이, 리세스패턴(14)을 포함하는 결과물의 전면에 게이트절연막(15)을 형성하고, 게이트절연막(15) 상에 리세스패턴(14)에 일부 매립되고 나머지는 반도체 기판(11) 상부로 돌출되는 게이트패턴을 형성한다. 여기서, 게이트패턴은 게이트전극(16)과 게이트하드마스크(17)의 적층구조로 형성한다.
위와 같이, 종래 기술은 리세스패턴(14)을 소자분리막(12)과 반도체 기판(11)의 활성영역에 모두 형성하는데, 디자인룰이 작아짐에 따라 게이트선폭이 70㎚이하로 줄어들고, 이로인해 40㎚이하의 좁은 공간확보를 위한 패터닝을 만족해야한다.
그러나, 종래 기술은 좁은 공간에서 리세스패턴(14)을 형성함에 따라 식각공 정시 소자분리막(12)과 인접한 반도체 기판(11)의 활성영역이 어택(attack, 100)을 받아서 게이트패턴 형성 후 활성영역과 게이트패턴이 서로 연결(200)되어 셀 트랜지스터(Cell Transistor)가 작동을 안하는 문제점이 있다(도 3 참조).
또한, 이러한 문제점은 소자공정을 더욱 어렵게하고 공정마진이 낮아서 양산성이 떨어지는 문제점을 야기한다.
또한, 디자인룰의 감소로 인해 리세스패턴(14)을 형성하기 위한 마스크패턴으로 정밀하고 공정단가가 비싼 ArF감광막을 사용해야 하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 디자인룰의 감소로 인해 리세스패턴 형성시 활성영역과 게이트패턴이 서로 연결되어 소자불량을 야기하고, ArF감광막을 마스크패턴으로 사용함으로써 공정단가가 높아지는 것을 방지하기 위한 반도체 소자의 리세스패턴 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 리세스패턴 제조방법은 반도체 기판 상에 활성영역을 정의하는 단계, 상기 활성영역 상에 라인 타입의 제1마스크패턴을 형성하는 단계, 상기 활성영역과 상기 제1마스크패턴이 교차하는 영역을 포함한 상기 활성영역 상에서 오픈부를 갖는 제2마스크패턴을 형성하는 단계, 상기 제1 및 제2마 스크패턴에 의해 노출된 상기 활성영역의 기판을 식각하여 리세스패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 제1마스크패턴은 활성영역의 중앙을 가로지르는 라인 타입으로 형성하는 것을 특징으로 하고, 제1마스크패턴을 형성하기 위해 반도체 기판 상에 하드마스크층을 형성하는 단계, 상기 하드마스크층 상에 라인타입의 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 하드마스크층을 식각하여 하드마스크패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 제2마스크패턴은 감광막패턴인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스패턴 제조방법을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스패턴 제조방법을 설명하기 위한 평면도이다. 설명의 편의를 돕기위해 동일한 도면부호를 사용하여 함께 설명하기로 한다.
도 4a 및 도 5a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역(31A)을 정의하기 위한 것으로 반도체 기판(31)을 선택적으로 식각하여 트렌치를 형성하고 절연막을 매립한 후 평탄화 하여 형성한다. 특히, 소자분리막(32)은 후속 리세스패턴의 깊이보다 더 깊게 형성한다.
이어서, 반도체 기판(31) 상에 하드마스크층(33)을 형성한다. 여기서, 하드마스크층(33)은 후속 리세스식각을 위한 것으로, 예컨대 폴리실리콘으로 형성한다.
도 4b 및 도 5b에 도시된 바와 같이, 하드마스크층(33) 상에 제1감광막패턴(34)을 형성한다. 여기서, 제1감광막패턴(34)은 활성영영(31A)의 중앙부분을 가로지르는 라인타입(Line Type)으로 형성한다.
특히, 제1감광막패턴(34)은 종래와 달리 활성영역(31A)에 한라인만 들어감으로써 포토리소그라피(Photo Lithograph) 공정마진을 확보할 수 있다. 즉, 제1감광막패턴(34)을 형성하기 위한 노광 및 현상공정에서 노광을 위한 노광원으로 가격이 저렴하고 낮은 K1지수를 갖는 KrF노광원을 사용하여 충분히 형성할 수 있다. 또한, KrF노광원 외에 ArF, F2 및 E-Beam의 그룹 중에서 선택된 어느 하나의 노광원을 사용할 수 있다.
도 4c 및 도 5c에 도시된 바와 같이, 제1감광막패턴(34)을 식각마스크로 하드마스크층(33)을 식각하여 하드마스크패턴(33A)을 형성한다.
이어서, 제1감광막패턴(34)을 제거한다. 여기서, 제1감광막패턴(34)은 건식식각으로 제거하되, 바람직하게는 산소 스트립으로 제거한다.
도 4d 및 도 5d에 도시된 바와 같이, 하드마스크패턴(33A)을 포함하는 결과물의 전면에 제2감광막(35)을 형성한다.
도 4e 및 도 5e에 도시된 바와 같이, 제2감광막(35)에 노광 및 현상을 실시한다. 이에 의해 제2감광막패턴(35A)이 형성되며, 그 형상은 활성영역(31A)과 하드마스크패턴(33A)이 교차하는 영역을 포함하여 활성영역(31A)을 오픈시키는 홀타입(Hole Type)을 갖도록한다. 여기서, 제2감광막패턴(35A)은 하드마스크패턴(33A)과 함께 리세스패턴 예정지역을 정의하는 마스크패턴(300)으로 작용한다.
특히, 제2감광막패턴(35A)의 오픈부는 종래에 대비되어 크기때문에 패터닝마진이 감소된다. 즉, 제2감광막패턴(35A) 역시 제1감광막패턴(34)과 마찬가지로 노광 및 현상공정에서 노광을 위한 노광원으로 가격이 저렴하고 낮은 K1지수를 갖는 KrF노광원을 사용하여 충분히 형성할 수 있다. 또한, KrF노광원 외에 ArF, F2 및 E-Beam의 그룹 중에서 선택된 어느 하나의 노광원을 사용할 수 있다.
도 4f 및 도 5f에 도시된 바와 같이, 마스크패턴(300)을 식각마스크로 반도체 기판(31)을 식각하여 리세스패턴(36)을 형성한다.
이어서, 마스크패턴(300)을 제거한다.
도 4e 및 도 5e에서 제2감광막패턴(35A)을 홀타입으로 형성하였기 때문에 리세스패턴(36) 역시 반도체 기판(31)의 활성영역에만 형성되고, 특히 소자분리막(32)에는 형성이 되지 않아서 소자분리막(32)과 인접한 반도체 기판(31)의 활성영역 어택을 근본적으로 방지할 수 있다. 따라서, 후속 게이트패턴이 형성되어도 반도체 기판(31)의 활성영역과 게이트패턴이 원치않게 서로 연결되는 것을 방지할 수 있다.
상기한 본 발명은, 하드마스크패턴(33A)과 제2감광막패턴(35A)을 식각마스크로 리세스패턴(36)을 형성하고 특히, 제2감광막패턴(35A)을 홀타입으로 형성함으로써 반도체 기판(31)의 활성영역 안에만 리세스패턴(36)을 형성하여 소자분리막(32)과 인접한 반도체 기판(31)의 활성영역 어택을 근본적으로 방지할 수 있는 장점이 있다.
또한, 리세스패턴(36)을 형성하기 위한 마스크패턴(300)으로 하드마스크패턴(33A)과 제2감광막패턴(35A)의 이중마스크패턴을 사용하여 리세스패턴(36)을 정의함으로써 패터닝마진을 확보하여 저렴하고 낮은 K1지수를 갖는 KrF노광원만으로 충분히 패터닝이 가능하기때문에 공정마진을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스패턴 형성시 반도체 기판의 활성영역이 어택되는 것을 근본적으로 방지하고, 패터닝마진을 확보하여 소자 신뢰성 및 공정마진을 확보할 수 있는 효과가 있다.
즉, 라인타입 대신 홀타입의 패터닝을 구현함으로써 에치공정시 이웃해있는 셀에 어택을 줄 수 있는 문제를 근본적으로 해결하여 마스크공정의 공정마진을 높 이고, 식각공정의 결점발생 문제를 해결하여, 반도체 소자의 리프레시를 확보할 수 있으며, 제품개발기간을 단축시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판 상에 활성영역을 정의하는 단계;
    상기 활성영역 상에 라인 타입의 제1마스크패턴을 형성하는 단계;
    상기 활성영역과 상기 제1마스크패턴이 교차하는 영역을 포함한 상기 활성영역 상에서 오픈부를 갖는 제2마스크패턴을 형성하는 단계; 및
    상기 제1 및 제2마스크패턴에 의해 노출된 상기 활성영역의 기판을 식각하여 리세스패턴을 형성하는 단계
    를 포함하는 반도체 소자의 리세스패턴 제조방법.
  2. 제1항에 있어서,
    상기 제1마스크패턴은 상기 활성영역이 중앙을 가로지르는 라인 타입인 것을 특징으로 하는 반도체 소자의 리세스패턴 제조방법.
  3. 제1항에 있어서,
    상기 제1마스크패턴을 형성하는 단계는,
    상기 반도체 기판 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 라인타입의 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각마스크로 상기 하드마스크층을 식각하여 하드마스크패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 리세스패턴 제조방법.
  4. 제1항에 있어서,
    상기 제2마스크패턴은 감광막패턴인 것을 특징으로 하는 반도체 소자의 리세스패턴 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2마스크패턴을 형성하기 위한 노광원으로 KrF를 사용하는 것을 특징으로 하는 반도체 소자의 리세스패턴 제조방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2마스크패턴을 형성하기 위한 노광원으로 ArF, F2 및 E-Beam의 그룹 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 리세스패턴 제조방법.
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