KR20080064033A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명의 반도체 소자의 제조방법은 폴리실리콘막 상에 보호막 및 하드 마스크막을 형성하고, 상기 보호막을 식각 정지막으로 이용하여 상기 하드 마스크막을 식각함으로써 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 이용하여 상기 보호막 및 폴리실리콘막을 식각함으로써 게이트 전극을 형성하는 것을 포함한다. 따라서, 본 발명은 하드 마스크 패턴 형성시에 상기 폴리실리콘막의 상부가 리세스되는 것을 방지하여 게이트 전극 형성시에 활성 영역이 피팅되는 현상을 방지하여, 반도체 소자의 신뢰성을 향상시킬 수 있다.
에스램, 피팅, 활성 영역, 하드 마스크

Description

반도체 소자의 제조방법{THE METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 6a는 본 발명의 일 실시예에 따른 제조방법을 설명하기 위한 반도체 소자의 평면도들이다.
도 1b 내지 6b는, 도 1a 내지 6a에 있어서, I-I'방향으로 본 각 단면도들이다.
도 6c는 도 6a에 있어서, II-II'방향으로 본 단면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로 더욱 상세하게는 에스램의 제조방법에 관한 것이다.
에스램(Static Random Access Memory: SRAM)은 전원이 공급되는 동안 기억된 내용이 그대로 유지되는 반도체 소자이다. 에스램은 디램(Dynamic Random Access Memory: DRAM)과 같은 휘발성 메모리이며, 디램과 함께 반도체 메모리의 주류를 형성하고 있다. 한편, 에스램의 단위셀은 복수 개의 트랜지스터를 포함하기 때문에, 단일의 트랜지스터 및 커패시터를 포함하는 디램에 비해 집적도가 낮다. 그러나, 에스램은 제어 로직이 비교적 간단하고, 대기 동작시 소요되는 전류가 적으며, 입력 시간이 짧다는 이점을 가지므로, 지속적으로 연구되고 있다.
반도체 소자가 고집적화되면서 반도체 소자를 구성하는 패턴들의 임계치수(Critical Dimension: CD)가 감소되고 있다. 따라서, 상기 반도체 소자의 단위셀에 포함되는, 트랜지스터 게이트 전극의 선폭 및 게이트 전극들 간의 간격은 더욱 미세해지고 있다. 따라서, 반도체 소자의 패턴형성에 있어서, 통상적인 사진 식각 공정(photolithography)은 많은 어려움을 가진다.
에스램은 하나의 단위셀 내에 복수개의 트랜지스터(transistor)를 포함한다. 따라서, 상기 에스램의 게이트 전극은 다른 반도체 소자와 같이 라인 형태일 수 없고 분리된 고립 패턴 형태이다. 따라서, 사진 식각 공정은 상기 고립 패턴과 하부의 활성 영역 및/또는 패턴들 간의 오버랩 마진(overlap margin)을 고려하여 수행되어야 한다. 또한, 사진 식각 공정은 고립 패턴의 선폭뿐 아니라 상기 고립 패턴의 길이도 고려하여 수행되어야 한다.
상기 오버랩 및 패턴의 길이를 고려하여 제작된 포토 마스크 패턴을 사용하여 노광 공정이 수행되더라도, 상기 고립 패턴들 사이의 좁은 영역이 충분히 노광되지 않는 현상이 빈번하게 발생된다. 이와 같이, 노광되어야 할 영역이 충분히 노광되지 않는 경우에는 후속의 현상 공정에서 상기 패턴들 간에 미세한 패턴 브릿지가 형성되어 반도체 소자의 불량이 초래될 수 있다.
따라서, 에스램의 패턴을 형성하기 위해, 하드마스크를 이용한 트림 공정(trim process)이 적용되고 있다. 상기 트림 공정은 게이트 전극이 분리될 부분 을 미리 분리시킨 후, 통상의 사진 식각 공정에 의해 게이트 패턴을 형성하는 공정이다. 그러나, 상기 트림 공정 중에, 상기 게이트 전극이 분리될 때, 게이트 전극으로 사용될 폴리실리콘막의 상부가 리세스되어 피팅되는 문제가 발생될 수 있다. 이하, 피팅에 대해 보다 자세히 설명된다.
상기 게이트 전극을 분리하기 위해 마스크 패턴이 형성된다. 상기 마스크 패턴 형성시, 상기 폴리실리콘막의 상부가 리세스될 수 있다. 부분적으로 상기 폴리실리콘막의 상부면이 리세스되어 있으므로, 상기 게이트 전극이 형성될 때, 상기 폴리실리콘막이 식각되고 하부의 활성 영역까지 오버 에치(over etch)될 수 있다. 따라서, 상기 활성 영역의 상부에 있는 게이트 절연막이 제거되고 상기 활성 영역이 침식되는 피팅 영역이 발생될 수 있다. 결과적으로, 상기 게이트 전극의 패터닝이 완결되었을 때, 상기 활성 영역이 손상될 수 있다.
상기 리세스를 방지하기 위해 식각량을 감소시키면, 상기 폴리실리콘막 상부면이 완전히 노출되지 않을 수 있다. 따라서, 게이트 전극이 제대로 패터닝되지 않아 소자의 불량이 유발될 수 있다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 소자의 신뢰성이 개선된 반도체 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 소자 분리 영역에 의해 복수개의 활성 영역들이 정의된 반도체 기판상에 도전막 및 보호막을 형성하는 단계, 상기 보호막 상에 하드 마스크막을 형성하는 단계, 상기 보호막을 식각 정지점으로하여 상기 하드 마스크막의 일부 영역을 상기 보호막 보다 높은 선택비로 식각함으로써 하드 마스크 패턴을 형성하는 단계 및 상기 하드 마스크 패턴을 이용하여 상기 보호막 및 도전막을 패터닝하는 단계를 포함한다.
일 실시예에 따르면, 상기 보호막은 상기 하드 마스크막 보다 얇게 형성되며, 상기 보호막은 산화물을 포함하고, 상기 하드 마스크막은 실리콘산질화물을 포함할 수 있다. 상기 하드 마스크 패턴은 CH2F2를 이용하여 식각될 수 있다.
다른 실시예에 따르면, 상기 복수개의 활성 영역들은 서로 이격되고 엇갈린 에스램 구조로 배열될 수 있다. 상기 하드 마스크 패턴을 형성하는 단계는 상기 활성 영역 및 소자 분리 영역을 일방향으로 가로지르는 개구부를 형성하도록 상기 하드 마스크막을 제1 식각하는 단계 및 상기 소자 분리 영역 상의 개구부와 교차하고, 상기 활성 영역과 교차하는 방향으로 상기 하드 마스크 패턴을 제2 식각하는 단계를 포함할 수 있다. 상기 하드 마스크 패턴 및 상기 보호막을 제거하는 단계를 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 반도체 기판은 SEG 공정에 의해 형성된 실리콘막일 수 있다.
또 다른 실시예에 따르면, 상기 반도체 기판상에 게이트 절연막을 형성하는 단계를 더 포함할 수 있고, 상기 도전막은 폴리실리콘을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 하기 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도면을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법이 설명된다.
도 1a 및 1b를 참조하면, 반도체 기판(100)에 소자 분리 영역(110)이 형성된다. 상기 소자 분리 영역(110)은 통상의 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있으며, 상기 소자 분리 영역(110)에 의해 복수개의 활성 영역(120)들이 정의된다. 상기 복수개의 활성 영역(120)들은 서로 이격 되고 어긋나게 배열된다. 따라서, 상기 소자 분리 영역(110)에 의해 서로 간섭되지 않는다. 상기 활성 영역(120)의 형태는 반도체 소자에 따라 결정될 수 있으며 특정 형태로 한정되지 않는다.
도 2a 및 2b를 참조하면, 상기 반도체 기판(100) 상에 제1 게이트 절연막(130)이 형성된다. 상기 제1 게이트 절연막(130)은 산화막일 수 있다. 상기 제1 게이트 절연막(130) 상에 제1 도전막(140)이 형성된다. 상기 제1 도전막(140)은 폴리실리콘을 포함할 수 있다.
상기 제1 도전막(140) 상에 보호막(150)이 형성되고, 상기 보호막(150) 상에 하드 마스크(hard mask)막(160)이 형성된다. 상기 보호막(150)은 상기 하드 마스크막(160)이 패터닝될 때, 상기 제1 도전막(140)이 리세스되는 것을 방지하기 위해 형성된다. 상기 보호막(150)은 산화물을 포함할 수 있으며, 상기 하드 마스크막(160) 보다 얇게 형성된다. 예컨대, 상기 하드 마스크막(160)이 약 500Å의 두께를 갖는 경우에, 상기 보호막(150)은 약 100Å의 두께를 갖도록 형성될 수 있다. 상기 보호막(150)은 산화물을 포함할 수 있으며, 상기 하드 마스크막(160)은 반사방지막(Anti-Reflective Layer: ARL)으로써 실리콘산질화물(SiON)을 포함할 수 있다.
상기 하드 마스크(hard mask)막(160) 상에 제1 포토레지스트 패턴(photoresist pattern)(170)이 형성된다. 상기 제1 포토레지스트 패턴(170)을 형성하기 위해, 우선, 상기 하드 마스크막(160) 상에 제1 포토레지스트막(미도시)이 형성된다. 상기 제1 포토레지스트막은 노광 및 현상 공정에 의해 상기 하드 마스크막(160)의 일부 영역을 노출시키도록 패터닝된다.
도 3a 및 3b를 참조하면, 상기 제1 포토레지스트 패턴(170)을 이용하여 상기 하드 마스크막(160)의 일부 영역을 식각한다. 따라서, 상기 보호막(150)을 노출시키는 개구부(166)를 형성함으로써 제1 하드 마스크 패턴(165a)이 형성된다. 상기 개구부(166)는 상기 활성 영역(120) 사이의 소자 분리 영역(110)을 가로지르도록 형성된다.
이때, 상기 하드 마스크막은 상기 보호막에 대해 높은 선택비를 갖고 식각된 다. 예컨대, 상기 하드 마스크막은 CH2F2를 에천트로 하여 식각될 수 있다. 따라서, 상기 하드 마스크막이 식각되고 상기 보호막이 노출되어도, 상기 보호막은 잘 식각되지 않는다. 결과적으로, 상기 보호막을 식각 정지점으로 사용하여 상기 개구부가 형성된다. 따라서, 상기 보호막 하부의 상기 제1 도전막의 상부가 리세스되는 것이 방지될 수 있다. 상기 제1 포토레지스트 패턴(170)이 제거된다.
도 4a 및 4b를 참조하면, 상기 개구부(166)를 매립하도록 제2 포토레지스트막(미도시)이 형성된다. 상기 제2 포토레지스트막이 노광 및 현상 공정에 의해 패터닝됨으로써 제2 포토레지스트 패턴(180)이 형성된다.
상기 제2 포토레지스트 패턴(180)은 상기 개구부(166)가 연장되는 방향과 수직한 방향으로 연장된다. 따라서, 상기 제2 포토레지스트 패턴(180)은 상기 활성 영역 및 상기 소자 분리 영역에 걸쳐 놓이게 된다.
상기 제2 포토레지스트 패턴(180)을 이용하여 상기 제1 하드 마스크 패턴(165a)의 노출 영역을 제거함으로써 제2 하드 마스크 패턴(165b)이 형성된다.
도 5a 및 5b를 참조하면, 상기 제2 포토레지스트 패턴이 제거된다. 따라서, 제2 하드 마스크 패턴(165b)이 노출된다. 상기 제2 하드 마스크 패턴(165b)은 게이트 전극의 형태를 가지며, 상기 소자 분리 영역 상에서는 단락되고 활성 영역 및 소자 분리 영역에 걸친 형태이다.
상기 제2 하드 마스크 패턴(165b)을 이용하여 노출된 상기 보호막 및 제1 도전막을 순차적으로 식각함으로써 보호막 패턴(155) 및 제1 게이트 전극(145)이 형 성된다. 상기 제1 하드 마스크 패턴 및 제2 하드 마스크 패턴 형성시, 상기 보호막에 의해 상기 제1 도전막의 상부가 리세스되는 것이 방지될 수 있다. 따라서, 상기 제1 게이트 전극 패턴시, 상기 활성 영역이 피팅되는 현상이 방지될 수 있다.
결과적으로, 상기 제1 게이트 전극(145)의 패터닝이 완결되어도 상기 활성 영역이 손상되지 않는다.
도 6a 및 6b를 참조하면, 상기 제2 마스크 패턴(165b) 및 상기 보호막 패턴(155)이 제거된다. 상기 제1 게이트 전극(145)은 상기 소자 분리 영역(110)에서 단락된 형태로 독립적으로 존재한다. 따라서, 활성 영역(120) 및 소자 분리 영역(110)에 걸쳐 형성되면서도 분리된 형태를 가질 수 있다. 상기 게이트 전극(145)은 그 측벽에 스페이서(미도시)를 구비할 수 있다.
이상에서 설명한 바와 같이, 에스램이 제조될 수 있다. 또한, 게이트 전극이 적층된 구조를 갖는 에스램이 제조될 수 있다.
이하, 도 6c를 참조하여, 단위 셀이 적층된 구조를 갖는 에스램이 설명된다. 도 6a의 II-II' 방향으로 도 6c의 공정이 수행된다.
도 6c를 참조하면, 상기 제1 게이트 전극(145)을 포함하여 상기 반도체 기판(100)을 덮는 층간 절연막(182)이 형성된다. 상기 층간 절연막(182) 상에 실리콘막(185)이 형성된다. 상기 실리콘막(185)은 실리콘 선택적 에피택셜 성장(SEG : Selective Epitaxial Growth) 공정을 이용하여 형성된, 벌크 실리콘과 동일한 단결정 구조를 갖는 단결정 실리콘막일 수 있다.
상기 실리콘막(185) 상에 제2 게이트 절연막(190)이 형성된다. 상기 제2 게 이트 절연막(190) 상에 제2 도전막(미도시)이 형성되며, 상기 제2 도전막은 폴리실리콘을 포함할 수 있다.
상기 제1 도전막이 패터닝된 방법과 같은 방법으로 상기 제2 도전막을 패터닝함으로써, 제2 게이트 전극(195)이 형성된다. 상기 제2 게이트 전극(195)은 측벽에 스페이서를 구비할 수 있다.
따라서, 층간 절연막 상에 형성하는 스택(stack) 셀 구조가 형성된다.
본 발명의 반도체 소자의 제조방법에 의하면, 폴리실리콘막, 보호막 및 하드 마스크막이 적층된 상태에서, 상기 보호막을 식각 정지막으로 이용하여 하드 마스크 패턴이 형성된다. 즉, 상기 보호막에 대해 상기 하드 마스크막을 높은 선택비로 식각함으로써 폴리실리콘막이 손상되는 것이 방지된다. 따라서, 상기 하드 마스크 패턴을 이용하여 폴리실리콘막을 패터닝할 때, 상기 폴리실리콘막이 오버에치되어 하부에 활성 영역이 피팅(pitting)되는 현상이 방지된다. 결과적으로, 신뢰성이 높은 에스램 소자가 제조될 수 있다.

Claims (10)

  1. 소자 분리 영역에 의해 복수개의 활성 영역들이 정의된 반도체 기판상에 도전막 및 보호막을 형성하는 단계;
    상기 보호막 상에 하드 마스크막을 형성하는 단계;
    상기 보호막을 식각 정지점으로하여 상기 하드 마스크막의 일부 영역을 상기 보호막 보다 높은 선택비로 식각함으로써 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 이용하여 상기 보호막 및 도전막을 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 보호막은 산화물을 포함하고, 상기 하드 마스크막은 실리콘산질화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 보호막은 상기 하드 마스크막 보다 얇게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 하드 마스크 패턴은 CH2F2를 이용하여 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항 내지 4 항 중 어느 한 항에 있어서,
    상기 복수개의 활성 영역들은:
    서로 이격되고 엇갈린 형태로 배열되는 에스램 구조인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 단계는:
    상기 활성 영역 및 소자 분리 영역을 일방향으로 가로지르는 개구부를 형성하도록 상기 하드 마스크막을 제1 식각하는 단계; 및
    상기 소자 분리 영역 상의 개구부와 교차하고, 상기 활성 영역과 교차하는 방향으로 상기 하드 마스크막을 제2 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 하드 마스크 패턴 및 상기 보호막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 반도체 기판은:
    SEG 공정에 의해 형성된 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 반도체 기판상에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 도전막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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