KR20050025197A - 반도체 소자에서의 리세스 게이트 구조 및 형성방법 - Google Patents
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Abstract
본 발명에서는 활성영역의 일부에 형성된 리세스 게이트 전극의 폭을 좁게 형성하여 게이트의 저항을 최대한 저감하며, 얼라인 마진을 충분히 확보하여 미스 얼라인을 방지할 수 있는 리세스 게이트 구조 및 그에 따른 형성방법이 개시된다. 상기 리세스 게이트의 구조는 반도체 기판에 정의된 활성영역과 비활성영역을 가지며, 상기 활성영역 및 비활성영역의 일부를 가로지르도록 형성된 리세스 게이트 전극을 갖는 반도체 소자에 있어서, 상기 활성영역의 일부에 형성된 리세스 게이트 전극의 폭은 상기 비활성영역의 일부에 형성된 리세스 게이트 전극의 폭 보다 좁게 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 게이트가 리세스형으로 형성된 리세스 게이트 구조 및 그에 따른 형성방법에 관한 것이다.
최근에, 반도체 소자에 있어서 저전력과 고용량 특성을 더욱 더 요구함에 따라, 반도체 생산업자들은 반도체 소자의 고집적 및 고속화에 대한 연구 개발에 진일층 노력하고 있는 실정이다. 그에 따라 제한된 반도체 칩내에 보다 많은 반도체 소자를 집적하기 위하여 디자인 룰이 계속적으로 축소되어 있다.
특히, 디램(DRAM)의 직접도가 급속도로 향상되면서 디램의 크기는 지속적으로 감소되어 디자인 룰이 100㎚ 이하로 축소되고 있으나, 단위소자 형성공정이 100㎚ 이하로 낮아짐에도 불구하고 동작속도의 증가, 저전력 특성 및 리플레쉬(refresh) 특성 등과 같은 반도체 소자의 성능 향상에 대한 요구는 더욱 증가하고 있다. 그러나, 디자인 룰이 100nm 이하로 되면서 게이트의 면적감소에 기인하여 리플레쉬가 감소하고, 누설 전류가 발생되는 등의 문제들이 나타나고 있다.
따라서, 이러한 문제들을 해결하기 위하여, 반도체 기판 평면에 게이트 전극을 형성하는 플래너 타입과는 달리, 반도체 기판에 형성된 리세스의 측벽과 바닥면에 게이트 절연막을 형성한 후 리세스내에 폴리실리콘 등의 도전막을 채운 형태의 리세스 게이트 구조가 본 분야에서 공지되어 있다.
그러나, 리세스 채널 공정시 GIDL(Gate Induced Drain Leakage)과 게이트 저항의 증가에 기인하는 누설전류의 발생과 리세스된 게이트 영역에서의 과도한 스트레스에 기인하는 게이트 절연막의 신뢰성이 저하되는 등의 여러 문제들이 노출되고 있다.
이하에서는 종래기술에 따른 리세스 게이트의 형성방법이 첨부된 도면들을 참조하여 설명된다. 도 1 내지 도 3은 종래기술에 따른 리세스 게이트를 형성하는 방법을 차례로 보여주는 공정 단면도들이고, 도 4는 종래기술에 따른 리세스 게이트의 레이아웃을 보인 도면이다.
먼저, 도 1을 참조하면, 반도체 기판(100)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(102)이 형성된다. 상기 소자분리막(102)은 STI 등의 소자 분리방법으로 형성되고, 산화막 재질로 형성될 수 있다.
도 2를 참조하면, 상기 도 1의 결과물에 산화막 및 폴리실리콘막(도면 미도시)이 형성된 후, 사진 및 식각공정을 진행하여 상기 활성영역의 일부에 상기 활성영역의 상부 표면에서부터 일정깊이를 갖는 리세스(104)가 형성된다. 이어서, 상기 리세스(104) 내에 게이트 산화막(108)이 형성된다.
도 3을 참조하면, 상기 게이트 산화막(108)이 형성된 리세스(104)의 내부에 폴리실리콘 등의 도전물질이 채워져 게이트 전극(110)이 형성된다. 이어서, 상기 게이트 전극(110) 상에 캡핑막(112)이 형성된 후, 사진공정 및 식각공정을 진행함에 의해 상기 게이트 산화막(108)의 상부에 게이트 전극(110)이 존재하는 게이트 스택(114)이 형성된다.
도 4를 참조하면, 활성영역(110)의 일부에 형성된 게이트 전극(110a)의 폭과 비활성영역(118)의 일부에 형성된 게이트 전극의 폭(110b)이 동일하게 형성된 리세스 게이트 구조가 보여진다.
이와 같이 종래의 기술에 의하면, 미세한 디자인 룰로 설계되는 반도체 소자에 있어서, 활성영역의 일부에 형성된 리세스 게이트의 폭이 비활성영역의 일부에 형성된 게이트 전극의 폭과 동일하게 형성되어 GIDL과 게이트 저항이 증가하고, 게이트 절연막의 신뢰성이 저하되는 문제들이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 리세스 게이트 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 다른 목적은 리세스 게이트의 폭을 좁게 형성하여 게이트의 저항을 최대한 저감할 수 있는 리세스 게이트 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 얼라인 마진을 충분히 확보하여 미스 얼라인을 방지할 수 있는 리세스 게이트 구조 및 그에 따른 형성방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 리세스 게이트 구조는, 반도체 기판에 정의된 활성영역과 비활성영역을 가지며, 상기 활성영역 및 비활성영역의 일부를 가로지르도록 형성된 리세스 게이트 전극을 갖는 반도체 소자에 있어서: 상기 활성영역의 일부에 형성된 리세스 게이트 전극의 폭은 상기 비활성영역의 일부에 형성된 리세스 게이트 전극의 폭 보다 좁게 이루어짐을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 리세스 게이트의 레이아웃 구조는, 반도체 기판에 정의된 활성영역과 비활성영역의 일부를 순차적으로 가로지르는 리세스 게이트의 레이아웃 구조에 있어서: 상기 활성영역의 일부에 형성된 리세스 게이트 전극의 폭은 상기 비활성영역의 일부에 형성된 리세스 게이트 전극의 폭 보다 좁게 배치됨을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 리세스 게이트 형성방법은, 반도체 기판에 정의된 활성영역 및 비활성영역의 일부를 가로지르는 리세스 게이트 형성방법에 있어서: 상기 활성영역의 일부에 형성된 게이트 전극의 폭은 상기 비활성영역의 일부에 형성된 게이트 전극의 폭 보다 좁게 형성됨을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 5 내지 도 8은 본 발명에 따른 리세스 게이트를 형성하는 방법을 차례로 보여주는 공정 단면도들이며, 도 9는 본 발명에 따른 리세스 게이트의 레이아웃을 보인 도면이다.
도 5를 참조하면, 반도체 기판(200)의 소정영역에 활성영역 및 비활성영역을 정의하는 소자분리막(202)이 형성된다. 상기 소자분리막(202)은 STI 등의 소자 분리방법으로 형성되고, SOG(Spin On Glass), USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphor Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate) 및 유동성 산화막(Flowable Oxide) 재질로 이루어진 산화막군에서 어느 하나로 형성되거나, 또는 상기 산화막군 중에서 둘 이상을 포함하는 다중막으로 형성될 수 있다.
도 6을 참조하면, 상기 도 5의 결과물이 형성된 반도체 기판의 전면에 절연막 및 폴리실리콘막(도면 미도시)이 형성된 후, 사진 및 식각공정을 진행하여 상기 활성영역의 일부에 상기 활성영역의 상부 표면에서부터 일정깊이를 갖는 리세스(204)가 형성된다.
상기 리세스(204)의 깊이는 상기 활성영역의 상부 표면에서 1200Å 내지 1800Å 정도의 깊이로 형성되는 것이 바람직하다. 상기 절연막은 기판의 표면에 열산화 공정을 진행하여 형성되고, 700℃ 내지 800℃의 온도에서 형성된 MTO(Medium Temperature Oxide) 재질의 산화막으로 형성되는 것이 바람직하다. 다만, 상기 절연막(410)이 적정한 열산화 온도와 시간의 조절에 의하여 후속되는 리세스를 형성할 때 식각마스크의 역할을 하기에 충분한 두께가 되도록 형성된 경우에는 상기 폴리실리콘막을 형성하는 공정은 생략될 수 있다.
이어서, 상기 리세스(204) 내에 게이트 절연막(208)이 형성된다. 상기 게이트 절연막(208)은 산화막 재질로 형성되고, 950℃와 20분 정도의 건조 산소 속에서 리세스의 내부를 열산화하여 형성되거나 혹은 화학기상증착법(CVD) 또는 스퍼터링 방법 등을 사용하여 증착하는 방식으로 형성될 수 있다.
도 7을 참조하면, 상기 게이트 절연막(208)이 형성된 리세스(204)의 내부에 도전물질이 채워져 게이트 전극(210)이 형성된 후, 상기 게이트 전극(210) 상에 캡핑막(212)이 형성된다.
상기 게이트 전극(210)은 통상적인 증착방법, 예컨대 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD) 또는 플라즈마 화학기상증착법(PECVD)을 사용하여 형성될 수 있다. 또한, 상기 게이트 전극(210)은 폴리실리콘막을 포함하는 실리사이드막, 예컨대 텅스텐 실리사이드막으로 이루어진 단일막으로 형성될 수 있고, 폴리사이드 구조로 형성될 수도 있다. 게이트 전극이 폴리사이드 구조로 형성될 경우에는, 상기 게이트 전극이 다중막으로 형성될 수 있다. 상기 실리사이드막은 고융점 금속의 실리사이드막으로서 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 크롬(Cr), 이리듐(Ir), 또는 루비듐(Ru)의 실리사이드막일 수 있다. 또한, 상기 캡핑막(424)은 화학기상증착법(CVD), 저압 화학기상증착법(LPCVD), 플라즈마 화학기상증착법(PECVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 스퍼터링 방법 또는 원자층 증착방법에 의하여 형성되고, 실리콘 질화막 재질로 형성될 수 있다.
이어서, 상기 캡핑막(212)의 상부에 리세스 게이트가 형성될 부분을 노출시키는 포토레지스트 패턴(414)이 형성된 후, 상기 포토레지스트 패턴(414)을 식각마스크로 이용하여 상기 캡핑막(212) 및 게이트 전극(210)을 순차적으로 식각함에 의해 게이트 스택(214)이 형성된다. 상기 게이트 전극(210)의 폭과 깊이는 다양한 디자인 룰에 따라 달라질 수 있으나, 상기 활성영역의 표면에서 200Å 내지 500Å 아래에 존재하는 리세스 내부의 측면과 만나도록 형성되는 것이 바람직하다. 이 후, 상기 포토레지스트 패턴(216)은 에싱공정을 통해 제거된다.
도 9를 참조하면, 활성영역(220)의 일부에 형성된 게이트 전극(210a)의 폭이 비활성영역(218)의 일부에 형성된 게이트 전극의 폭(210b) 보다 좁게 형성된 리세스 게이트 구조가 명백히 보여진다.
이와 같이 본 발명에 의하면, 활성영역의 일부에 형성된 리세스 게이트의 폭이 비활성영역의 일부에 형성된 게이트 전극의 폭 보다 좁게 형성되어 게이트 저항을 저감하고, 얼라인 마진을 충분히 확보하여 미스 얼라인을 방지할 수 있는 특징이 있다.
상술한 바와 같이, 본 발명은 리세스 게이트의 폭을 좁게 형성하여 게이트의 저항을 최대한 저감할 수 있고, 얼라인 마진을 충분히 확보하여 미스 얼라인을 방지하는 효과를 갖는다.
도 1 내지 도 3은 종래기술에 따른 리세스 게이트를 형성하는 방법을 차례로 보여주는 공정 단면도들이다.
도 4는 종래기술에 따른 리세스 게이트의 레이아웃을 보인 도면이다.
도 5 내지 도 8은 본 발명에 따른 리세스 게이트를 형성하는 방법을 차례로 보여주는 공정 단면도들이다.
도 9는 본 발명에 따른 리세스 게이트의 레이아웃을 보인 도면이다.
<도면의 주요부분들에 대한 참조 부호들의 설명>
200 : 반도체 기판 202 : 소자분리막
204 : 리세스 208 : 게이트 절연막
210 : 게이트 전극 212 : 캡핑막
218 : 비활성영역 220 : 활성영역
Claims (9)
- 반도체 기판에 정의된 활성영역과 비활성영역을 가지며, 상기 활성영역 및 비활성영역의 일부를 가로지르도록 형성된 리세스 게이트 전극을 갖는 반도체 소자에 있어서,상기 활성영역의 일부에 형성된 게이트 전극의 폭은 상기 비활성영역의 일부에 형성된 게이트 전극의 폭 보다 좁게 이루어짐을 특징으로 하는 리세스 게이트 구조.
- 제 1항에 있어서, 상기 게이트 전극은 아령형으로 이루어짐을 특징으로 하는 리세스 게이트 구조.
- 제 1항에 있어서, 상기 게이트 전극은 상기 활성영역과 비활성영역의 일부에 순차적으로 형성됨을 특징으로 하는 리세스 게이트 구조.
- 제 1항에 있어서, 상기 게이트 전극는 폴리실리콘막의 단일막으로 이루어지거나 폴리사이드 구조로 형성된 다중막으로 이루어짐을 특징으로 하는 리세스 게이트 구조.
- 반도체 기판에 정의된 활성영역과 비활성영역의 일부를 순차적으로 가로지르는 리세스 게이트의 레이아웃 구조에 있어서,상기 활성영역의 일부에 형성된 리세스 게이트 전극의 폭은 상기 비활성영역의 일부에 형성된 리세스 게이트 전극의 폭 보다 좁게 배치됨을 특징으로 리세스 게이트의 레이아웃 구조.
- 반도체 기판에 정의된 활성영역 및 비활성영역의 일부를 가로지르는 리세스 게이트 형성방법에 있어서,상기 활성영역의 일부에 형성된 게이트 전극의 폭은 상기 비활성영역의 일부에 형성된 게이트 전극의 폭 보다 좁게 형성됨을 특징으로 하는 리세스 게이트 형성방법.
- 제 6항에 있어서, 상기 활성영역과 비활성영역을 정의하는 소자분리막을 형성하는 단계를 더 포함함을 특징으로 하는 리세스 게이트 형성방법.
- 제 6항에 있어서, 상기 리세스의 깊이는 1200Å 내지 1800Å의 깊이로 형성됨을 특징으로 하는 리세스 게이트 형성방법.
- 제 6항에 있어서, 상기 활성영역의 일부에 형성된 리세스 게이트 전극은 상기 활성영역의 표면에서 200Å 내지 500Å 아래에 존재하는 리세스 내부의 측면과 만나도록 형성됨을 특징으로 하는 리세스 게이트 형성방법.
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2003
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