KR100641921B1 - 반도체 소자의 워드라인 형성 방법 - Google Patents

반도체 소자의 워드라인 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 워드라인 형성 방법에 관한 것으로, 보다 상세하게는 워드라인(word line) 형성 공정 시에 전기 저항 및 응력(stress)이 낮은 알루미늄 실리사이드(AlSix)로 게이트 전극을 형성함으로써, 낮은 면저항(sheet resistance)을 가지는 워드라인을 형성할 수 있으므로, 소자의 처리 속도가 증가될 뿐만 아니라, 박막간의 응력 완화로 마이크로 크랙(micro-crack) 및 리프팅(lifting) 효과가 억제되어 소자의 오작동(fail)을 방지할 수 있다.

Description

반도체 소자의 워드라인 형성 방법{Method for Manufacturing Word line of Semiconductor Device}
도 1은 종래 텅스텐 실리사이드 전극이 형성된 워드라인 전극의 단면도.
도 2a 내지 도 2c는 종래 텅스텐 실리사이드 전극을 이용한 워드라인 형성 방법.
도 3은 알루미늄(Al)과 실리콘(Si)의 공융점(eutectic point)을 도시한 그래프.
도 4a 내지 도 4c는 본 발명의 알루미늄 실리사이드 전극을 이용한 워드라인 형성 방법.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 31 : 실리콘 기판 3, 33 : 게이트 산화막
3a, 33a : 게이트 산화막 패턴 5, 35 : 폴리실리콘 막
5a, 35a : 폴리실리콘 막 패턴 7 : 텅스텐 전극
7a : 텅스텐 전극 패턴 9, 39 : 하드마스크 질화막
9a, 39a : 하드마스크 질화막 패턴 10, 40 : 워드라인
37 : 알루미늄 전극 37a : 알루미늄 전극 패턴
본 발명은 반도체 소자의 워드라인 형성 방법에 관한 것으로, 보다 상세하게는 워드라인(word line) 형성 공정 시에 전기 저항 및 응력(stress)이 낮은 알루미늄 실리사이드(AlSix)로 게이트 전극을 형성함으로써, 낮은 비저항(specific resistance)을 가지는 워드라인을 형성할 수 있으므로, 소자의 처리 속도가 증가될 뿐만 아니라, 박막간의 응력 완화로 마이크로 크랙(micro-crack) 및 리프팅(lifting) 효과가 억제되어 소자의 오작동(fail)을 방지할 수 있다.
반도체 소자는 고집적화를 달성하기 위해 소자 크기가 점점 감소되면서, 소자 내부에서 전기 신호를 읽고 기록하는 역할을 하는 단위 셀(cell)의 크기 또한 점점 축소되었다. 그러나, 상기와 같은 셀의 감소로 소자의 소비 전력은 증가하는 한편, 워드라인에 포함되는 게이트 전극의 비저항이 증가되어 소자의 처리 속도가 감소되었다.
일반적으로, 상기 게이트 전극을 형성하는 물질은 낮은 비저항값, 가공성, 패턴 형성을 위한 쉬운 식각성, 내산화성, 좋은 흡착성 및 낮은 응력과 같은 기계적 안정성 및 막 형성 시 표면의 부드러움 정도 등의 조건을 모두 만족시킬 수 있어야 하기 때문에, 종래 사용하던 폴리실리콘(poly Si)의 대신 메탈을 게이트 전극에 이용하게 되었다.
그러나, 상기 메탈은 고온의 열공정으로 형성되기 때문에, 게이트 전극 형성 공정 도중 메탈이 녹거나, 하부의 절연막, 예를 들면 폴리실리콘과의 계면 사이에 조성을 조절하기 힘든 메탈 실리사이드 막을 불규칙하게 형성한다.
이러한 단점을 해결하기 위하여, 상기 메탈 대신 상기 조건을 모두 가질 뿐만 아니라, 메탈보다 고온에서 형성되어도 안정하고, 폴리실리콘 막과의 접착 특성이 메탈 보다 높아 절연막 상부에 균일하게 형성할 수 있는 폴리사이드(polyside) 구조를 가지는 메탈 실리사이드(MSix) 전극을 형성하는 방법이 개발되었다. 현재, 일반적인 워드 라인 구조에서 메탈 실리사이드 전극 물질로 가장 많이 이용되고 있는 것은 텅스텐 실리사이드(WSix)이다(도 1 참조).
첨부된 도면 2a 내지 2c를 이용하여 상기 텅스텐 실리사이드 전극을 포함하는 워드라인 형성 방법을 설명한다.
도 2a를 참조하면, 실리콘 기판(1) 상부에 게이트 산화막(SiO2)(3)을 형성한다.
도 2a에서 형성된 게이트 산화막(3) 상부에 도 2b와 같이 도핑(doping) 된 폴리실리콘 막(5)과 게이트 전극용 텅스텐 실리사이드 막(7)을 순차적으로 형성한 다음, 텅스텐 실리사이드 막(7) 상부에 하드마스크 절연막인 질화막(9)을 형성한다.
이때, 상기 텅스텐 실리사이드 막은 430℃의 온도에서 800∼1200Å의 두께로 형성되며, 90∼102Ω/□의 면저항(sheet resistance)값을 갖는다.
도 2b에서 형성된 결과물 전면에 대해 도 2c와 같이 마스크를 이용한 식각 공정을 수행하여 게이트 산화막 패턴(3a), 폴리실리콘 막 패턴(5a), 텅스텐 실리사이드 패턴(7a) 및 하드마스크 절연막 패턴(9a)이 순차적으로 형성되어 있는 워드라인(10)을 형성한다.
이때, 상기 식각 공정은 각 층마다 식각 조건이 다른데, 상기 텅스텐 실리사이드 패턴을 형성하기 위한 식각 공정은 압력 50∼75mT 및 파워 600∼600W에서 CF4 5∼100sccm, CHF3 25∼40sccm, O2 7∼19sccm 및 Ar 70∼150sccm의 식각 가스를 이용하여 수행된다.
그러나, 상기 방법에 의해 제조된 텅스텐 실리사이드 전극을 포함하는 워드라인은 반도체 소자가 점차 고집적화 되면서, 비저항값이 점점 증가되고, 소자 동작에 요구되는 일정한 기준의 처리 속도를 확보할 수 없을 뿐만 아니라, 비저항값의 증가로 워드라인의 면저항값이 증가되어, 막 간에 응력이 상승되므로 마이크로크랙 및 리프팅이 발생되어 누설전류가 형성된다.
본 발명에서는 상기와 같은 문제점을 해결하기 위하여, 낮은 비저항값을 가지는 물질로 게이트 전극을 형성하여, 반도체 소자의 크기는 감소시키면서 소자의 처리 속도는 증가시킬 수 있는 새로운 반도체 소자의 워드라인 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 알루미늄 실리사이드로 형성된 게이트 전극을 포함하는 반도체 소자의 워드라인 형성 방법을 제공한다.
이하 본 발명을 상세히 설명한다.
게이트 절연막, 게이트 전극 및 하드 마스크 질화막을 포함하는 반도체 소자의 워드 라인에 있어서,
상기 게이트 전극은 알루미늄 실리사이드 막으로 형성되는 반도체 소자의 워드라인을 제조한다.
이때, 상기 반도체 소자의 워드라인의 형성 방법은
반도체 기판 상부에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막 상부에 폴리실리콘 막을 형성하는 단계;
상기 폴리실리콘 막 상부에 게이트 전극용 알루미늄 실리사이드 막을 형성하는 단계;
상기 알루미늄 실리사이드 막 상부에 하드마스크 질화막을 형성하는 단계; 및
상기 하드마스크 질화막, 게이트 전극용 알루미늄 실리사이드 막, 폴리실리콘막 및 게이트 산화막에 대한 마스크를 이용한 선택적 식각 공정을 수행하여 워드라인을 형성하는 단계를 포함한다.
이때, 상기 알루미늄 실리사이드 막은 400∼1414℃에서 알루미늄 : 실리콘의 조성비를 98.5∼1 : 1.5∼99%의 원자함량비율, 바람직하게는 87.8 : 12.2%의 원자함량비율로 가하여 형성한다.
상기와 같은 알루미늄과 실리콘의 최적의 조성비는 원자함량비율은 도 3의 상태도를 참조하여 얻을 수 있다. 즉, 실리콘의 함량이 1.5 이하인 경우에 게이트 전극 막은 알루미늄으로만 형성된다. 그리고, 577℃의 공융점(eutectic point)에서 상기 알루미늄과 실리콘의 조성비가 87.8 : 12.2%의 원자함량비율로 가해지는 경우에 두 물질이 액체상태로 서로 완전히 섞이는 것을 알 수 있다.
이하, 첨부 도면을 이용하여 본 발명의 반도체 소자의 제조 방법을 설명한다.
도 4a를 참조하면, 실리콘 기판(31) 상부에 게이트 절연막인 게이트 산화막(33)을 형성한다.
이때, 상기 게이트 산화막은 52∼56Å두께로 형성되는 것이 바람직하다.
상기 도 4a에 의해 형성된 게이트 산화막(33) 상부에 도 4b와 같이 도핑된 폴리실리콘 막(35)을 형성한 다음, 그 상부에 게이트 전극용 알루미늄 실리사이드 막(37)을 형성한다.
상기 폴리실리콘 막(35)은 785∼875Å두께로 형성되는 것이 바람직하다.
상기 알루미늄 실리사이드 막(37)은 400∼1414℃온도에서 알루미늄 : 실리콘을 98.5∼1 : 1.5∼99%의 원자함량 비율로 가하여 800∼1020Å, 바람직하게는 980∼1020Å두께로 형성되는 것이 바람직하다.
이때, 상기 알루미늄 실리사이드 막(37)은 일반적인 게이트 전극 물질의 특성, 예를 들면 고온이 열공정에서 안정하며, 패턴 형성을 위한 쉬운 식각성, 내산화성 및 기계적 안정성 등을 모두 포함하는 게이트 전극용 물질의 특징을 가지고 있으므로, 게이트 전극을 용이하게 형성할 수 있는 장점이 있다.
또한, 상기와 같이 낮은 저항 및 응력을 가지는 알루미늄 실리사이드로 형성된 게이트 전극은 워드라인 내부에서 낮은 비저항값을 형성하여 소자의 처리 속도를 증가시킬 수 있다.
예를 들면, 알루미늄 실리사이드 막(37)을 알루미늄 : 실리콘의 원자함량비율을 45.5 : 54.5 로 혼합하여 게이트 전극을 형성하는 경우, 게이트 전극은 약 3μΩ·㎝의 비저항값을 갖는다. 즉, 상기와 같이, 낮은 비저항값을 가지는 알루미늄 실리사이드 전극을 이용하면, 종래 90∼102Ω/□의 면저항값을 가지는 텅스텐 실리사이드 전극으로 이루어진 워드라인 보다 낮은 면저항값을 갖는 워드라인을 형성할 수 있다.
또한, 상기와 같이 낮은 면저항값을 가지는 워드라인의 경우, 박막간 응력의 완화되어, 소자의 마이크로 크랙 및 리프팅 효과가 억제되므로, 소자의 오작동 및 누설전류를 방지할 수 있을 뿐만 아니라, 고밀도의 소자를 제조할 수 있다.
상기와 같이 형성된 알루미늄 실리사이드 막(37) 상부에 하드마스크 질화막(39)을 1880∼2220Å두께로 형성한다.
상기 도 4c를 참조하면, 워드라인 마스크(미도시)를 이용한 사진 식각 공정을 수행하여 게이트 산화막 패턴(33a), 도핑된 폴리실리콘 막 패턴(35a), 알루미늄 실리사이드 패턴(37a) 및 하드마스크 절연막 패턴(39a)이 순차적으로 형성되어 있는 워드라인(40)을 형성한다.
이때, 본 발명에서 제조된 워드라인은 DRAM의 메탈 게이트를 사용하는 모든 소자에 적용할 수 있을 뿐만 아니라, 플래쉬(flash) EEPROM (electrically erasable PROM) 및 SRAM의 워드라인 형성 공정에도 적용이 가능하다.
이상에서 살펴본 바와 같이, 본 발명에서 게이트 전극을 형성하는 알루미늄 실리사이드는 일반적인 게이트 전극 물질의 특성을 모두 포함하고 있으므로, 게이트 전극을 형성하는 것이 용이할 뿐만 아니라, 낮은 저항 및 응력을 가지고 있으므로, 낮은 비저항을 형성하여 소자의 처리 속도를 증가시킨다. 또한, 상기 방법으로 얻어진 낮은 비저항값에 의해 워드라인 내부에 낮은 면저항값이 형성되면, 박막간 응력이 완화되어 마이크로 크랙 및 리프팅 효과가 억제되므로 소자의 오작동 및 누설전류를 방지할 수 있다.

Claims (5)

  1. 삭제
  2. 반도체 기판 상부에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상부에 폴리실리콘 막, 게이트 전극용 알루미늄 실리사이드(AlSix) 막 및 하드마스크 질화막의 적층구조를 형성하는 단계; 및
    상기 적층구조를 선택적 식각하여 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 워드라인 형성 방법.
  3. 제 2 항에 있어서,
    상기 알루미늄 실리사이드 막은 400∼1414℃에서 알루미늄 : 실리콘의 조성 비를 98.5∼1 : 1.5∼99%의 원자함량비율로 가하여 형성되는 것을 특징으로 하는 반도체 소자의 워드라인 형성 방법.
  4. 제 2 항에 있어서,
    상기 알루미늄 실리사이드 막은 800∼1020Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 워드라인 형성 방법.
  5. 제 2 항에 있어서,
    상기 알루미늄 실리사이드 막은 980∼1020Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 워드라인 형성 방법.
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