KR100843061B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법은 반도체 기판상에 게이트 절연층, 제 1 도전층, 유전체층, 제 2 도전층 및 금속-실리사이드층이 적층된 구조를 갖는 게이트들을 형성하는 단계; 상기 금속-실리사이드층을 상기 유전체층의 제1 어닐링 온도보다 같거나 낮은 제2 어닐링 온도에서 어닐링하는 단계; 전체 구조상에 버퍼 산화막을 형성하는 단계; 및 상기 버퍼 산화층 상에 질화층을 형성하는 단계를 포함한다.
비휘발성 메모리 소자, 금속 실리사이드, 자기정렬콘택 질화막

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a non-volatile memory device}
도 1a 내지 도 1e는 본 발명의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 도 1b의 텅스텐-실리사이드층의 어닐링 공정을 설명하기 위한 그래프.
도 3은 소자 형성 단계별 스트레스를 설명하기 위한 그래프.
도 4는 도 1d의 자기정렬콘택 질화층의 형성 공정을 설명하기 위한 그래프.
도 5는 자기정렬콘택 질화층의 증착 방법에 따른 오류 비트를 설명하기 위한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 101: 게이트 절연층
102: 제 1 도전층 103: 유전체층
104: 제 2 도전층 105: 금속-실리사이드층
106: 게이트 하드 마스크층 107: 불순물 이온주입 영역
108: 게이트 스페이서 절연층 109: 자기정렬콘택(SAC) 버퍼 산화층
110: 자기정렬콘택(SAC) 질화층 111: 절연층
112: 콘택홀 200: 셀용 게이트
300: 선택 트랜지스터용 게이트
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자의 프로그램 교란 특성은 플래시 메모리 장치의 사이즈가 소형화 되어감에 따라, 그 영향을 미치는 공정이 기존 기술에 더하여 더욱 다른 공정과의 연관성이 높아지게 된다. 프로그램 교란의 가장 큰 이유는 공정상의 열적 스트레스에 의한 기판상의 오류를 발생한다. 이러한 오류의 발생은 자기 정렬 콘택(SAC; self aligned contact)을 이용한 낸드 플래쉬 메모리 제작 공정중 후속 열처리 공정에서 더욱 높은 온도로 힐링(healing)하여 개선할 수 있으나, 종래의 제조 방법을 그대로 사용하면 장치의 소형화에 따라 프로그램 교란 문제가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 소자 형성시 물리적인 스트레스를 유발하는 자기정렬콘택(self aligned contact; SAC)공정에 사용되는 질화막의 형성에 대한 조건을 제시하고 게이트 공정의 핵심이 되는 텅스텐 실리사이드막의 열처리 공정을 최적화함으로써, 반도체 기판에 발생하는 오류의 수를 억제하여 프로그램 교란 특성을 개선하는 데 있다.
본 발명의 일 측면에 따른 비휘발성 메모리 소자의 제조방법은 반도체 기판상에 게이트 절연층, 제 1 도전층, 유전체층, 제 2 도전층 및 금속-실리사이드층이 적층된 구조를 갖는 게이트들을 형성하는 단계; 상기 금속-실리사이드층을 상기 유전체층의 제1 어닐링 온도보다 같거나 낮은 제2 어닐링 온도에서 어닐링하는 단계; 전체 구조상에 버퍼 산화막을 형성하는 단계; 및 상기 버퍼 산화층 상에 질화층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트들(200 및 300)을 형성한다. 게이트들(200 및 300)은 셀용 게이트들(200) 및 선택 트랜지스터용 게이트들(300) 뿐만 아니라, 도면에 도시되지 않은 주변회로의 고전압 및 저전압용 게이트들도 포함한다.
게이트들(200 및 300)을 형성하기 전에 웰 형성 공정, 트랜치형 소자분리구 조(isolation structure) 형성 공정 등을 실시한다. 소자분리구조는 셀로우 트랜치 아이소레이션(shallow trench isolation; STI) 기법이나 자기정렬 셀로우 트랜치 아이소레이션(self aligned STI; SA-STI) 기법으로 형성한다.
게이트들(200)은 반도체 기판(100) 상에 게이트 절연층(101), 제 1 도전층(102), 유전체층(103), 제 2 도전층(104), 금속-실리사이드층(105) 및 게이트 하드 마스크층(106)이 적층된 구조로 형성된다.
셀용 게이트(200)에서, 제 1 도전층(102)은 플로팅 게이트 역할을 하고, 제 2 도전층(104) 및 금속-실리사이드층(105)은 콘트롤 게이트 역할을 한다. 선택 트랜지스터용 게이트(300)에서, 제 1 도전층(103), 제 2 도전층(104) 및 금속-실리사이드층(105)은 상호 연결되어 게이트 역할을 한다.
유전체층(103)은 산화막-질화막-산화막이 적층된 ONO구조가 적용된다. 유전체층(103)의 막질을 향상시키기 위해, 800℃ 내지 850℃의 제1 어닐링 온도에서 유전체층(103)을 어닐링한다. 금속-실리사이드층(105)은 텅스텐-실리사이드층을 사용한다.
도 1b를 참조하면, 게이트의 비저항이 높아져 발생하는 워드 라인 로딩(word line loading) 문제를 해결하기 위하여, 금속-실리사이드층(105)을 어닐링한다. 금속-실리사이드층(105)의 어닐링 공정은 ONO 유전체층(103)의 제1 어닐링 온도보다 같거나 낮은 제2 어닐링 온도에서 실시하며, 그 이유는 도 3에서 설명된다. 먼저 도 2를 참조하여 금속-실리사이드층(105)이 텅스텐-실리사이드층인 경우의 어닐링 공정을 설명한다.
도 2는 도 1b의 텅스텐-실리사이드층(105)의 어닐링 공정을 설명하기 위한 그래프이다.
텅스텐-실리사이드층(105)의 어닐링 공정은 N2 분위기에서 진행하며, 로딩 단계(a), 램프 업(ramp up) 단계(b), 어닐 홀딩 단계(c), 램프 다운 단계(d) 및 언로딩 단계(e)로 진행한다.
로딩 단계(a)는 750℃의 온도에서 25분간 진행한다. 램프 업 단계(b)는 10분 동안 750℃의 온도에서 800℃의 온도까지 상승시키며 진행한다. 어닐 홀딩 단계(c)는 주요 어닐링 온도(main annealing temperature)를 유지 과정으로써 800℃의 온도에서 18.5분간 진행한다. 램프 다운 단계(d)는 17분 동안 800℃의 온도에서 750℃의 온도까지 하강시키며 진행한다. 언로딩 단계(e)는 750℃의 온도에서 30분간 진행한다.
여기서, 텅스텐-실리사이드층의 어닐링 공정에 적용된 온도 및 시간은 하나의 실험 데이터에 불과하다. 따라서 본 발명은 실험 데이터에서 고정된 온도 및 고정된 시간에 한정되지 않고 어느 정도 가변된(variable) 온도 및 가변된 시간을 포함한다.
도 3은 소자 형성 단계별 스트레스를 나타낸 그래프이다. 일반적으로 ONO 유전체층(103)의 제1 어닐링 온도는 800℃ 내지 850℃인데, 텅스텐-실리사이드층(105)의 제2 어닐링 온도가 이보다 높게 되면 트랜치형 소자분리구조의 탑 코너(top corner)에서 스트레스가 증가하는 현상이 있었으나, 상기 제시한 조건으로 어닐링 공정을 실시하는 경우에는 스트레스 값이 매우 안정된 값을 유지하고 있음을 확인할 수 있다.
도 1c를 참조하면, 금속-실리사이드층(105)을 어닐링 한 후, 반도체 기판(100)에 불순물 이온주입 영역(107)을 형성하고, 게이트 스페이서 절연층(108)을 형성하고, 자기정렬콘택(SAC) 버퍼 산화층(109)을 형성한다.
SAC 버퍼 산화층(109)은 650℃ 내지 700℃의 온도 범위에서 증착 공정을 실시하여 형성한다.
도 1d를 참조하면, SAC 버퍼 산화층(109) 상에 자기정렬콘택(SAC) 질화층(110)을 형성한다. SAC 질화층(110)은 플라즈마 증가 화학적 기상 증착(plasma enhanced chemical vapor deposition; PE-CVD)법 또는 저압 화학적 기상 증착(low pressure chemical vapor deposition; LP-CVD)법으로 형성할 수 있다. 그러나, SAC 질화층(110)은 PE-CVD법으로 형성하는 경우보다 LP-CVD법으로 형성할 경우에 스트레스가 커서 약 3배정도 페일 비트(fail bit) 수가 증가하였으며, 이에 대한 설명은 도 5를 참조하여 설명하기로 한다. 먼저, 도 4를 참조하여 SAC 질화층(110)의 형성 공정을 설명한다.
도 4는 도 1d의 SAC 질화층(110)의 형성 공정을 설명하기 위한 그래프이다. SAC 질화층(110)은 PE-CVD법으로 형성하며, 로딩 단계(f), 램프 업 단계(g), 증착 단계(h), 램프 다운 단계(i) 및 언로딩 단계(j)로 진행한다.
로딩 단계(f)는 N2 분위기에서 대기압으로 유지시키고, 400℃의 온도에서 70 분간 진행한다.
램프 업 단계(g)는 N2 분위기에서 5Torr의 압력으로 유지시키고, 1분당 5℃씩 66분 동안 온도를 상승시켜 730℃의 온도까지 높인다.
증착 단계(h)는 N2, NH3, 및 DCS(SiH2Cl2)가 혼합된 분위기에서 0.35 Torr를 유지시키고, 730℃의 온도에서 57분간 진행한다.
램프 다운 단계(i)는 N2 분위기에서 0.35Torr의 압력으로 유지시키고, 1분당 3℃씩 110분 동안 온도를 하강시켜 400℃의 온도까지 낮춘다.
언로딩 단계(j)는 N2 분위기에서 대기압이 되도록 서서히 압력을 올리면서, 400℃의 온도에서 120분간 진행한다.
여기서, SAC 질화층(110)의 형성 공정에 적용된 온도, 시간 및 압력은 하나의 실험 데이터에 불과하다. 따라서 본 발명은 실험 데이터에서 고정된 온도, 고정된 시간 및 고정된 압력에 한정되지 않고 어느 정도 가변된(variable) 온도, 가변된 시간 및 가변된 압력을 포함한다.
도 5는 SAC 질화층(110)의 증착 방법에 따른 오류 비트를 나타낸 그래프이다. 그래프에서 A 및 B는 LP-CVD법으로 SAC 질화층(110)을 형성한 경우의 페일 비트(fail bit) 수를 나타내고, 그래프에서 C, D 및 E는 PE-CVD법으로 SAC 질화막(110)을 형성한 경우의 페일 비트 수를 나타낸다. PE-CVD법으로 SAC 질화층(110)을 형성한 경우가 LP-CVD법으로 SAC 질화층(110)을 형성한 경우보다 페일 비트 수가 낮음을 알 수 있다. 따라서, 본 발명은 PE-CVD법을 적용하여 SAC 질화층(110)을 형성한다. 그래프 E는 도 4를 참조하여 설명한 SAC 질화층(110) 형성 공정 조건일 때를 나타낸 것으로, 다른 그래프 A, B, C 및 D보다 오류 비트 수가 가장 낮음을 알 수 있다.
도 1e를 참조하면, SAC 질화층(110) 상에 절연층(111)을 형성하여 표면을 평탄화하고, 자기정렬콘택 공정으로 불순물 이온 주입 영역(107)이 노출되는 콘택홀(112)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명은 물리적인 스트레스를 유발하는 자기정렬콘택 공정에 사용되는 질화층의 형성에 대한 조건과 게이트 공정의 핵심이 되는 금속-실리사이드층의 열처리 공정의 조건을 개선함으로써, 반도체 기판에 발생하는 오류 비트 수를 억제하여 프로그램 교란 특성을 개선할 수 있다.

Claims (11)

  1. 반도체 기판상에 게이트 절연층, 제 1 도전층, 유전체층, 제 2 도전층 및 금속-실리사이드층이 적층된 구조를 갖는 게이트들을 형성하는 단계;
    상기 금속-실리사이드층을 상기 유전체층의 제1 어닐링 온도보다 같거나 낮은 제2 어닐링 온도에서 어닐링하는 단계;
    전체 구조상에 버퍼 산화막을 형성하는 단계; 및
    상기 버퍼 산화층 상에 질화층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 유전체층은 산화막-질화막-산화막이 적층된 ONO구조로 형성하며, 800℃ 내지 850℃의 상기 제1 어닐링 온도에서 어닐링하는 비휘발성 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속-실리사이드층의 상기 제2 어닐링 온도는 750℃ 내지 800℃의 온도범위인 비휘발성 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속-실리사이드층은 텅스텐-실리사이드층인 비휘발성 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 텅스텐-실리사이드층의 어닐링 공정은,
    750℃의 온도에서 진행하는 로딩 단계;
    750℃의 온도에서 800℃의 온도까지 상승시키며 진행하는 램프 업 단계;
    800℃의 온도에서 진행하는 어닐 홀딩 단계;
    800℃의 온도에서 750℃의 온도까지 하강시키며 진행하는 램프 다운 단계; 및
    750℃의 온도에서 진행하는 램프 다운 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 텅스텐-실리사이드층의 상기 어닐링 공정은 N2 분위기에서 진행하는 비 휘발성 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속-실리사이드층의 상기 어닐링 공정후에,
    상기 반도체 기판에 불순물 이온주입 영역을 형성하는 단계; 및
    게이트 스페이서 절연층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 질화층은 플라즈마 증가 화학적 기상 증착(plasma enhanced chemical vapor deposition; PE-CVD)법으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 질화층은 400℃ 내지 730℃의 온도범위에서 형성하는 비휘발성 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 질화층의 형성 공정은,
    N2 분위기에서 대기압으로 유지시키고, 400℃의 온도에서 진행하는 로딩 단계;
    N2 분위기에서 5Torr의 압력으로 유지시키고, 730℃의 온도까지 높이는 램프 업 단계;
    N2, NH3, 및 DCS(SiH2Cl2)가 혼합된 분위기에서 0.35 Torr를 유지시키고, 730℃의 온도에서 진행하는 증착 단계;
    N2 분위기에서 0.35Torr의 압력으로 유지시키고, 400℃의 온도까지 낮추는 램프 다운 단계; 및
    N2 분위기에서 대기압이 되도록 서서히 압력을 올리면서, 400℃의 온도에서 진행하는 언로딩 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 램프 업 단계는 1분당 5℃씩 온도를 상승시키고, 상기 램프 다운 단계는 1분당 3℃씩 온도를 하강시키는 비휘발성 메모리 소자의 제조 방법.
KR1020060131118A 2006-05-26 2006-12-20 비휘발성 메모리 소자의 제조 방법 KR100843061B1 (ko)

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