KR20040002301A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 금속 게이트전극을 형성한 후, 상기 금속 게이트전극을 포함한 반도체 기판 상에 상기 금속 게이트전극의 보호막으로 SiO2막을 저온에서 단원자막 증착법으로 형성하고, 어닐(Anneal) 공정을 진행함으로써, 선택 열 산화 공정을 진행하지 않으면서 상기 금속 게이트전극 형성 공정 시 게이트 산화막에 유발되는 식각 손상을 보상하고, 후속 공정에서 상기 금속 게이트전극 측벽에 형성될 질화막 스페이서(Spacer)와 상기 반도체 기판과의 접촉을 방지하여 소자의 수율 및 신뢰성을 향상시키고 DRAM(Dynamic Random Access Memory)에 있어서 리프레쉬(Refresh) 특성을 향상시키는 기술이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 금속 게이트전극을 형성한 후, 상기 금속 게이트전극을 포함한 반도체 기판 상에상기 금속 게이트전극의 보호막으로 SiO2막을 저온에서 단원자막 증착법으로 형성하고, 어닐(Anneal) 공정을 진행하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
소자의 집적도가 증가함에 따라 게이트전극의 선폭이 감속하게 된다.
상기 게이트전극의 선폭이 감속함에 따라 다결정실리콘층과 WSix층이 적층된 게이트전극의 저항은 급격하게 증가하여 RC 지연 현상이 발생된다. 따라서, 하이 스피드(High speed) 특성을 확보하기 위해서는 낮은 저항을 가지는 게이트전극이 필요한 추세이다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에 열 산화 공정으로 게이트 산화막(13)을 성장시킨다.
그 후, 상기 게이트 산화막(13) 상에 다결정 실리콘층(15), WN층(17), 텅스텐(W)층(19), 하드 마스크(Hard mask)층(21) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(21)을 식각하고, 상기 텅스텐층(19), WN층(17) 및 다결정 실리콘층(15)을 식각하여 금속 게이트전극을 형성한 후, 상기 감광막을 제거한다.
도 1b에서와 같이, 선택 열 산화 공정으로 상기 다결정 실리콘층(15)의 측면과 상기 금속 게이트전극 에지의 게이트 산화막(13)에 산화막(23)을 성장시킨다.
여기서, 상기 선택 열 산화 공정은 H2O와 H2의 분압을 조절하여 상기 텅스텐층(19)은 산화되지 않고 상기 다결정 실리콘층(15)만 산화시키는 공정이다.
그러나, 종래의 반도체 소자의 제조 방법은 금속 게이트전극의 형성 공정에 있어서 다음과 같은 문제점이 있었다.
첫째, 상기 금속 게이트전극 형성 공정 시 게이트 절연막에 유발되는 식각 손상을 보상하기 위해 실시된 선택 열 산화 공정으로 상기 텅스텐층을 통과하여 확산한 산소(O)에 의해 상기 WN층과 다결정 실리콘층 계면에서 SiNx, SiOx 등과 같은 절연층이 생성되어 소자 동작 시 신호 지연 현상이 유발된다.
둘째, 상기 신호 지연 현상을 방지하기 위해 선택 열 산화 공정을 하지 않을 경우, 상기 게이트 절연막에 식각 손상이 유발되고, 상기 금속 게이트전극 양측에 형성될 질화막 스페이서가 반도체 기판과 접촉하게 되어 상기 두 층간의 열 팽창 계수의 차이에 의해 후속 열공정에서 상기 반도체 기판에 스트레스(Stress)가 가해진다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 반도체 기판 상에 금속 게이트전극을 형성한 후, 상기 금속 게이트전극을 포함한 반도체 기판 상에 상기 금속 게이트전극의 베리어층으로 SiO2막을 저온에서 단원자막 증착법으로 형성하고, 어닐 공정을 진행함으로써, 선택 열 산화 공정을 진행하지 않으면서 게이트산화막의 식각 손상을 보상하고, 후속 공정에서 상기 금속 게이트전극 측벽에 형성될 질화막 스페이서와 상기 반도체 기판과의 접촉을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a와 도 2b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31: 반도체 기판13,33: 게이트 산화막
15,35: 다결정 실리콘층17,37: WN층
19,39: 텅스텐(W)층21,41: 하드 마스크층
23: 산화막43: SiO2막
이상의 목적을 달성하기 위한 본 발명은,
반도체 기판 상에 게이트 산화막을 개재하고 그 상부에 하드 마스크층이 구비된 금속 게이트전극을 형성하는 단계와,
상기 금속 게이트전극을 포함한 반도체 기판 상에 저온의 단원자막 증착법으로 SiO2막을 형성하는 단계와,
상기 SiO2막을 N2분위기에서 열처리하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 SiO2막을 상온 ∼ 250℃의 온도에서 단원자막 증착법으로 형성하는 것과,
상기 SiO2막을 30∼70Å의 두께로 형성하는 것과,
상기 SiO2막을 실리콘(Si)의 소스 가스로 SiH2Cl2, Si(OC2H5)4등의 Si-알콕사이드(Alkoxide), Si(CH3)4등의 Si-알킬(Alkyl), SiCl4로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상의 물질을 사용하고, 산소(O)의 소스 가스로 H2O를 사용하며, NH3를 퍼지 가스로 사용하여 Si 펄스 →NH3퍼지 →H2O 펄스 →NH3퍼지를 1사이클로 하는 단원자막 증착법으로 형성하는 것과,
상기 열처리 공정을 600 ∼ 900℃의 온도에서 실시하는 것과,
상기 금속 게이트전극을 다결정 실리콘층, WN층 및 텅스텐층의 순서로 적층된 게이트전극으로 형성하는 것과,
상기 금속 게이트전극을 텅스텐층의 게이트전극 또는 WN층과 텅스텐층이 적층된 게이트전극으로 형성하는 것과,
상기 금속 게이트전극을 TiN층과 텅스텐층이 적층된 게이트전극 또는 TiN층의 게이트전극으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 반도체 기판 상에 금속 게이트전극을 형성한 후, 상기 금속 게이트전극을 포함한 반도체 기판 상에 상기 금속 게이트전극의 베리어층으로 SiO2막을 저온에서 단원자막 증착법으로 형성하고, 어닐 공정을 진행함으로써, 선택 열 산화 공정을 진행하지 않으면서 상기 금속 게이트전극 형성 공정 시 게이트 산화막에 유발되는 식각 손상을 보상하고, 후속 공정에서 상기 금속 게이트전극 측벽에 형성될 질화막 스페이서와 상기 반도체 기판과의 접촉을 방지하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a와 도 2b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(31)상에 열 산화 공정으로 게이트 산화막(33)을 성장시킨다.
그 후, 상기 게이트 산화막(33) 상에 다결정 실리콘층(35), WN층(37), 텅스텐층(39), 하드 마스크층(41) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(41)을 식각하고, 상기 텅스텐층(39), WN층(37) 및 다결정 실리콘층(35)을 식각하여 금속 게이트전극을 형성한 후, 상기 게이트 산화막(33)을 식각한 다음, 상기 감광막을 제거한다.
여기서, 상기 다결정 실리콘층(35), WN층(37) 및 텅스텐층(39)의 순서로 적층된 게이트전극 이외에 텅스텐층의 게이트전극 또는 WN층과 텅스텐층이 적층된 게이트전극을 사용할 수 있거나 TiN층과 텅스텐층이 적층된 게이트전극 또는 TiN층의 게이트전극을 사용할 수 있다.
도 2b에서와 같이, 상기 금속 게이트전극을 포함한 반도체 기판(31) 상에 30∼70Å 두께의 SiO2막(43)을 형성한다.
그리고, 상기 SiO2막(43)을 600 ∼ 900℃의 온도하에 N2분위기에서 열처리한다.
여기서, 상기 SiO2막(43)의 형성 공정은 실리콘(Si)의 소스(Source) 가스로 SiH2Cl2, Si(OC2H5)4등의 Si-알콕사이드(Alkoxide), Si(CH3)4등의 Si-알킬(Alkyl), SiCl4로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상의 물질을 사용하고,산소(O)의 소스 가스로 H2O를 사용하며, NH3를 퍼지(Purge) 가스로 사용하여 Si 펄스 →NH3퍼지 →H2O 펄스 →NH3퍼지를 1 사이클(Cycle)로 하는 단원자막 증착법으로 상온 ∼ 250℃의 저온에서 진행한다.
[제 1 화학식]
Si-OH* + SiCl4→SiO-Si-Cl3* + HCl
[제 2 화학식]
Si-Cl* + H2O →SiOH* + HCl
이때, 상기 SiO2막(43)의 형성 공정 시 실리콘의 소스 가스로 SiCl4를 사용하고, 산소의 소스 가스로 H2O를 사용할 경우 상기 제 1, 제 2 반응식에 의해 400 ∼ 600℃의 온도에서 SiO2막을 증착하나, 퍼지 가스로 사용하는 NH3의 극성 공유결합 특성은 H2O, SiCl4의 웨이퍼 표면에서의 교환 반응을 촉진시켜 상온 ∼ 250℃의 저온에서도 높은 증착속도와 화학양론적 조성을 가지는 SiO2막을 증착할 수 있다.
그리고, 상기 SiO2막(43)의 열처리 공정으로 상기 저온에서 증착된 SiO2막(43)의 절연 특성을 증가시키고 게이트 식각 손상을 보상한다.
상술한 본 발명에서 상기 SiO2막(43)은 상기 금속 게이트전극의 산화를 방지하고, 식각 공정 중 유발되는 식각 손상을 보상하며, 후속 공정에서 상기 금속 게이트전극 측벽에 형성될 질화막 스페이서와 반도체 기판(31)이 직접 접촉하는 것을 방지하는 역할을 한다.
본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 금속 게이트전극을 형성한 후, 상기 금속 게이트전극을 포함한 반도체 기판 상에 상기 금속 게이트전극의 베리어층으로 SiO2막을 저온에서 단원자막 증착법으로 형성하고, 어닐 공정을 진행함으로써, 선택 열 산화 공정을 진행하지 않으면서 상기 금속 게이트전극 형성 공정 시 게이트 산화막에 유발되는 식각 손상을 보상하고, 후속 공정에서 상기 금속 게이트전극 측벽에 형성될 질화막 스페이서와 상기 반도체 기판과의 접촉을 방지하여 소자의 수율 및 신뢰성을 향상시키고 DRAM에 있어서 리프레쉬 특성을 향상시키는 효과가 있다.
Claims (8)
- 반도체 기판 상에 게이트 산화막을 개재하고 그 상부에 하드 마스크층이 구비된 금속 게이트전극을 형성하는 단계와,상기 금속 게이트전극을 포함한 반도체 기판 상에 저온의 단원자막 증착법으로 SiO2막을 형성하는 단계와,상기 SiO2막을 N2분위기에서 열처리하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 SiO2막을 상온 ∼ 250℃의 온도에서 단원자막 증착법으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 SiO2막을 30∼70Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 SiO2막을 실리콘(Si)의 소스 가스로 SiH2Cl2, Si(OC2H5)4등의 Si-알콕사이드(Alkoxide), Si(CH3)4등의 Si-알킬(Alkyl), SiCl4로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상의 물질을 사용하고, 산소(O)의 소스 가스로 H2O를 사용하며, NH3를 퍼지 가스로 사용하여 Si 펄스 →NH3퍼지 →H2O 펄스 →NH3퍼지를 1 사이클로 하는 단원자막 증착법으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정을 600 ∼ 900℃의 온도에서 실시함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트전극을 다결정 실리콘층, WN층 및 텅스텐층의 순서로 적층된 게이트전극으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트전극을 텅스텐층의 게이트전극 또는 WN층과 텅스텐층이 적층된 게이트전극으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속 게이트전극을 TiN층과 텅스텐층이 적층된 게이트전극 또는 TiN층의 게이트전극으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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2002
- 2002-06-29 KR KR10-2002-0037754A patent/KR100447256B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100447256B1 (ko) | 2004-09-07 |
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