KR100647357B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 버퍼 산화막 증착 후 기존의 Si3N4 막 대신 알루미늄 질화막(AlN)을 스페이서용 막으로 증착함으로써 누설전류를 최소화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
도 1a 내지 도 1e 는 종래 기술에 따른 반도체 소자의 스페이서 형성 공정도.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 스페이서 형성 공정도.
< 도면의 주요한 부분에 대한 부호의 설명 >
10,40 : 반도체 소자 12,42 : 게이트 산화막 패턴
14,44 : 게이트 전극용 도전층 패턴 16,46 : 게이트 전극용 금속층 패턴
18,48 : 하드마스크층 패턴 20,50 : 게이트 전극
22,52 : 버퍼 산화막 24 : Si3N4 막
26,56 : 스페이서용 산화막 54 : AlN 막
58 : 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 버퍼 산화막 증착 후 기존의 Si3N4 막 대신 알루미늄 질화막(AlN)을 스페이서용 막으로 증착함으로써 누설전류를 최소화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도 체 소자의 제조 방법을 제공함에 있다.
통상의 워드라인 형성 공정은 WSix 워드라인인 경우에 그 측벽을 보호하기 위하여O2 분위기에서 측벽을 산화시켜 버퍼 산화막을 형성한다. 반면, W 워드라인의 경우에는 W 의 산화를 방지하고 게이트 전극용 도전층 패턴의 측벽만 산화하기 위하여 산소분압을 조절하는 선택적 산화 공정으로 버퍼 산화막을 형성한다.
이러한 워드라인 측벽 산화막 형성 후, LPCVD 방식으로 Si3N4 를 증착하여 스페이서용 막을 형성한다.
그후, 상기 구조에 전면식각 공정을 수행하여 워드라인 스페이서를 형성한다.
이때, Si3N4 막과 버퍼 산화막 사이에는 전하가 갇히는 영역(trap site)가 발생한다. 갇혀진 전하들은 전기장이 인가되면 활성화되어 누설전류의 주원인이 되고, DRAM 에서는 리프레쉬(refresh) 저하의 한 원인이 되는 문제점이 있다.
이를 방지하기 위하여 WSix 워드라인의 경우 Si3N4 막과 버퍼 산화막 사이에 CVD 공정으로 실리콘 산화막을 추가로 형성함으로써 누설전류의 발생을 줄이나, 소자의 디자인 룰이 작아지면서 여러 겹의 스페이서를 형성하기 곤란하며, 얇을수록 증가하는 Si3N4 막의 스트레스를 보완하기 위하여 산화막 / 질화막 / 산화막 의 삼중층 구조의 스페이서를 형성하는 방법이 제안되었다.
도 1a 내지 도 1f 는 종래 기술에 따른 반도체 소자의 스페이서 형성 공정도이다.
도 1a 를 참조하면, 반도체 기판(10) 상에 게이트 산화막(12), 게이트 전극 용 도전층(14), 게이트 전극용 금속층(16) 및 하드마스크층(18)의 적층구조를 형성한 후, 게이트 마스크(도시안됨)를 이용한 사진식각 공정으로 상기 구조를 식각하여 반도체 기판(10)을 노출하는 게이트 전극(20)을 형성한다.
도 1b 를 참조하면, 상기 구조의 전표면에 버퍼 산화막(22)을 증착한다.
도 1c 를 참조하면, 상기 구조의 전표면에 Si3N4 막(24)을 증착한다.
도 1d 를 참조하면, 상기 구조의 전표면에 스페이서용 산화막(26)을 증착한다.
도 1e 를 참조하면, 상기 구조에 전면식각 공정을 실시하여 게이트 스페이서를 형성한다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조 방법은 워드라인의 폭이 협소해지면서 전기장의 방향에 따른 게이트 공핍(depletion)이 게이트 전극용 도전체의 바닥면에서 뿐만 아니라 측벽부분에서도 발생하여 실제보다 공핍율(depletion rate)을 증가시켜 문턱 전압(Threshold voltage)를 증가시킨다. 이는 워드라인의 폭이 100 nm 이하로 작아지게 되면 반도체 기판에 불균일성을 야기하여 소자의 생산성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 버퍼 산화막 증착 후 기존의 Si3N4 막 대신 알루미늄 질화막(AlN)을 스페이서용 막으로 증착함으로써 누설전류를 최소화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법의 특징은,
반도체 소자의 제조 방법에 있어서,
반도체 기판상에 게이트 산화막, 게이트 전극용 도전층, 게이트 전극용 금속층 및 하드마스크층의 적층구조로 이루어진 게이트 전극을 형성하는 공정과,
상기 구조의 전표면에 버퍼 산화막을 증착하는 공정과,
상기 버퍼 산화막을 질화시키는 공정과,
상기 구조의 전표면에 알루미늄 질화막을 증착하는 공정과,
상기 구조에 전면식각 공정을 수행하여 게이트 스페이서를 형성하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 버퍼 산화막은 열산화막, CVD 법으로 형성한 산화막 및 이들의 조합 중 하나인 것과, 상기 버퍼 산화막을 질화시키는 공정은 NH3, N2O, NO 및 이들의 조합 중 선택된 하나의 가스 분위기에서 수행되는 열처리 공정인 것과, 상기 열처리 공정은 400 ~ 800 ℃ 의 온도와 0.05 ~ 760 Torr 의 압력에서 3 ~ 180 분 동안 실시하는 것과, 상기 알루미늄 질화막은 원자층단위 증착(atomic layer deposition) 공정으로 증착하는 것과, 상기 원자층단위 증착 공정은 TMA 등의 Al 소스가스를 이용하여 300 ~ 800 ℃ 의 온도와 0.05 ~ 50 Torr 의 압력에서 NH3, N2 등의 질소를 포함하는 가스를 사용하여 실시하는 것과, 상기 알루미늄 질화막은 NH3, NH3/Ar 및 NH3/N2 중 선택된 하나의 가스를 사용하여 400 ~ 800 ℃ 의 온도와 0.01 ~ 760 Torr 의 압력에서 알루미늄 박막을 질화시켜 형성하는 것과, 상기 알루미늄 질화막은 30 ~ 500 Å 의 두께로 증착하는 것과, 상기 열처리 공정과 알루미늄 질화막 증착 공정은 in-situ 공정인 것과, 상기 열처리 공정과 알루미늄 질화막 증착 공정은 플라즈마 처리 공정을 더 포함하는 것과, 상기 알루미늄 질화막 형성 공정 후에 스페이서용 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체 소자의 스페이서 형성 공정도이다.
도 2a 를 참조하면, 반도체 기판(40) 상에 게이트 산화막(42), 게이트 전극용 도전층(44), 게이트 전극용 금속층(46) 및 하드마스크층(48)의 적층구조로 이루어진 게이트 전극(50)을 형성한다.
도 2b 를 참조하면, 상기 구조의 전표면에 버퍼 산화막(52)을 증착한다. 여기서, 버퍼 산화막(52)은 열산화막, CVD 법으로 형성한 산화막 및 이들의 조합 중 하나인 것이 바람직하다.
도 2c 를 참조하면, 상기 구조물을 열처리하여 버퍼 산화막(52)를 질화시킨다. 여기서, 상기 열처리 공정은 NH3, N2O, NO 및 이들의 조합 중 선택된 하나의 가스 분위기에서 실시하는 것이 바람직하다. 또한, 상기 열처리 공정은 400 ~ 800 ℃ 의 온도와 0.05 ~ 760 Torr 의 압력에서 3 ~ 180 분 동안 실시하는 것이 바람직 하다.
도 2d 를 참조하면, 상기 구조의 전표면에 알루미늄 질화막(AlN)(54)을 증착한다.
여기서, 알루미늄 질화막(54)은 TMA(tri methyl aluminum) 등의 Al 소스가스를 이용하여 300 ~ 800 ℃ 의 온도와 0.05 ~ 50 Torr 의 압력에서 NH3, N2 등의 질소를 포함하는 가스를 사용하는 원자층단위 증착(atomic layer deposition) 공정으로 증착하거나, NH3, NH3/Ar 및 NH3/N2 중 선택된 하나의 가스를 사용하여 400 ~ 800 ℃ 의 온도와 0.01 ~ 760 Torr 의 압력에서 알루미늄 박막을 질화시켜 형성하는 것이 바람직하며, 30 ~ 500 Å 의 두께로 증착하는 것이 바람직하다.
그리고, 상기 열처리 공정과 알루미늄 질화막 증착 공정은 in-situ 공정인 것이 바람직하고, 상기 열처리 공정과 알루미늄 질화막 증착 공정은 플라즈마 처리 공정을 더 포함하는 것이 바람직하다.
도 2e 를 참조하면, 상기 알루미늄 질화막(54) 형성 공정 후에 스페이서용 산화막(56)을 형성하는 공정을 더 포함할 수 있다.
도 2f 를 참조하면, 상기 구조에 전면식각 공정을 수행하여 게이트 스페이서(58)를 형성한다.
본 발명은 상기와 같이 버퍼 산화막의 형성 후 종래의 Si3N4 막 대신 원자층단위 증착공정을 통한 알루미늄 질화막(AlN)을 형성하여 스페이서를 형성한다.
알루미늄 질화막은 Si3N4 막보다 내마모성이 우수하고, 실리콘과 열팽창계수가 비슷하여 후속 열처리 공정에 의한 스트레스의 발생을 최소화 할 수 있다.
이를 적용하면, 반도체 기판의 문턱 전압의 균일성이 개선되고, 게이트 전극 스페이서의 누설전류 특성이 개선되면서, DRAM 에서는 리프레쉬(refresh) 개선효과가 발생하며, 기타 반도체 소자에서는 콘택 플러그의 전류밀도가 증가하여 소자의 신뢰성이 향상된다. 또한, 알루미늄 질화막은 셀(Cell) 영역과 주변회로 영역에 증착되는 두께가 동일하여 소자의 문턱전압 및 콘택 홀 저항의 변동을 최소화할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은, 버퍼 산화막 증착 후 기존의 Si3N4 막 대신 알루미늄 질화막(AlN)을 스페이서용 막으로 증착함으로써 누설전류를 최소화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (11)
- 반도체 기판상에 게이트 산화막, 게이트 전극용 도전층, 게이트 전극용 금속층 및 하드마스크층의 적층구조로 이루어진 게이트 전극을 형성하는 공정과,상기 구조의 전표면에 버퍼 산화막을 증착하는 공정과,상기 버퍼 산화막을 질화시키는 공정과,상기 구조의 전표면에 알루미늄 질화막을 증착하는 공정과,상기 구조에 전면식각 공정을 수행하여 게이트 스페이서를 형성하는 공정을 구비하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 버퍼 산화막은 열산화막, CVD 법으로 형성한 산화막 및 이들의 조합 중 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 버퍼 산화막을 질화시키는 공정은 NH3, N2O, NO 및 이들의 조합 중 하나의 가스 분위기에서 수행되는 열처리 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리 공정은 400 ~ 800 ℃ 의 온도와 0.05 ~ 760 Torr 의 압력에서 3 ~ 180 분 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 알루미늄 질화막은 원자층단위 증착(atomic layer deposition) 공정으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 원자층단위 증착 공정은 TMA 등의 Al 소스가스를 이용하여 300 ~ 800 ℃ 의 온도와 0.05 ~ 50 Torr 의 압력에서 NH3, N2 등의 질소를 포함하는 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 알루미늄 질화막은 NH3, NH3/Ar 및 NH3/N2 중 선택된 하나의 가스를 사용하여 400 ~ 800 ℃ 의 온도와 0.01 ~ 760 Torr 의 압력에서 알루미늄 박막을 질화시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 알루미늄 질화막은 30 ~ 500 Å 의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리 공정과 알루미늄 질화막 증착 공정은 in-situ 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 열처리 공정과 알루미늄 질화막 증착 공정은 플라즈마 처리 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 알루미늄 질화막 형성 공정 후에 스페이서용 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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