KR100625511B1 - 반도체 구성요소의 제조 방법 - Google Patents
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Abstract
본 발명은 기판(1)과, 폴리실리콘 전극층(7) 및 이 폴리실리콘 전극층상의 텅스텐-함유 전극층(9')을 포함하며 상기 기판(1)상에 배열된 전극 스택(7, 9',11',13)을 가지는 반도체 구성요소의 제조 방법에 관한 것이다.
본 발명의 방법은 기판(1)의 제공 단계; 폴리실리콘층(7) 및 그 위의 텅스텐-함유 전구체층(9), 이 전구체층 위의 보호층(11)을 포함하는 순차적인 층의 증착 단계; 제1온도 단계에서 결정 변화가 텅스텐-함유 전구체층(9)에 발생하도록 상기 순차적인 층을 컨디셔닝하여, 상기 전극층(')이 형성되게 하는 단계; 상기 전극 스택(7, 9', 11', 13)을 형성하기 위하여 상기 순차적인 층을 패턴화시키는 단계; 결정 변화가 상기 전극층(9')에서 일어나지 않도록 상기 제1온도(T1) 단계보다 낮게 설정되어진 제2온도(T2) 단계에서 폴리실리콘층(7)을 산화시켜 측벽 스페이서(13)를 형성해주는 단계를 포함하여 이루어진다.
반도체 구성요소, 제조 방법, 기판, 전극층, 제1온도, 제2온도, 상변환 결정변화, 폴리실리콘층, 텅스텐-함유 전구체층, 전극 스택
Description
본 발명은 기판과, 폴리실리콘 전극층 및 이 폴리실리콘 전극층상의 텅스텐-함유 전극층을 포함하며 상기 기판상에 배열된 전극 스택을 가지는 반도체 구성요소의 제조 방법에 관한 것이다.
상기 기판이라는 용어는 당분야의 통상적인 지식으로 여겨지는 것으로서, 설계의 종류에 따라 단층 및 다수층으로 구성될 수 있다.
상기 기판은 원하는 어떠한 종류의 반도체 구성요소에 적용될 수 있지만, 본 발명은 기판을 기반으로 하는 문제점과 함께 실리콘 기술을 이용한 동적 램덤 액세스 메모리(DRAMs)의 게이트 전극 스택을 참조로 하여 설명된다.
싱글-트랜지스터 셀이 동적 랜덤 액세스 메모리(DRAMs)에 사용됨은 공지된 사실이다. 이러한 셀들은 저장 캐패시터와, 비트라인 및 저장 전극간을 연결시키는 선택 트렌지스터(MOSFET)를 포함한다. 상기 저장 캐패시터는 트렌치 캐패시터 또는 적층된(stacked) 캐패시터로 설계될 수 있다.
상기 선택 캐패시터를 구동시키기 위하여, 금속성의 전도성 게이트 전극 스택이 게이트 옥사이드층에 배치된다. 통상적인 게이트 전극 스택들은 도포된 폴리실리콘과, 이 폴리실리콘 상의 텅스텐 실리사이드(WSix) 또는 텅스텐 나이트라이드/텅스텐 샌드위치가 적층되어 이루어진 스택들을 포함한다.
상기와 같은 게이트 전극 스택의 패턴화는 서로 일치하는 게이트 접점과 함께 상부에 위치한 텅스텐-함유 전극층에 추가적인 실리콘 나이트라이드층을 도포하여 예를들어 플라즈마 에칭 처리로 이루어지고, 이에 금속성의 연결 라인을 제공하게 된다.
상기 패턴화된 게이트 전극 스택들은 대개 노출된 측벽의 일부가 산화되는 동시에 금속내의 저항이 목표로 하는 상변환 또는 결정 성장에 의하여 최소화되는 방법으로 후열처리된다.
매우 얇은 옥사이드층은 폴리실리콘의 측벽상에 형성되는 바, 이는 순차적인 LDD(lightly doped drain) 형성을 위한 스페이서의 역할을 하게 되고, 트랜지스터의 누설 전류 특성을 향상시키게 된다. 상기 순차적인 LDD는 트랜지스터 패러미터를 규정된 게이트 길이 이상으로 설정한다.
약 1000℃∼1080℃의 온도에서 일어나는 금속성의 상변환는 저항의 감소를 초래하고, 상기 게이트 금속내의 강한 결정 성장과 관련된다.
현재 적용되고 있는 공정에 있어서, 컨디셔닝는 게이트 전극 스택의 패턴화 후, 상기 LDD 형성 전에 약 1000℃∼1080℃의 온도에서 시작한다. 이는 이미 알려진 공정으로서 다음과 같은 문제점이 따르게 된다.
텅스텐 실리사이드(WSix)가 사용되는 경우, 그 결정들은 게이트 전극의 측면을 지나서 돌출 성장되어, 폴리실리콘의 아래쪽에 부분적인 합금을 형성하는 문제점이 있다.
170nm 이하의 특정 크기를 갖는 향후 기술에서 위와 같은 측면 돌출 현상이 일어나는 것은 금속 접점과 인접하는 회로의 단선을 초래하고, 돌출된 부분은 접점의 에칭시 노출될 수 있다.
이에, 110nm 이하의 길이를 갖는 트랜지스터 게이트를 포함하는 DRAM 기술은 보다 낮은 저항을 갖도록 개선된 셀 구조와 회로 단선이 일어나지 않는 연결 등을 요구한다.
폴리실리콘 아래에 관하여 텅스텐 나이트라이드 확산벽을 갖는 Si 합금이 배제된 텅스텐의 사용은 저항과 관련된 필수요건을 충족시킨다. 그러나, 게이트 금속으로서의 텅스텐은 현공정을 위하여 적절치 못하고, 열적 및 산화 공정에 포함되는 순차적 공정중에 가스로 배출되거나 WOx로 승화되어, 내부벽 챔버에 침전되면서 측벽의 산화 조절을 불가능하게 만든다.
본 발명은 WSix의 돌출 성장을 방지하는 동시에 WOx의 침전을 방지할 수 있도록 한 반도체 구성요소의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, 상기한 목적은 청구항 1에 기재된 제조 방법에 의하여 달성된다.
본 발명의 주안점은 두 개의 독립적인 공정 단계들에서 폴리실리콘의 후열처리(측벽의 산화)로부터 상술한 게이트 전극 스택의 후열처리 공정(저항 감소를 위한 상변환 또는 결정 성장)을 분리하여 구성하는데 있다.
공지된 증착 및 에칭 공정은 동일한 방식으로 유지될 수 있다. 순차적인 모든 열적 공정은 게이트 금속의 컨디셔닝이 완료된 이후로 기존의 경우에 비하여 낮은 온도에서 시작될 수 있고, 이는 열적 관리 측면에서 잇점으로 제공된다.
텅스텐 나이트라이드/텅스텐의 조합을 갖는 컨디셔닝의 장점은 동일한 저항을 이루기 위해 요구되는 낮은 스택 높이를 얻을 수 있다. 이러한 결과로 인하여 절연층의 적용시 요구사항의 감소와 함께 순차적인 에칭 공정을 단순화시키킬 수 있다.
본 발명의 종속적인 문제에 대한 세부적인 개선 및 향상된 점들은 종속항으로 기재된다.
바람직한 구현예에 의하면, 저항의 감소와 관련된 결정 성장 및/또는 상변환가 제1온도에서 전구체층에서 발생한다.
더욱 바람직한 구현예에 의하면, 텅스텐-함유 전구체층은 텅스텐 실리사이드로 구성되고, 상기 제1온도는 900℃∼1080℃의 범위를 갖는다.
더욱 바람직한 구현예에 의하면, 텅스텐 나이트라이드로 구성된 확산벽층이 층의 연속적 증착 공정중에 텅스텐 금속으로 만들어진 텅스텐-함유 전구체층 아래쪽에 제공된다.
더욱 바람직한 구현예에 의하면, 보호층이 리소그래픽 공정에 의하여 하드 마크로 형성되고, 연속적인 각 층이 상기 하드 마크를 이용한 에칭 공정에 의하여 패턴화된다.
더욱 바람직한 구현예로서, 제2온도는 800℃∼850℃의 범위를 갖는다.
더욱 바람직한 구현예로서, 상기 전극 스택은 기판의 게이트 옥사이드층에 위치되는 게이트 전극 스택인 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명한다.
도 1a-e는 본 발명의 본질적인 이해를 얻을 수 있도록 본 발명에 따른 제조 방법의 모범적인 각 단계를 나타내고;
도 2는 본 발명에 따른 제조 방법의 다른 실시예를 나타낸다.
도 1a-e에서 동일한 도면부호는 동일하거나 기능적으로 등가의 구성요소를 지시한다.
도 1a에서 보는 바와 같이, 우선 기판(1)이 제공되는 바, 상기 기판은 예를들어 소스 영역 및 드레인 영역과 같은 활성 영역을 갖는다.
또한, 게이트 옥사이드층(5)이 표준 열적 산화 공정에 의하여 상기 기판(1)상에 형성된다.
또한, 도포된 폴리실리콘층(7)이 예를들어 CVD(chemical vapor deposition(화학적 증기 증착)) 공정에 의하여 상기 게이트 옥사이드층(5)에 증착된다.
또한, 텅스텐 실리사이드 층(9)이 상기 CVD 공정에 의하여 폴리실리콘층(7)에 증착된다.
도 2에 도시한 바와 같은 바람직한 실시예에서는 상기와 동일한 공정후, 그 위에 텅스텐 나이트라이드층(9a)이 증착된 다음, 텅스텐 층(9b)의 증착이 따르게 된다.
마지막으로, CVD 공정에 의하여 실리콘 나이트라이드층(11)이 증착된다.
여기까지, 각 공정 단계들은 바람직한 실시예를 위하여 동일하게 한 번씩 진행된다.
다음 공정 단계는 도 1b에 도시한 바와 같이, 제1컨디셔닝 단계가 900℃∼1080℃의 범위, 바람직하게는 1000℃인 제1온도에서 진행된다.
이러한 제1컨디셔닝 단계는 결정 성장과 관련된 상변환 및 상기 텅스텐 실리사이드층(9)에서의 저항 감소를 일으키게 하고, 이에 상기 전구체층 즉, 텅스텐 실리사이드층(9)이 최종적으로 전극층(9')으로 변환된다.
다시 말해서, 상기 제1컨디셔닝 단계(900℃∼1080℃)는 상변환, 결정 성장 또는 저항의 감소를 위하여 수행되는 바, 폴리실리콘, 게이트 금속, 실리콘 나이트라이드 등의 모든 층들이 완전하게 증착 완료된 후, 즉 상기 게이트 금속위에 캐핑(capping)층이 형성된 상태, 및 상기 게이트 전극 스택의 패터닝 이전에 수행된다.
삭제
상기 텅스텐 옥사이드(WOx)의 승화는 상기 도포된 층에 의하여 보호되어진다.
더욱이, 상변환 동안에 표면 거칠기(결정 성장으로 인하여 발생된 캐비티들)가 형성됨은 필수 불가결한 문제이며, 이에 상기 나이트라이드 층이 보호되어진다.
따라서, 상기 캐비티들에 순차적인 게이트 스택 에칭 공정중 캐비티에 마스킹 작업이 필요하고, 회로 단선을 따르게 하던 실리콘 나이트라이드가 존재하지 않게 된다.
다음 단계로서, 상기 실리콘 나이트라이드층(11)이 표준 포토리소그래피 단계에 의하여 하드 마스크(11')로 형성되도록 패턴화되는 바, 그 상태는 도 1c에 도시된 바와 같다.
다음으로, 상기 하드 마스크(11')는 표준 플라즈마-RIE 단계에 의하여 층(5,7,9')을 포함하는 순차적인 열로부터 게이트 전극 스택을 형성하는데 사용된다. 이때의 상태는 도 1d에 도시된 바와 같다.
다음으로, 여분의 노출된 폴리실리콘층이 급속한 열적인 산화 공정에 의하여 또는 산화로에서 측벽 옥사이드 스페이서(13)를 형성하기 위하여 산화되어진다. 이때의 상태는 도 1e에 도시된 바와 같다.
상기 게이트 스택의 패턴화가 완료된 다음, 폴리실리콘 표면의 최종 측벽 산화를 위하여 제2온도 단계가 현저히 낮은 800℃∼850℃의 범위에서 시작된다.
따라서, 상기 텅스텐 실리사이드(WSix)의 경우, 결정의 크기 성장 또는 게이트 금속의 상변환가 완료된 후 게이트 스택을 에칭함으로써, 금속 결정의 측방향 성장이 발생되지 않게 되고, 패턴의 배열구조는 그대로 유지된다.
다음의 공정은 당분야에서 이미 공지된 사실로서, 특히 상기 LDD 형성 공정이 다음 단계에서 실시되지만, 이에 대한 설명은 생략하기로 한다.
상술한 본 발명은 모범적인 일실시예로서 설명되었을 뿐, 상기 실시예에 국한되지 않고 여러 방법으로 수정 가능하다.
특히, 본 발명은 게이트 전극 스택에 국한되지 않고, 다른 전자 구성요소에 도 적용될 수 있다.
Claims (8)
- 기판(1)과, 폴리실리콘 전극층(7) 및 이 폴리실리콘 전극층상의 텅스텐-함유 전극층(9')을 포함하며 상기 기판(1)상에 배열된 전극 스택(7, 9',11',13)을 가지는 반도체 구성요소의 제조 방법에 있어서,기판(1)의 제공 단계;폴리실리콘층(7) 및 그 위의 텅스텐-함유 전구체층(9), 이 전구체층 위의 보호층(11)을 포함하는 순차적인 층의 증착 단계;제1온도(T1) 단계에서 결정 변화가 텅스텐-함유 전구체층(9)에 발생하도록 상기 순차적인 층을 컨디셔닝하여, 상기 전극층(9')이 형성되게 하는 단계;상기 전극 스택(7, 9', 11', 13)을 형성하기 위하여 상기 순차적인 층을 패턴화시키는 단계;결정 변화가 상기 전극층(9')에서 일어나지 않도록 상기 제1온도(T1) 단계보다 낮게 설정되어진 제2온도(T2) 단계에서 폴리실리콘층(7)을 산화시켜 측벽 스페이서(13)를 형성해주는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 구성요소의 제조 방법.
- 청구항 1에 있어서, 저항의 감소와 관련되는 결정 성장 및/또는 상변환가 상기 제1온도(T1) 단계에서 전구체에 발생되는 것을 특징으로 하는 반도체 구성요소의 제조 방법.
- 청구항 1 또는 2에 있어서, 상기 텅스텐-함유 전구체층(9)은 텅스텐 실리사이드로 구성되고, 상기 제1온도(T1)는 900℃∼1080℃의 범위인 것을 특징으로 하는 반도체 구성요소의 제조 방법.
- 청구항 1 또는 2에 있어서, 상기 텅스텐-함유 전구체층(9)은 텅스텐 금속(9b)으로 구성되고, 상기 제1온도(T1)은 900℃∼1080℃의 범위인 것을 특징으로 하는 반도체 구성요소의 제조 방법.
- 청구항 4에 있어서, 텅스텐 나이트라이드(9a)로 구성된 확산벽층이 층의 연속적인 증착 공정중에 텅스텐 금속으로 만들어진 텅스텐-함유 전구체층(9) 아래쪽에 제공되는 것을 특징으로 하는 반도체 구성요소의 제조 방법.
- 청구항 1에 있어서, 상기 보호층(11)이 리소그래피 공정에 의하여 하드 마스크(11')로 형성되고, 순차적인 층은 상기 하드 마스크를 이용한 에칭 공정에 의하여 패턴화되는 것을 특징으로 하는 반도체 구성요소의 제조 방법.
- 청구항 1에 있어서, 상기 제2온도(T2)는 800℃∼850℃의 범위인 것을 특징으로 하는 반도체 구성요소의 제조 방법.
- 청구항 1에 있어서, 상기 전극 스택(7, 9'. 11', 13)은 기판의 게이트 옥사이드층(5)상 올려지는 게이트 전극 스택인 것을 특징으로 하는 반도체 구성요소의 제조 방법.
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