JP2638573B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にポリサイドゲート構造の電界効果トランジス
タの製造方法に関する。
関し、特にポリサイドゲート構造の電界効果トランジス
タの製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＭＯＳＦＥＴ）
のゲート電極の低抵抗化のため、多結晶シリコンと高融
点金属シリサイドからなるポリサイドゲート構造のゲー
ト電極が用いられている。従来のポリサイドゲートＭＯ
ＳＦＥＴの製造方法の一例を図３（ａ），（ｂ）に示
す。図３（ａ）に示すようにＰ型シリコン基板１上に厚
さ８〜２０ｍｍのゲート酸化膜２を形成し、その上に厚
さ５０〜２００ｎｍの多結晶シリコン膜３を形成し、厚
さ１００〜３００ｎｍのＷＳｉｘ膜４（２≦ｘ≦３）を
多結晶シリコン膜３上にスパッタ法又は化学気相成長法
（ＣＶＤ）を用いて非晶質の状態で形成する。
のゲート電極の低抵抗化のため、多結晶シリコンと高融
点金属シリサイドからなるポリサイドゲート構造のゲー
ト電極が用いられている。従来のポリサイドゲートＭＯ
ＳＦＥＴの製造方法の一例を図３（ａ），（ｂ）に示
す。図３（ａ）に示すようにＰ型シリコン基板１上に厚
さ８〜２０ｍｍのゲート酸化膜２を形成し、その上に厚
さ５０〜２００ｎｍの多結晶シリコン膜３を形成し、厚
さ１００〜３００ｎｍのＷＳｉｘ膜４（２≦ｘ≦３）を
多結晶シリコン膜３上にスパッタ法又は化学気相成長法
（ＣＶＤ）を用いて非晶質の状態で形成する。
【０００３】その後図３（ｂ）に示すようにＷＳｉｘ膜
４と多結晶シリコン膜３をパターニングしてポリサイド
ゲート電極７を形成する。ポリサイドゲート電極７の形
成後、８００〜９５０℃の不活性ガス雰囲気中で熱処理
を行い、非晶質のＷＳｉｘを結晶化して抵抗を下げてい
た。
４と多結晶シリコン膜３をパターニングしてポリサイド
ゲート電極７を形成する。ポリサイドゲート電極７の形
成後、８００〜９５０℃の不活性ガス雰囲気中で熱処理
を行い、非晶質のＷＳｉｘを結晶化して抵抗を下げてい
た。
【０００４】不活性ガスに代えて酸化雰囲気中でポリサ
イドゲート電極７の露出した表面を酸化すると同時に非
晶質のＷＳｉｘを結晶化させる製造方法もある。
イドゲート電極７の露出した表面を酸化すると同時に非
晶質のＷＳｉｘを結晶化させる製造方法もある。
【０００５】従来のポリサイドゲートトランジスタＭＯ
ＳＦＥＴの製造方法の他の例を図４（ａ），（ｂ）に示
す。図３（ａ）と同様にゲート酸化膜２，多結晶シリコ
ン膜３，非晶質のＷＳｉｘ膜４を形成する。Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｏｆ ｔｈｅ １９ｔｈ Ｃ
ｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ
Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋ
ｙｏ，１９８７，ｐｐ．４１５〜４１８（引用文献）に
記載されているように、この状態で熱処理を行って非晶
質ＷＳｉｘ膜４を結晶化させる。８００〜９５０℃の不
活性ガス雰囲気中で熱処理を行い、図４（ａ）に示すよ
うにＷＳｉｘを結晶化し抵抗を下げる。
ＳＦＥＴの製造方法の他の例を図４（ａ），（ｂ）に示
す。図３（ａ）と同様にゲート酸化膜２，多結晶シリコ
ン膜３，非晶質のＷＳｉｘ膜４を形成する。Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｏｆ ｔｈｅ １９ｔｈ Ｃ
ｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ
Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋ
ｙｏ，１９８７，ｐｐ．４１５〜４１８（引用文献）に
記載されているように、この状態で熱処理を行って非晶
質ＷＳｉｘ膜４を結晶化させる。８００〜９５０℃の不
活性ガス雰囲気中で熱処理を行い、図４（ａ）に示すよ
うにＷＳｉｘを結晶化し抵抗を下げる。
【０００６】その後、図４（ｂ）に示すようにＷＳｉｘ
膜４と多結晶シリコン膜３をパターニングしてポリサイ
ドゲート電極７を形成する。
膜４と多結晶シリコン膜３をパターニングしてポリサイ
ドゲート電極７を形成する。
【０００７】
【発明が解決しようとする課題】引用文献に記載されて
いるようにＣＶＤで形成した直後の３００ｎｍのＷＳｉ
3は〜５×１０8Ｎ／ｍ2の引張応力を持つが、９００℃
で熱処理すると、〜１×１０9Ｎ／ｍ2の引張応力に増大
する。図３に示した従来の技術ではポリサイドゲート電
極を形成した後、熱処理するためにゲート電極端部のゲ
ート酸化膜が汚染したり、ゲート電極端部の多結晶シリ
コン膜／ゲート酸化膜界面に応力が集中し不純物の偏析
が生じるため、ゲート酸化膜の耐圧が劣化するという問
題があった。
いるようにＣＶＤで形成した直後の３００ｎｍのＷＳｉ
3は〜５×１０8Ｎ／ｍ2の引張応力を持つが、９００℃
で熱処理すると、〜１×１０9Ｎ／ｍ2の引張応力に増大
する。図３に示した従来の技術ではポリサイドゲート電
極を形成した後、熱処理するためにゲート電極端部のゲ
ート酸化膜が汚染したり、ゲート電極端部の多結晶シリ
コン膜／ゲート酸化膜界面に応力が集中し不純物の偏析
が生じるため、ゲート酸化膜の耐圧が劣化するという問
題があった。
【０００８】図４に示した従来の技術ではウェーハ全面
にＷＳｉｘを形成した状態で熱処理するため、大直径ウ
ェーハでは周辺のＷＳｉｘが歪みで剥がれるという問題
があった。
にＷＳｉｘを形成した状態で熱処理するため、大直径ウ
ェーハでは周辺のＷＳｉｘが歪みで剥がれるという問題
があった。
【０００９】ＭＯＳＦＥＴの微細化が進むと、ゲート電
極の抵抗を高くしないためにＷＳｉｘの膜厚を厚くする
必要があり、上述した問題が顕著になる。
極の抵抗を高くしないためにＷＳｉｘの膜厚を厚くする
必要があり、上述した問題が顕著になる。
【００１０】本発明の目的は、ポリサイドゲート電極に
よるゲート酸化膜の耐圧劣化と、高融点金属シリサイド
膜の剥がれを防止する半導体装置の製造方法を提供する
ことにある。
よるゲート酸化膜の耐圧劣化と、高融点金属シリサイド
膜の剥がれを防止する半導体装置の製造方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、ゲート絶縁
膜形成工程と、シリコン膜形成工程と、シリサイド膜形
成工程と、結晶化工程と、ゲート電極形成工程とを有す
る半導体装置の製造方法であって、ゲート絶縁膜形成工
程は、半導体基板上にゲート絶縁膜を形成する処理であ
り、シリコン膜形成工程は、前記ゲート絶縁膜上にシリ
コン膜を形成する処理であり、 シリサイド膜形成工程
は、前記シリコン膜上に非晶質の高融点金属シリサイド
膜を形成する処理であり、結晶化工程は、前記非晶質の
高融点金属シリサイド膜をパターニングし熱処理により
前記非晶質の高融点金属シリサイド膜を結晶化させる処
理であり、ゲート電極形成工程は、前記シリコン膜をパ
ターニングしてゲート電極を形成する処理である。
め、本発明に係る半導体装置の製造方法は、ゲート絶縁
膜形成工程と、シリコン膜形成工程と、シリサイド膜形
成工程と、結晶化工程と、ゲート電極形成工程とを有す
る半導体装置の製造方法であって、ゲート絶縁膜形成工
程は、半導体基板上にゲート絶縁膜を形成する処理であ
り、シリコン膜形成工程は、前記ゲート絶縁膜上にシリ
コン膜を形成する処理であり、 シリサイド膜形成工程
は、前記シリコン膜上に非晶質の高融点金属シリサイド
膜を形成する処理であり、結晶化工程は、前記非晶質の
高融点金属シリサイド膜をパターニングし熱処理により
前記非晶質の高融点金属シリサイド膜を結晶化させる処
理であり、ゲート電極形成工程は、前記シリコン膜をパ
ターニングしてゲート電極を形成する処理である。
【００１２】また本発明に係る半導体装置の製造方法
は、ゲート絶縁膜形成工程と、シリコン膜形成工程と、
シリサイド膜形成工程と、絶縁膜形成工程と、結晶化工
程と、ゲート電極形成工程とを有する半導体装置の製造
方法であって、ゲート絶縁膜形成工程は、半導体基板上
にゲート絶縁膜を形成する処理であり、シリコン膜形成
工程は、前記ゲート絶縁膜上にシリコン膜を形成する処
理であり、シリサイド膜形成工程は、前記シリコン膜上
に非晶質の高融点金属シリサイド膜を形成する処理であ
り、絶縁膜形成工程は、前記非晶質の高融点金属シリサ
イド膜上に絶縁膜を形成する処理であり、結晶化工程
は、前記絶縁膜と前記非晶質の高融点金属シリサイド膜
をパターニングし熱処理により前記非晶質の高融点金属
シリサイド膜を結晶化させる処理であり、ゲート電極形
成工程は、前記シリコン膜を前記絶縁膜と高融点金属シ
リサイド膜を自己整合的にパターニングしてゲート電極
を形成する処理である。
は、ゲート絶縁膜形成工程と、シリコン膜形成工程と、
シリサイド膜形成工程と、絶縁膜形成工程と、結晶化工
程と、ゲート電極形成工程とを有する半導体装置の製造
方法であって、ゲート絶縁膜形成工程は、半導体基板上
にゲート絶縁膜を形成する処理であり、シリコン膜形成
工程は、前記ゲート絶縁膜上にシリコン膜を形成する処
理であり、シリサイド膜形成工程は、前記シリコン膜上
に非晶質の高融点金属シリサイド膜を形成する処理であ
り、絶縁膜形成工程は、前記非晶質の高融点金属シリサ
イド膜上に絶縁膜を形成する処理であり、結晶化工程
は、前記絶縁膜と前記非晶質の高融点金属シリサイド膜
をパターニングし熱処理により前記非晶質の高融点金属
シリサイド膜を結晶化させる処理であり、ゲート電極形
成工程は、前記シリコン膜を前記絶縁膜と高融点金属シ
リサイド膜を自己整合的にパターニングしてゲート電極
を形成する処理である。
【００１３】また前記絶縁膜に代えて第２のシリコン膜
を用いるものである。
を用いるものである。
【００１４】また前記高融点金属シリサイド膜は、ＷＳ
ｉｘ，ＴｉＳｉｘ，ＭｏＳｉｘ，ＣｏＳｉｘ（２≦×≦
３）のいずれかからなるものである。
ｉｘ，ＴｉＳｉｘ，ＭｏＳｉｘ，ＣｏＳｉｘ（２≦×≦
３）のいずれかからなるものである。
【００１５】また前記絶縁膜は、シリコン酸化膜又はシ
リコン窒化膜からなるものである。
リコン窒化膜からなるものである。
【００１６】
【作用】本発明に係る半導体装置の製造方法は、半導体
基板上にゲート絶縁膜，シリコン膜，非晶質の高融点金
属シリサイド膜を順次形成し、非晶質の高融点金属シリ
サイド膜をパターニングし熱処理により結晶化させるこ
とにより抵抗を下げ、その後シリコン膜をパターニング
してゲート電極を形成する。
基板上にゲート絶縁膜，シリコン膜，非晶質の高融点金
属シリサイド膜を順次形成し、非晶質の高融点金属シリ
サイド膜をパターニングし熱処理により結晶化させるこ
とにより抵抗を下げ、その後シリコン膜をパターニング
してゲート電極を形成する。
【００１７】
【実施例】以下、本発明の実施例を図により説明する。
【００１８】（実施例１）図１は本発明の実施例１を製
造工程順に示す断面図である。
造工程順に示す断面図である。
【００１９】まず図１（ａ）に示すように８インチのＰ
型シリコン基板１上に選択的にフィールド酸化膜（図示
せず）を形成し、次に厚さ８〜１５ｍｍのゲート酸化膜
２を形成し、ＣＶＤにより厚さ２０〜１５０ｎｍのリン
を添加した多結晶シリコン膜３を形成し、ＣＶＤ又はス
パッタにより厚さ１００〜３００ｎｍの非晶質のＷＳｉ
ｘ膜４を形成し、ＣＶＤにより厚さ１０〜２０ｎｍのシ
リコン酸化膜５を形成する。次にフォトリソグラフィー
によって最小０．３〜０．６μｍ寸法のフォトレジスト
６のパターン形成を行う。
型シリコン基板１上に選択的にフィールド酸化膜（図示
せず）を形成し、次に厚さ８〜１５ｍｍのゲート酸化膜
２を形成し、ＣＶＤにより厚さ２０〜１５０ｎｍのリン
を添加した多結晶シリコン膜３を形成し、ＣＶＤ又はス
パッタにより厚さ１００〜３００ｎｍの非晶質のＷＳｉ
ｘ膜４を形成し、ＣＶＤにより厚さ１０〜２０ｎｍのシ
リコン酸化膜５を形成する。次にフォトリソグラフィー
によって最小０．３〜０．６μｍ寸法のフォトレジスト
６のパターン形成を行う。
【００２０】図１（ｂ）に示すように異方性ドライエッ
チングによりシリコン酸化膜５とＷＳｉｘ膜４のパター
ニングを行い、フォトレジストを除去する。図１（ｂ）
に示した状態で８００〜９５０℃の窒素雰囲気中で熱処
理を行い、非晶質のＷＳｉｘ膜４を結晶化させる。
チングによりシリコン酸化膜５とＷＳｉｘ膜４のパター
ニングを行い、フォトレジストを除去する。図１（ｂ）
に示した状態で８００〜９５０℃の窒素雰囲気中で熱処
理を行い、非晶質のＷＳｉｘ膜４を結晶化させる。
【００２１】次に図１（ｃ）に示すように異方性ドライ
エッチングにより多結晶シリコン膜（シリコン膜）３の
パターニングを行いゲート電極７を形成し、その後リン
イオンをエネルギー３０〜５０ＫｅＶ，ドーズ１×１０
13〜５×１０13ｃｍ-2で注入し、Ｎ-型ソース・ドレイ
ン領域８を形成する。
エッチングにより多結晶シリコン膜（シリコン膜）３の
パターニングを行いゲート電極７を形成し、その後リン
イオンをエネルギー３０〜５０ＫｅＶ，ドーズ１×１０
13〜５×１０13ｃｍ-2で注入し、Ｎ-型ソース・ドレイ
ン領域８を形成する。
【００２２】次に図１（ｄ）に示すようにＣＶＤにより
シリコン酸化膜を７０〜２００ｎｍ形成し、続けて異方
性ドライエッチングにより側壁スペーサ９をゲート電極
７の側面に形成し、ヒ素イオンをエネルギー３０〜７０
ＫｅＶ，ドーズ１×１０15〜１×１０16ｃｍ-2注入し、
Ｎ+型ソース・ドレイン領域１０を形成する。
シリコン酸化膜を７０〜２００ｎｍ形成し、続けて異方
性ドライエッチングにより側壁スペーサ９をゲート電極
７の側面に形成し、ヒ素イオンをエネルギー３０〜７０
ＫｅＶ，ドーズ１×１０15〜１×１０16ｃｍ-2注入し、
Ｎ+型ソース・ドレイン領域１０を形成する。
【００２３】（実施例２）図２は本発明の実施例２を製
造工程順に示す断面図である。
造工程順に示す断面図である。
【００２４】本実施例では、実施例１のシリコン酸化膜
５に代えて、スパッタによる厚さ２０〜１５０ｎｍの第
２のシリコン膜１１を用いている。図２（ａ），（ｂ）
に示す構造は、図１（ａ），（ｂ）と同様の方法により
形成する。
５に代えて、スパッタによる厚さ２０〜１５０ｎｍの第
２のシリコン膜１１を用いている。図２（ａ），（ｂ）
に示す構造は、図１（ａ），（ｂ）と同様の方法により
形成する。
【００２５】図２（ｂ）に示した状態で８００〜９５０
℃の窒素雰囲気中で熱処理を行い、非晶質のＷＳｉ膜を
結晶化する。
℃の窒素雰囲気中で熱処理を行い、非晶質のＷＳｉ膜を
結晶化する。
【００２６】次に異方性ドライエッチングにより多結晶
シリコン膜３のパターニングを行いゲート電極７を形成
するが、このとき第２のシリコン膜１１がエッチング除
去される。
シリコン膜３のパターニングを行いゲート電極７を形成
するが、このとき第２のシリコン膜１１がエッチング除
去される。
【００２７】以後は実施例１と同様に図２（ｃ）に示す
ようにＮ-型ソース・ドレイン領域８，図２（ｄ）に示
すように側壁スペーサ９，Ｎ+ソース・ドレイン領域１
０を形成する。
ようにＮ-型ソース・ドレイン領域８，図２（ｄ）に示
すように側壁スペーサ９，Ｎ+ソース・ドレイン領域１
０を形成する。
【００２８】
【発明の効果】以上説明したように本発明は、非晶質の
ＷＳｉｘ等の金属シリサイド膜をパターニングし、下部
の多結晶シリコン膜が残った状態で熱処理を行い、金属
シリサイド膜を結晶化させるため、汚染は多結晶膜の露
出した表面が最大となり、また応力は金属シリサイド膜
／多結晶膜界面のパターニングした端部に集中する。し
たがって多結晶膜の下のゲート酸化膜へは、汚染の影響
がなく、また応力集中による不純物の偏析もゲート酸化
膜まで及ばないため、ゲート酸化膜の耐圧は劣化しな
い。さらに非晶質の金属シリサイド膜をパターニングし
た後に熱処理するため、大直径ウェーハでも金属シリサ
イドが剥がれることはない。
ＷＳｉｘ等の金属シリサイド膜をパターニングし、下部
の多結晶シリコン膜が残った状態で熱処理を行い、金属
シリサイド膜を結晶化させるため、汚染は多結晶膜の露
出した表面が最大となり、また応力は金属シリサイド膜
／多結晶膜界面のパターニングした端部に集中する。し
たがって多結晶膜の下のゲート酸化膜へは、汚染の影響
がなく、また応力集中による不純物の偏析もゲート酸化
膜まで及ばないため、ゲート酸化膜の耐圧は劣化しな
い。さらに非晶質の金属シリサイド膜をパターニングし
た後に熱処理するため、大直径ウェーハでも金属シリサ
イドが剥がれることはない。
【図１】（ａ），（ｂ），（ｃ），（ｄ）は本発明の実
施例１を製造工程順に示す断面図である。
施例１を製造工程順に示す断面図である。
【図２】（ａ），（ｂ），（ｃ），（ｄ）は本発明の実
施例２を製造工程順に示す断面図である。
施例２を製造工程順に示す断面図である。
【図３】（ａ），（ｂ）は従来例を製造工程順に示す断
面図である。
面図である。
【図４】（ａ），（ｂ）は従来例の他の例を製造工程順
に示す断面図である。
に示す断面図である。
１ Ｐ型シリコン半導体基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ ＷＳｉｘ膜 ５ シリコン酸化膜 ６ フォトレジスト ７ ゲート電極 ８ Ｎ-型ソース・ドレイン領域 ９ 側壁スペーサ １０ Ｎ+型ソース・ドレイン領域 １１ 第２のシリコン膜
Claims (5)
- 【請求項１】 ゲート絶縁膜形成工程と、シリコン膜形
成工程と、シリサイド膜形成工程と、結晶化工程と、ゲ
ート電極形成工程とを有する半導体装置の製造方法であ
って、 ゲート絶縁膜形成工程は、半導体基板上にゲート絶縁膜
を形成する処理であり、 シリコン膜形成工程は、前記ゲート絶縁膜上にシリコン
膜を形成する処理であり、 シリサイド膜形成工程は、
前記シリコン膜上に非晶質の高融点金属シリサイド膜を
形成する処理であり、 結晶化工程は、前記非晶質の高融点金属シリサイド膜を
パターニングし熱処理により前記非晶質の高融点金属シ
リサイド膜を結晶化させる処理であり、 ゲート電極形成工程は、前記シリコン膜をパターニング
してゲート電極を形成する処理であることを特徴とする
半導体装置の製造方法。 - 【請求項２】 ゲート絶縁膜形成工程と、シリコン膜形
成工程と、シリサイド膜形成工程と、絶縁膜形成工程
と、結晶化工程と、ゲート電極形成工程とを有する半導
体装置の製造方法であって、 ゲート絶縁膜形成工程は、半導体基板上にゲート絶縁膜
を形成する処理であり、 シリコン膜形成工程は、前記ゲート絶縁膜上にシリコン
膜を形成する処理であり、 シリサイド膜形成工程は、前記シリコン膜上に非晶質の
高融点金属シリサイド膜を形成する処理であり、 絶縁膜形成工程は、前記非晶質の高融点金属シリサイド
膜上に絶縁膜を形成する処理であり、 結晶化工程は、前記絶縁膜と前記非晶質の高融点金属シ
リサイド膜をパターニングし熱処理により前記非晶質の
高融点金属シリサイド膜を結晶化させる処理であり、 ゲート電極形成工程は、前記シリコン膜を前記絶縁膜と
高融点金属シリサイド膜を自己整合的にパターニングし
てゲート電極を形成する処理であることを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記絶縁膜に代えて第２のシリコン膜を
用いることを特徴とする請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 前記高融点金属シリサイド膜は、ＷＳｉ
ｘ，ＴｉＳｉｘ，ＭｏＳｉｘ，ＣｏＳｉｘ（２≦ｘ≦
３）のいずれかからなるものであることを特徴とする請
求項１，２又は３に記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁膜は、シリコン酸化膜又はシリ
コン窒化膜からなる請求項２に記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159463A JP2638573B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
| US08/670,766 US5700734A (en) | 1995-06-26 | 1996-06-24 | Process of fabricating field effect transistor having reliable polycide gate electrode |
| KR1019960023748A KR100205159B1 (ko) | 1995-06-26 | 1996-06-26 | 전계 효과 트랜지스터의 제작 공정 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159463A JP2638573B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098298A JPH098298A (ja) | 1997-01-10 |
| JP2638573B2 true JP2638573B2 (ja) | 1997-08-06 |
Family
ID=15694321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159463A Expired - Lifetime JP2638573B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5700734A (ja) |
| JP (1) | JP2638573B2 (ja) |
| KR (1) | KR100205159B1 (ja) |
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| JP3572850B2 (ja) * | 1997-02-12 | 2004-10-06 | ヤマハ株式会社 | 半導体装置の製法 |
| KR100475897B1 (ko) * | 1997-12-29 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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| US6486069B1 (en) | 1999-12-03 | 2002-11-26 | Tegal Corporation | Cobalt silicide etch process and apparatus |
| JP3450262B2 (ja) * | 2000-03-29 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 回路製造方法、回路装置 |
| DE10123510A1 (de) * | 2001-05-15 | 2002-11-28 | Infineon Technologies Ag | Herstellungsverfahren für ein Halbleiterbauelement |
| WO2018084186A1 (ja) * | 2016-11-07 | 2018-05-11 | 東京エレクトロン株式会社 | ハードマスク及びハードマスクを製造する方法 |
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|---|---|---|---|---|
| US4444617A (en) * | 1983-01-06 | 1984-04-24 | Rockwell International Corporation | Reactive ion etching of molybdenum silicide and N+ polysilicon |
| NL8500771A (nl) * | 1985-03-18 | 1986-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een op een laag siliciumoxide aanwezige dubbellaag - bestaande uit poly-si en een silicide - in een plasma wordt geetst. |
| US4680086A (en) * | 1986-03-20 | 1987-07-14 | Motorola, Inc. | Dry etching of multi-layer structures |
| JP3248222B2 (ja) * | 1991-06-18 | 2002-01-21 | ソニー株式会社 | ドライエッチング方法 |
| US5188980A (en) * | 1992-07-06 | 1993-02-23 | United Microelectronics Corporation | Inert gas purge for the multilayer poly gate etching improvement |
| US5346586A (en) * | 1992-12-23 | 1994-09-13 | Micron Semiconductor, Inc. | Method for selectively etching polysilicon to gate oxide using an insitu ozone photoresist strip |
| US5438006A (en) * | 1994-01-03 | 1995-08-01 | At&T Corp. | Method of fabricating gate stack having a reduced height |
| US5441914A (en) * | 1994-05-02 | 1995-08-15 | Motorola Inc. | Method of forming conductive interconnect structure |
-
1995
- 1995-06-26 JP JP7159463A patent/JP2638573B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-24 US US08/670,766 patent/US5700734A/en not_active Expired - Fee Related
- 1996-06-26 KR KR1019960023748A patent/KR100205159B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| US5700734A (en) | 1997-12-23 |
| KR100205159B1 (ko) | 1999-07-01 |
| JPH098298A (ja) | 1997-01-10 |
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