JP3248222B2 - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- JP3248222B2 JP3248222B2 JP07251492A JP7251492A JP3248222B2 JP 3248222 B2 JP3248222 B2 JP 3248222B2 JP 07251492 A JP07251492 A JP 07251492A JP 7251492 A JP7251492 A JP 7251492A JP 3248222 B2 JP3248222 B2 JP 3248222B2
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- etching
- layer
- polycrystalline silicon
- wafer
- etched
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/963—Removing process residues from vertical substrate surfaces
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造分野等
において適用されるドライエッチング方法に関し、特に
フロン系ガスを使用せずにポリサイド膜の異方性エッチ
ングを制御性良く行う方法に関する。
において適用されるドライエッチング方法に関し、特に
フロン系ガスを使用せずにポリサイド膜の異方性エッチ
ングを制御性良く行う方法に関する。
【０００２】
【従来の技術】多結晶シリコン層とＷＳｉx （タングス
テン・シリサイド）等からなる高融点金属シリサイド層
とが積層されたポリサイド膜は、断面積の等しい多結晶
シリコンの単層膜と比べて約１桁低い抵抗値が得られる
ことから、ＬＳＩのゲート配線材料として近年広く使用
されるようになってきている。
テン・シリサイド）等からなる高融点金属シリサイド層
とが積層されたポリサイド膜は、断面積の等しい多結晶
シリコンの単層膜と比べて約１桁低い抵抗値が得られる
ことから、ＬＳＩのゲート配線材料として近年広く使用
されるようになってきている。
【０００３】このポリサイド膜は、異なる２種類の材料
に対して共に異方性を実現しなければならないことか
ら、ドライエッチング技術に新たな困難をもたらした。
それは、生成するハロゲン化合物の蒸気圧の差に起因し
て上層の高融点金属シリサイド層よりも下層の多結晶シ
リコン層が速くエッチングされること、および多結晶シ
リコン層と高融点金属シリサイド層の界面に反応層が形
成されること等の理由により、パターンにアンダカット
やくびれ等が生じやすいからである。これらの形状異常
は、ソース・ドレイン領域を形成するためのイオン注入
時に不純物の導入されないオフセット領域を発生させた
り、ＬＤＤ構造を実現するためのサイドウォール形成時
の寸法精度を低下させること等の原因となり、特にサブ
ミクロン・デバイスでは許容されないものである。した
がって、ポリサイド膜の異方性加工を実現する方法につ
いて、盛んに研究が行われている。
に対して共に異方性を実現しなければならないことか
ら、ドライエッチング技術に新たな困難をもたらした。
それは、生成するハロゲン化合物の蒸気圧の差に起因し
て上層の高融点金属シリサイド層よりも下層の多結晶シ
リコン層が速くエッチングされること、および多結晶シ
リコン層と高融点金属シリサイド層の界面に反応層が形
成されること等の理由により、パターンにアンダカット
やくびれ等が生じやすいからである。これらの形状異常
は、ソース・ドレイン領域を形成するためのイオン注入
時に不純物の導入されないオフセット領域を発生させた
り、ＬＤＤ構造を実現するためのサイドウォール形成時
の寸法精度を低下させること等の原因となり、特にサブ
ミクロン・デバイスでは許容されないものである。した
がって、ポリサイド膜の異方性加工を実現する方法につ
いて、盛んに研究が行われている。
【０００４】従来、ポリサイド膜用のエッチング・ガス
としては、ＣＦＣ１１３ (Ｃ2 Ｃｌ3 Ｆ3 ）に代表され
るＣＦＣ（クロロフルオロカーボン）系ガスが広く使用
されてきた。これは、１分子中にフッ素原子と塩素原子
とを有し、機構上、Ｆ* ，Ｃｌ* 等によるラジカル反応
とＣＦx + ，ＣＣｌx + ，Ｃｌx + 等によるイオン・ア
シスト反応の両方が進行可能であり、しかも炭素系ポリ
マーが堆積して側壁保護が行われることにより高速異方
性エッチングが可能となるからである。
としては、ＣＦＣ１１３ (Ｃ2 Ｃｌ3 Ｆ3 ）に代表され
るＣＦＣ（クロロフルオロカーボン）系ガスが広く使用
されてきた。これは、１分子中にフッ素原子と塩素原子
とを有し、機構上、Ｆ* ，Ｃｌ* 等によるラジカル反応
とＣＦx + ，ＣＣｌx + ，Ｃｌx + 等によるイオン・ア
シスト反応の両方が進行可能であり、しかも炭素系ポリ
マーが堆積して側壁保護が行われることにより高速異方
性エッチングが可能となるからである。
【０００５】しかしながら、ＣＦＣ系ガスは周知のよう
に地球のオゾン層破壊の一因であることが指摘されてい
るため、環境保護の観点からドライエッチングの分野に
おいてもＣＦＣ系ガスの代替品を見出し、その効果的な
利用方法を確立することが急務とされている。
に地球のオゾン層破壊の一因であることが指摘されてい
るため、環境保護の観点からドライエッチングの分野に
おいてもＣＦＣ系ガスの代替品を見出し、その効果的な
利用方法を確立することが急務とされている。
【０００６】かかる脱ＣＦＣ対策として有望視されてい
る技術のひとつに、低温エッチングがある。これは、被
エッチング基板（ウェハ）の温度を０℃以下に保持する
ことにより、深さ方向のエッチング速度をイオン・アシ
スト効果により実用レベルに維持したまま、側壁部にお
けるラジカル反応を凍結または抑制してアンダカット等
の形状不良を防止しようとする技術である。たとえば、
第３５回応用物理学関係連合講演会（１９８８年春季年
会）講演予稿集第４９５ページ，演題番号２８ａ−Ｇ−
２には、ウェハを−１３０℃に冷却し、ＳＦ6 ガスを用
いてシリコン・トレンチ・エッチングおよびｎ+ 型多結
晶シリコン層の異方性エッチングを行った例が報告され
ている。
る技術のひとつに、低温エッチングがある。これは、被
エッチング基板（ウェハ）の温度を０℃以下に保持する
ことにより、深さ方向のエッチング速度をイオン・アシ
スト効果により実用レベルに維持したまま、側壁部にお
けるラジカル反応を凍結または抑制してアンダカット等
の形状不良を防止しようとする技術である。たとえば、
第３５回応用物理学関係連合講演会（１９８８年春季年
会）講演予稿集第４９５ページ，演題番号２８ａ−Ｇ−
２には、ウェハを−１３０℃に冷却し、ＳＦ6 ガスを用
いてシリコン・トレンチ・エッチングおよびｎ+ 型多結
晶シリコン層の異方性エッチングを行った例が報告され
ている。
【０００７】しかし、低温エッチングにおける高異方性
の達成をラジカル反応の凍結もしくは抑制のみに頼ろう
とすると、冷媒として液体窒素を要するレベルの低温冷
却が必要となる。このことは、経済性やスループットを
大きく低下させる原因となる他、真空シール材の信頼性
低下等のハードウェア面での問題も多く抱えることとな
り、早期実用化は困難である。
の達成をラジカル反応の凍結もしくは抑制のみに頼ろう
とすると、冷媒として液体窒素を要するレベルの低温冷
却が必要となる。このことは、経済性やスループットを
大きく低下させる原因となる他、真空シール材の信頼性
低下等のハードウェア面での問題も多く抱えることとな
り、早期実用化は困難である。
【０００８】そこで、低温によるラジカル反応抑制に側
壁保護を組み合わせ、室温に近い温度領域でも異方性エ
ッチングを可能とすることが、より実用的なアプローチ
として考えられている。
壁保護を組み合わせ、室温に近い温度領域でも異方性エ
ッチングを可能とすることが、より実用的なアプローチ
として考えられている。
【０００９】本願出願人は、この側壁保護をイオウ
（Ｓ）の堆積により行う一連の技術をこれまでに数多く
提案している。このＳの堆積は、１分子中のＳ原子数と
ハロゲン（Ｘ）原子数との比、すなわちＳ／Ｘ比が比較
的大きいハロゲン化イオウを主体とするエッチング・ガ
スを使用することにより可能となる。たとえば、特願平
３−２１０５１６号明細書では、かかるハロゲン化イオ
ウとしてＳ2 Ｆ2 ，Ｓ2 Ｃｌ2 ，Ｓ2 Ｂｒ2 等を提案し
た。これらのフッ化イオウは、同じくフッ化イオウでも
従来から最も良く知られているＳＦ6 とは異なり、放電
解離条件下でプラズマ中にＳを生成することができる。
このＳは、基板がおおよそ室温以下に冷却されていれば
その表面へ堆積し、側壁保護効果を発揮する。しかも、
堆積したＳはエッチング終了後に基板を加熱すれば容易
に昇華除去できるため、パーティクル汚染を惹起させる
虞れもない。
（Ｓ）の堆積により行う一連の技術をこれまでに数多く
提案している。このＳの堆積は、１分子中のＳ原子数と
ハロゲン（Ｘ）原子数との比、すなわちＳ／Ｘ比が比較
的大きいハロゲン化イオウを主体とするエッチング・ガ
スを使用することにより可能となる。たとえば、特願平
３−２１０５１６号明細書では、かかるハロゲン化イオ
ウとしてＳ2 Ｆ2 ，Ｓ2 Ｃｌ2 ，Ｓ2 Ｂｒ2 等を提案し
た。これらのフッ化イオウは、同じくフッ化イオウでも
従来から最も良く知られているＳＦ6 とは異なり、放電
解離条件下でプラズマ中にＳを生成することができる。
このＳは、基板がおおよそ室温以下に冷却されていれば
その表面へ堆積し、側壁保護効果を発揮する。しかも、
堆積したＳはエッチング終了後に基板を加熱すれば容易
に昇華除去できるため、パーティクル汚染を惹起させる
虞れもない。
【００１０】また同明細書には、これらのハロゲン化イ
オウにＨ2 ，Ｈ2 Ｓ，シラン系化合物等のハロゲン・ラ
ジカル消費性化合物を添加してなるエッチング・ガスを
使用して多結晶シリコン・ゲート電極の加工を行うプロ
セス例も提案されている。シリコン系化合物は、イオン
の寄与が無くてもＦ* により自発的にエッチングされて
しまう。このことは、Ｓｉ−Ｓｉ結合の原子間結合エネ
ルギー（５４ｋｃａｌ／ｍｏｌ）がＳｉ−Ｆ結合の原子
間結合エネルギー（１３２ｋｃａｌ／ｍｏｌ）よりも小
さく、またＦの原子半径が小さくて容易に単結晶シリコ
ンの結晶格子内に侵入できることから理解される。そこ
で、Ｆ* を捕捉消費するＨ* ，Ｓｉ* 等をプラズマ中に
発生させるような化合物をハロゲン化イオウに添加し、
エッチング反応系の見掛け上のＳ／Ｆ比（Ｓ原子数とＦ
原子数の比）を増大させてラジカル性を弱め、かつＳの
堆積を促進しているのである。これにより、−７０℃の
ウェハ冷却により多結晶シリコン・ゲート電極の良好な
異方性加工を行うことに成功している。
オウにＨ2 ，Ｈ2 Ｓ，シラン系化合物等のハロゲン・ラ
ジカル消費性化合物を添加してなるエッチング・ガスを
使用して多結晶シリコン・ゲート電極の加工を行うプロ
セス例も提案されている。シリコン系化合物は、イオン
の寄与が無くてもＦ* により自発的にエッチングされて
しまう。このことは、Ｓｉ−Ｓｉ結合の原子間結合エネ
ルギー（５４ｋｃａｌ／ｍｏｌ）がＳｉ−Ｆ結合の原子
間結合エネルギー（１３２ｋｃａｌ／ｍｏｌ）よりも小
さく、またＦの原子半径が小さくて容易に単結晶シリコ
ンの結晶格子内に侵入できることから理解される。そこ
で、Ｆ* を捕捉消費するＨ* ，Ｓｉ* 等をプラズマ中に
発生させるような化合物をハロゲン化イオウに添加し、
エッチング反応系の見掛け上のＳ／Ｆ比（Ｓ原子数とＦ
原子数の比）を増大させてラジカル性を弱め、かつＳの
堆積を促進しているのである。これにより、−７０℃の
ウェハ冷却により多結晶シリコン・ゲート電極の良好な
異方性加工を行うことに成功している。
【００１１】
【発明が解決しようとする課題】このように、Ｓ2 Ｆ2
等のハロゲン化イオウを使用すれば、従来の低温エッチ
ングと比べて遙かに実用的な温度域で多結晶シリコン・
ゲート電極の異方性加工が可能となることがわかった。
そこで、このハロゲン化イオウをポリサイド・ゲート電
極の異方性加工にも適用することが当然考えられる。ポ
リサイド膜としては、タングステン・シリサイド（ＷＳ
ｉx ）で上層側の高融点金属シリサイド層を構成したタ
ングステン・ポリサイド膜（以下、Ｗポリサイド膜と称
する。）が最も一般的なものである。また、エッチング
により生成する高融点金属ハロゲン化物の蒸気圧を考慮
すると、実用的と考えられるハロゲン化イオウはフッ化
イオウである。
等のハロゲン化イオウを使用すれば、従来の低温エッチ
ングと比べて遙かに実用的な温度域で多結晶シリコン・
ゲート電極の異方性加工が可能となることがわかった。
そこで、このハロゲン化イオウをポリサイド・ゲート電
極の異方性加工にも適用することが当然考えられる。ポ
リサイド膜としては、タングステン・シリサイド（ＷＳ
ｉx ）で上層側の高融点金属シリサイド層を構成したタ
ングステン・ポリサイド膜（以下、Ｗポリサイド膜と称
する。）が最も一般的なものである。また、エッチング
により生成する高融点金属ハロゲン化物の蒸気圧を考慮
すると、実用的と考えられるハロゲン化イオウはフッ化
イオウである。
【００１２】しかしこのプロセスでは、レジスト・マス
クとゲート電極との間に寸法変換差が発生し易くなるこ
とが、本発明者らの研究により明らかとなった。この問
題について、図３を参照しながら説明する。
クとゲート電極との間に寸法変換差が発生し易くなるこ
とが、本発明者らの研究により明らかとなった。この問
題について、図３を参照しながら説明する。
【００１３】第３図（ａ）は、シリコン基板１１上に、
不純物を含有する多結晶シリコン層１３とＷＳｉx 層１
４とが順次積層されてなるＷポリサイド膜１５がゲート
酸化膜１２を介して形成され、さらに該Ｗポリサイド膜
１５上に所定の形状にパターニングされたレジスト・マ
スク１６が形成されたウェハを示している。
不純物を含有する多結晶シリコン層１３とＷＳｉx 層１
４とが順次積層されてなるＷポリサイド膜１５がゲート
酸化膜１２を介して形成され、さらに該Ｗポリサイド膜
１５上に所定の形状にパターニングされたレジスト・マ
スク１６が形成されたウェハを示している。
【００１４】このウェハを−７０℃程度に冷却し、Ｓ2
Ｆ2 を用いてポリサイド膜１５をエッチングすると、ま
ずＷＳｉx 層１４がエッチングされた段階で図３（ｂ）
に示されるようにＷＳｉx パターン１４ａの断面形状が
テーパー化してしまう。テーパー化の理由は次のように
考えられる。このエッチングは、Ｓ2 Ｆ2 が放電解離し
てプラズマ中に放出したＦ* によるラジカル反応が、Ｓ
Ｆx + ，Ｓ+ 等のイオンによりアシストされる機構で進
行し、ＷＳｉx 層１４はＷＦx ，ＳｉＦx 等の形で除去
される。しかし、ＷＦx は上記のような中低温域では蒸
気圧が低いため、一部は揮発除去されずにパターン側壁
部に残留する。一方、Ｓ2Ｆ2 は放電解離により遊離の
Ｓもプラズマ中に放出する。このＳは、単に多結晶シリ
コン層の単層膜をエッチングする場合にはそのままパタ
ーン側壁部に堆積して側壁保護の役割を果たすのである
が、ＷＳｉx 層１４のエッチングに使用された場合に
は、一部が上記のＷＦx と反応して蒸気圧の低い硫化タ
ングステン（ＷＳx ；ｘ＝２，３）を形成してしまう。
その結果、パターン側壁部にＷＦx ，ＷＳx ，Ｓ等が混
在してなる側壁保護膜１７が過剰に堆積しながらエッチ
ングが進行し、レジスト・マスク１６のパターン幅と比
べてＷＳｉx パターン１４ａのパターン幅が次第に太く
なってしまうのである。
Ｆ2 を用いてポリサイド膜１５をエッチングすると、ま
ずＷＳｉx 層１４がエッチングされた段階で図３（ｂ）
に示されるようにＷＳｉx パターン１４ａの断面形状が
テーパー化してしまう。テーパー化の理由は次のように
考えられる。このエッチングは、Ｓ2 Ｆ2 が放電解離し
てプラズマ中に放出したＦ* によるラジカル反応が、Ｓ
Ｆx + ，Ｓ+ 等のイオンによりアシストされる機構で進
行し、ＷＳｉx 層１４はＷＦx ，ＳｉＦx 等の形で除去
される。しかし、ＷＦx は上記のような中低温域では蒸
気圧が低いため、一部は揮発除去されずにパターン側壁
部に残留する。一方、Ｓ2Ｆ2 は放電解離により遊離の
Ｓもプラズマ中に放出する。このＳは、単に多結晶シリ
コン層の単層膜をエッチングする場合にはそのままパタ
ーン側壁部に堆積して側壁保護の役割を果たすのである
が、ＷＳｉx 層１４のエッチングに使用された場合に
は、一部が上記のＷＦx と反応して蒸気圧の低い硫化タ
ングステン（ＷＳx ；ｘ＝２，３）を形成してしまう。
その結果、パターン側壁部にＷＦx ，ＷＳx ，Ｓ等が混
在してなる側壁保護膜１７が過剰に堆積しながらエッチ
ングが進行し、レジスト・マスク１６のパターン幅と比
べてＷＳｉx パターン１４ａのパターン幅が次第に太く
なってしまうのである。
【００１５】その後、引き続きＳ2 Ｆ2 を用いて多結晶
シリコン層１３をエッチングすると、今度はＳを主体と
する側壁保護膜１８が形成されながら異方的にエッチン
グが進行し、図３（ｃ）に示されるように、ほぼ垂直壁
を有する多結晶シリコン・パターン１３ａが形成され
る。しかし、そのパターン幅はＷＳｉx パターン１４ａ
のパターン幅を受け継いでいるため、やはりレジスト・
マスク１６よりも太くなる。
シリコン層１３をエッチングすると、今度はＳを主体と
する側壁保護膜１８が形成されながら異方的にエッチン
グが進行し、図３（ｃ）に示されるように、ほぼ垂直壁
を有する多結晶シリコン・パターン１３ａが形成され
る。しかし、そのパターン幅はＷＳｉx パターン１４ａ
のパターン幅を受け継いでいるため、やはりレジスト・
マスク１６よりも太くなる。
【００１６】最後にＯ2 プラズマ・アッシングによりレ
ジスト・マスク１６を除去すると、図３（ｄ）に示され
るようにゲート電極１５ａが完成するが、その断面形状
は劣化している。このとき、Ｓを主体とする側壁保護膜
１８はアッシングによりＳＯx に変化しながら除去され
るか、もしくはその際のプラズマ輻射熱により加熱され
て昇華除去される。しかし、ＷＳx を含む側壁保護膜１
７はアッシングによっても除去することはできず、ウェ
ハ上に残存する。このＷＳx （特にｘ＝２の場合）は極
めて安定な化合物であり、水に不溶である上、各種の強
酸に対しても耐性を有することが知られている。加熱に
より分解するためには、真空中で１１００℃以上に加熱
するか、あるいはＨ2 雰囲気下で８００℃に加熱しなけ
ればならず、半導体装置の製造過程においてはほぼ実施
不可能である。
ジスト・マスク１６を除去すると、図３（ｄ）に示され
るようにゲート電極１５ａが完成するが、その断面形状
は劣化している。このとき、Ｓを主体とする側壁保護膜
１８はアッシングによりＳＯx に変化しながら除去され
るか、もしくはその際のプラズマ輻射熱により加熱され
て昇華除去される。しかし、ＷＳx を含む側壁保護膜１
７はアッシングによっても除去することはできず、ウェ
ハ上に残存する。このＷＳx （特にｘ＝２の場合）は極
めて安定な化合物であり、水に不溶である上、各種の強
酸に対しても耐性を有することが知られている。加熱に
より分解するためには、真空中で１１００℃以上に加熱
するか、あるいはＨ2 雰囲気下で８００℃に加熱しなけ
ればならず、半導体装置の製造過程においてはほぼ実施
不可能である。
【００１７】しかし、上述のような側壁保護膜１７は、
ウェハ上に残したままにしておくと層間絶縁膜の形成に
支障を来す他、破損片によるパーティクル汚染の原因と
もなるため、好ましくない。したがって、最初からＷＳ
x の生成を抑制できる条件でエッチングを行うことが必
要となる。このことは、Ｗ以外の他の高融点金属を含む
シリサイド層をエッチングする際にも同様に当てはま
る。
ウェハ上に残したままにしておくと層間絶縁膜の形成に
支障を来す他、破損片によるパーティクル汚染の原因と
もなるため、好ましくない。したがって、最初からＷＳ
x の生成を抑制できる条件でエッチングを行うことが必
要となる。このことは、Ｗ以外の他の高融点金属を含む
シリサイド層をエッチングする際にも同様に当てはま
る。
【００１８】そこで本発明は、ＣＦＣ系ガスを使用せ
ず、かつＷＳx のような高融点金属硫化物の過剰な生成
を抑制しながらポリサイド膜の異方性エッチングを行う
方法を提供することを目的とする。
ず、かつＷＳx のような高融点金属硫化物の過剰な生成
を抑制しながらポリサイド膜の異方性エッチングを行う
方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明にかかるドライエ
ッチング方法は、多結晶シリコン層と高融点金属シリサ
イド層とが順次積層されてなるポリサイド膜をエッチン
グする方法であって、少なくとも前記高融点金属シリサ
イド層のエッチングは、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ
2 Ｆ10から選ばれる少なくとも１種類のフッ化イオウを
含むエッチング・ガスを用い、被エッチング基板の温度
を−２０℃〜室温の範囲に制御しながら行うことを特徴
とする。
ッチング方法は、多結晶シリコン層と高融点金属シリサ
イド層とが順次積層されてなるポリサイド膜をエッチン
グする方法であって、少なくとも前記高融点金属シリサ
イド層のエッチングは、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ
2 Ｆ10から選ばれる少なくとも１種類のフッ化イオウを
含むエッチング・ガスを用い、被エッチング基板の温度
を−２０℃〜室温の範囲に制御しながら行うことを特徴
とする。
【００２０】また、本発明にかかるドライエッチング方
法は、少なくとも前記高融点金属シリサイド層のエッチ
ングを、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10から選ば
れる少なくとも１種類のフッ化イオウと非堆積性のフッ
素系化合物とを含むエッチング・ガスを用いて行うこと
を特徴とする。
法は、少なくとも前記高融点金属シリサイド層のエッチ
ングを、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10から選ば
れる少なくとも１種類のフッ化イオウと非堆積性のフッ
素系化合物とを含むエッチング・ガスを用いて行うこと
を特徴とする。
【００２１】また、本発明にかかるドライエッチング方
法は、前記非堆積性のフッ素系化合物として、ＳＦ6 ，
ＮＦ3 ，Ｆ2 ，ＣＦ4 から選ばれる少なくとも１種類の
化合物を用いることを特徴とする。
法は、前記非堆積性のフッ素系化合物として、ＳＦ6 ，
ＮＦ3 ，Ｆ2 ，ＣＦ4 から選ばれる少なくとも１種類の
化合物を用いることを特徴とする。
【００２２】また、本発明にかかるドライエッチング方
法は、前記多結晶シリコン層のエッチングを、前記高融
点金属シリサイド層のエッチング時よりも被エッチング
基板の温度を低く維持しながら行うことを特徴とする。
法は、前記多結晶シリコン層のエッチングを、前記高融
点金属シリサイド層のエッチング時よりも被エッチング
基板の温度を低く維持しながら行うことを特徴とする。
【００２３】さらに、本発明にかかるドライエッチング
方法は、前記多結晶シリコン層のエッチングを、Ｓ2 Ｆ
2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10から選ばれる少なくとも
１種類のフッ化イオウとＨ2 ，Ｈ2 Ｓ，シラン系化合物
から選ばれる少なくとも１種類のフッ素ラジカル消費性
化合物とを含むエッチング・ガスを用いて行うことを特
徴とする。
方法は、前記多結晶シリコン層のエッチングを、Ｓ2 Ｆ
2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10から選ばれる少なくとも
１種類のフッ化イオウとＨ2 ，Ｈ2 Ｓ，シラン系化合物
から選ばれる少なくとも１種類のフッ素ラジカル消費性
化合物とを含むエッチング・ガスを用いて行うことを特
徴とする。
【００２４】
【作用】本発明者らは、高融点金属硫化物の代表例とし
て特にＷＳx に着目し、その生成機構として、エッチ
ング反応生成物ＷＦx とＳとの反応、およびＷＳｉx
層のスパッタにより放出されたＷとプラズマ中のＳとの
反応、の２経路が主なものであると考えた。これらの考
え方にもとづき、ＷＳx の生成を抑制するための対策と
して、少なくともＷＳｉx 層のエッチング時には、
（イ）ＷＦx の蒸気圧を高めてその脱離を促進し、ウェ
ハ表面におけるＷＳx の形成を抑制する、および（ロ）
エッチング反応系のＳ／Ｆ比を低下させてＳの生成を抑
制する、との大別して２つの方針を立てた。
て特にＷＳx に着目し、その生成機構として、エッチ
ング反応生成物ＷＦx とＳとの反応、およびＷＳｉx
層のスパッタにより放出されたＷとプラズマ中のＳとの
反応、の２経路が主なものであると考えた。これらの考
え方にもとづき、ＷＳx の生成を抑制するための対策と
して、少なくともＷＳｉx 層のエッチング時には、
（イ）ＷＦx の蒸気圧を高めてその脱離を促進し、ウェ
ハ表面におけるＷＳx の形成を抑制する、および（ロ）
エッチング反応系のＳ／Ｆ比を低下させてＳの生成を抑
制する、との大別して２つの方針を立てた。
【００２５】本発明において、少なくとも高融点金属シ
リサイド層のエッチング時に被エッチング基板の温度を
−２０℃〜室温の範囲に制御することは、上記（イ）の
ＷＦx の蒸気圧を高める考え方にもとづいている。以下
の明細書中では、高融点金属シリサイド層としてＷＳｉ
x 層を例示しながら説明する。Ｆ* によるＷＳｉx 層の
エッチング反応生成物であるＷＦx は、−７０℃近い中
低温域ではパターン側壁部等に容易に付着し、プラズマ
中から供給されるＳと結合してＷＳx を堆積させてしま
う。しかし、本発明者らがウェハ冷却温度を種々に変化
させながら異方性加工の成否について検討したところ、
少なくともＷＳｉx 層のエッチング中はウェハ温度を−
２０℃〜室温の範囲に制御すると、良好な結果が得られ
ることが実験的に見出された。したがって、この温度範
囲にウェハを保持することにより、ウェハ上ではＷＦx
の蒸気圧が高められてパターン側壁部に残留しにくくな
り、ひいてはＷＳx の生成が抑制されるのである。
リサイド層のエッチング時に被エッチング基板の温度を
−２０℃〜室温の範囲に制御することは、上記（イ）の
ＷＦx の蒸気圧を高める考え方にもとづいている。以下
の明細書中では、高融点金属シリサイド層としてＷＳｉ
x 層を例示しながら説明する。Ｆ* によるＷＳｉx 層の
エッチング反応生成物であるＷＦx は、−７０℃近い中
低温域ではパターン側壁部等に容易に付着し、プラズマ
中から供給されるＳと結合してＷＳx を堆積させてしま
う。しかし、本発明者らがウェハ冷却温度を種々に変化
させながら異方性加工の成否について検討したところ、
少なくともＷＳｉx 層のエッチング中はウェハ温度を−
２０℃〜室温の範囲に制御すると、良好な結果が得られ
ることが実験的に見出された。したがって、この温度範
囲にウェハを保持することにより、ウェハ上ではＷＦx
の蒸気圧が高められてパターン側壁部に残留しにくくな
り、ひいてはＷＳx の生成が抑制されるのである。
【００２６】また、側壁保護膜の他方の主成分であるＳ
は、ウェハの温度が室温以下に制御されていることによ
り、従来どおり堆積する。したがって、本発明によれば
ＷＳｉx 層のエッチング中にはほぼＳのみを側壁保護に
利用することができるようになり、過剰な堆積物に起因
するＷＳｉx パターンのテーパー化を防止することがで
きる。堆積したＳは、エッチング終了後にＯ2 プラズマ
・アッシングによりレジスト・マスクと同時に分解除去
するか、あるいはウェハを約９０℃以上に加熱すれば昇
華除去することが可能なため、何らパーティクル汚染の
原因となるものではない。
は、ウェハの温度が室温以下に制御されていることによ
り、従来どおり堆積する。したがって、本発明によれば
ＷＳｉx 層のエッチング中にはほぼＳのみを側壁保護に
利用することができるようになり、過剰な堆積物に起因
するＷＳｉx パターンのテーパー化を防止することがで
きる。堆積したＳは、エッチング終了後にＯ2 プラズマ
・アッシングによりレジスト・マスクと同時に分解除去
するか、あるいはウェハを約９０℃以上に加熱すれば昇
華除去することが可能なため、何らパーティクル汚染の
原因となるものではない。
【００２７】一方、本発明において、少なくとも高融点
金属シリサイド層のエッチング時にエッチング・ガスに
非堆積性のフッ素系化合物を添加することは、上記
（ロ）のエッチング反応系のＳ／Ｆ比を低下させてＳの
生成を抑制する考え方にもとづいている。つまり、エッ
チング反応系内に十分な量のＦ* を生成させることによ
り、Ｓの生成は側壁保護に必要な最低限の量に抑え、決
して過剰とはならない条件を設定するのである。このこ
とにより、ＷＳｉx 層のエッチング時におけるＷＳx の
生成およびパターン側壁部ヘの付着を抑制し、寸法変換
差の発生やウェハの汚染を防止することができるのであ
る。
金属シリサイド層のエッチング時にエッチング・ガスに
非堆積性のフッ素系化合物を添加することは、上記
（ロ）のエッチング反応系のＳ／Ｆ比を低下させてＳの
生成を抑制する考え方にもとづいている。つまり、エッ
チング反応系内に十分な量のＦ* を生成させることによ
り、Ｓの生成は側壁保護に必要な最低限の量に抑え、決
して過剰とはならない条件を設定するのである。このこ
とにより、ＷＳｉx 層のエッチング時におけるＷＳx の
生成およびパターン側壁部ヘの付着を抑制し、寸法変換
差の発生やウェハの汚染を防止することができるのであ
る。
【００２８】ここで、上記非堆積性のフッ素系化合物と
しては、ＳＦ6 ，ＮＦ3 ，Ｆ2 ，ＣＦ4 から選ばれる少
なくとも１種類の化合物を使用する。これらの化合物
は、放電解離により１分子から効率良くＦ* を生成し、
容易にエッチング反応系のＳ／Ｆ比を低下させることが
できる。このＦ* は当然のことながらＷＳｉx 層のエッ
チングに寄与し、Ｗをフッ化物に変化させて除去する。
したがって、エッチングを高速化することができる。ま
た、十分量のＦ* が供給されることにより、高融点金属
フッ化物の中でも蒸気圧の高い化合物が効率良く生成
し、脱離も促進される。したがって、蒸気圧の低いフッ
化物がパターン側壁部に残留する時間が短くなり、結果
としてＷＳx の生成確率が低下し、パターン側壁部への
付着が減少する。
しては、ＳＦ6 ，ＮＦ3 ，Ｆ2 ，ＣＦ4 から選ばれる少
なくとも１種類の化合物を使用する。これらの化合物
は、放電解離により１分子から効率良くＦ* を生成し、
容易にエッチング反応系のＳ／Ｆ比を低下させることが
できる。このＦ* は当然のことながらＷＳｉx 層のエッ
チングに寄与し、Ｗをフッ化物に変化させて除去する。
したがって、エッチングを高速化することができる。ま
た、十分量のＦ* が供給されることにより、高融点金属
フッ化物の中でも蒸気圧の高い化合物が効率良く生成
し、脱離も促進される。したがって、蒸気圧の低いフッ
化物がパターン側壁部に残留する時間が短くなり、結果
としてＷＳx の生成確率が低下し、パターン側壁部への
付着が減少する。
【００２９】しかも、上記のフッ素系化合物は自身はい
ずれも非堆積性であるため、気相中にＳ以外の余分な堆
積性物質を発生させる虞れがない。なお、ＳＦ6 は分子
内にＳを含んでいるが、この化合物は放電解離によって
もプラズマ中に遊離のＳを生成しないことが実験的に確
認されている。上述の機構により、ＷＳｉx 層のエッチ
ング中にはほぼＳのみを側壁保護物質として利用できる
ようになり、過剰な堆積物に起因するＷＳｉx パターン
のテーパー化を防止することができる。
ずれも非堆積性であるため、気相中にＳ以外の余分な堆
積性物質を発生させる虞れがない。なお、ＳＦ6 は分子
内にＳを含んでいるが、この化合物は放電解離によって
もプラズマ中に遊離のＳを生成しないことが実験的に確
認されている。上述の機構により、ＷＳｉx 層のエッチ
ング中にはほぼＳのみを側壁保護物質として利用できる
ようになり、過剰な堆積物に起因するＷＳｉx パターン
のテーパー化を防止することができる。
【００３０】ところで、上述の対策によりＷＳｉx 層の
エッチング中におけるＷＳx の過剰な堆積は抑制される
が、ポリサイド膜のエッチングにはいまひとつ、多結晶
シリコン層のエッチング時の異方性を確保するという重
要な技術的課題がある。そこで、本発明ではこの対策の
ひとつとして、多結晶シリコン層のエッチング時のウェ
ハ温度を高融点金属シリサイド層のエッチング時のウェ
ハ温度よりも下げる。この方法によれば、たとえ高融点
金属シリサイド層のエッチング時と同じ組成のエッチン
グ・ガスを用いたとしても、Ｆ* の反応性やウェハ表面
におけるマイグレーションが抑制され、異方性加工が達
成される。このとき、非堆積性のフッ素系化合物を含ま
ないエッチング・ガスを使用すれば、高異方性がより一
層達成し易くなることは言うまでもない。
エッチング中におけるＷＳx の過剰な堆積は抑制される
が、ポリサイド膜のエッチングにはいまひとつ、多結晶
シリコン層のエッチング時の異方性を確保するという重
要な技術的課題がある。そこで、本発明ではこの対策の
ひとつとして、多結晶シリコン層のエッチング時のウェ
ハ温度を高融点金属シリサイド層のエッチング時のウェ
ハ温度よりも下げる。この方法によれば、たとえ高融点
金属シリサイド層のエッチング時と同じ組成のエッチン
グ・ガスを用いたとしても、Ｆ* の反応性やウェハ表面
におけるマイグレーションが抑制され、異方性加工が達
成される。このとき、非堆積性のフッ素系化合物を含ま
ないエッチング・ガスを使用すれば、高異方性がより一
層達成し易くなることは言うまでもない。
【００３１】また別の対策としては、多結晶シリコン層
のエッチング時にエッチング・ガスにＨ2 ，Ｈ2 Ｓ，シ
ラン系化合物等のフッ素ラジカル消費性化合物を添加
し、エッチング反応系のＳ／Ｆ比を上昇させる。ここ
で、Ｈ2 とＨ2 Ｓは、放電解離によりＨ* を生成する。
過剰なＦ* はこのＨ* に捕捉されてＨＦを生成し、エッ
チング装置の排気系統を介して系外へ除去されるので、
エッチング反応系のＳ／Ｆ比が上昇する。特にＨ2 Ｓ
は、自身がＳ供給源でもあるため、Ｓ／Ｆ比の上昇効果
が大きい。またシラン系化合物は、放電解離によりＨ*
の他にＳｉ* を生成する。これら両ラジカルが共にＦ*
の捕捉に寄与し、ＨＦ，ＳｉＦx 等の形で系外へ除去す
るため、やはりＳ／Ｆ比を効果的に増大させることがで
きる。
のエッチング時にエッチング・ガスにＨ2 ，Ｈ2 Ｓ，シ
ラン系化合物等のフッ素ラジカル消費性化合物を添加
し、エッチング反応系のＳ／Ｆ比を上昇させる。ここ
で、Ｈ2 とＨ2 Ｓは、放電解離によりＨ* を生成する。
過剰なＦ* はこのＨ* に捕捉されてＨＦを生成し、エッ
チング装置の排気系統を介して系外へ除去されるので、
エッチング反応系のＳ／Ｆ比が上昇する。特にＨ2 Ｓ
は、自身がＳ供給源でもあるため、Ｓ／Ｆ比の上昇効果
が大きい。またシラン系化合物は、放電解離によりＨ*
の他にＳｉ* を生成する。これら両ラジカルが共にＦ*
の捕捉に寄与し、ＨＦ，ＳｉＦx 等の形で系外へ除去す
るため、やはりＳ／Ｆ比を効果的に増大させることがで
きる。
【００３２】このようにＳ／Ｆ比が上昇すれば、相対的
にＳは堆積し易い条件となり、側壁保護効果が強化され
て異方性加工が容易となる。また、Ｆ* が相対的に少な
くなることにより、酸化シリコン系材料等からなる下地
に対する選択性を向上させることができる。
にＳは堆積し易い条件となり、側壁保護効果が強化され
て異方性加工が容易となる。また、Ｆ* が相対的に少な
くなることにより、酸化シリコン系材料等からなる下地
に対する選択性を向上させることができる。
【００３３】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００３４】実施例１ 本実施例は、Ｗポリサイド・ゲート電極加工において、
エッチング・ガスとしてＳ2 Ｆ2 を用い、ウェハ温度を
−１０℃に設定してＷポリサイド膜のエッチングを行っ
た例である。このプロセスを、図１を参照しながら説明
する。まず図１（ａ）に示されるように、一例としてシ
リコン基板１上に熱酸化によりゲート酸化膜２を形成
し、さらにその上にｎ型不純物をドープした多結晶シリ
コン層３とＷＳｉx 層４とを順次積層してなるＷポリサ
イド膜５を形成した。Ｗポリサイド膜５上には所定の形
状にパターニングされたレジスト・マスク６を形成し
た。このようにして構成されたウェハをエッチング・サ
ンプルとした。
エッチング・ガスとしてＳ2 Ｆ2 を用い、ウェハ温度を
−１０℃に設定してＷポリサイド膜のエッチングを行っ
た例である。このプロセスを、図１を参照しながら説明
する。まず図１（ａ）に示されるように、一例としてシ
リコン基板１上に熱酸化によりゲート酸化膜２を形成
し、さらにその上にｎ型不純物をドープした多結晶シリ
コン層３とＷＳｉx 層４とを順次積層してなるＷポリサ
イド膜５を形成した。Ｗポリサイド膜５上には所定の形
状にパターニングされたレジスト・マスク６を形成し
た。このようにして構成されたウェハをエッチング・サ
ンプルとした。
【００３５】次に、上記ウェハをＲＦバイアス印加型の
有磁場マイクロ波プラズマ・エッチング装置のウェハ載
置電極上にセットし、該ウェハ載置電極に内蔵される冷
却配管にチラー等の冷却設備からエタノール冷媒を循環
させた。この状態で、一例として下記の条件で上記Ｗポ
リサイド膜５をエッチングした。 Ｓ2 Ｆ2 流量 ５ＳＣＣＭ ガス圧 １．３Ｐａ（１０ｍＴｏｒｒ） マイクロ波パワー ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ３０Ｗ (２ＭＨｚ） ウェハ温度 −１０℃ このエッチング過程では、Ｓ2 Ｆ2 から生成するＦ* が
Ｓ+ ，ＳＦx + 等のイオンにアシストされる機構でエッ
チングが進行し、ＷＳｉx 層４はＷＦx およびＳｉ
Ｆx 、多結晶シリコン層３はＳｉＦx を生成しながらエ
ッチングされた。このとき、Ｓ2 Ｆ2 から生成するＳが
パターン側壁部に堆積して側壁保護膜７が形成されるの
で、図１（ｂ）に示されるように、ＷＳｉx 層４および
多結晶シリコン層３はそれぞれ垂直壁を有するＷＳｉx
パターン４ａ，多結晶シリコン・パターン３ａとなり、
良好な異方性形状を有するゲート電極５ａが形成され
た。
有磁場マイクロ波プラズマ・エッチング装置のウェハ載
置電極上にセットし、該ウェハ載置電極に内蔵される冷
却配管にチラー等の冷却設備からエタノール冷媒を循環
させた。この状態で、一例として下記の条件で上記Ｗポ
リサイド膜５をエッチングした。 Ｓ2 Ｆ2 流量 ５ＳＣＣＭ ガス圧 １．３Ｐａ（１０ｍＴｏｒｒ） マイクロ波パワー ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ３０Ｗ (２ＭＨｚ） ウェハ温度 −１０℃ このエッチング過程では、Ｓ2 Ｆ2 から生成するＦ* が
Ｓ+ ，ＳＦx + 等のイオンにアシストされる機構でエッ
チングが進行し、ＷＳｉx 層４はＷＦx およびＳｉ
Ｆx 、多結晶シリコン層３はＳｉＦx を生成しながらエ
ッチングされた。このとき、Ｓ2 Ｆ2 から生成するＳが
パターン側壁部に堆積して側壁保護膜７が形成されるの
で、図１（ｂ）に示されるように、ＷＳｉx 層４および
多結晶シリコン層３はそれぞれ垂直壁を有するＷＳｉx
パターン４ａ，多結晶シリコン・パターン３ａとなり、
良好な異方性形状を有するゲート電極５ａが形成され
た。
【００３６】このとき、上記側壁保護膜７が過剰に堆積
することはなく、したがってＷＳｉパターン４ａの断面
形状がテーパー化することもなかった。これは、ウェハ
冷却温度を従来の低温エッチングよりも高い温度域に設
定してあるため、ＷＳｉx 層４のエッチング中に生成す
る反応生成物ＷＦx の蒸気圧が高められてパターン側壁
部に残留しにくくなり、Ｓと反応してＷＳx に変化する
前に揮発除去されてしまうからである。
することはなく、したがってＷＳｉパターン４ａの断面
形状がテーパー化することもなかった。これは、ウェハ
冷却温度を従来の低温エッチングよりも高い温度域に設
定してあるため、ＷＳｉx 層４のエッチング中に生成す
る反応生成物ＷＦx の蒸気圧が高められてパターン側壁
部に残留しにくくなり、Ｓと反応してＷＳx に変化する
前に揮発除去されてしまうからである。
【００３７】なお、上記側壁保護膜７は、図面では説明
の都合上厚く描かれているが、実際には極めて薄い膜で
あり、何らパターンをテーパー化させるものではない。
また、上記のエッチングは低バイアス条件で行われてい
るため、下地のゲート酸化膜２に対する高選択性も達成
された。
の都合上厚く描かれているが、実際には極めて薄い膜で
あり、何らパターンをテーパー化させるものではない。
また、上記のエッチングは低バイアス条件で行われてい
るため、下地のゲート酸化膜２に対する高選択性も達成
された。
【００３８】エッチング終了後、上記のウェハをプラズ
マ・アッシング装置に移設し、通常のＯ2 プラズマ・ア
ッシングの条件によりレジスト・マスク６を除去した。
このとき、Ｓを主体とする上記側壁保護膜７は、燃焼反
応によりＳＯx に変化すると共に反応熱やプラズマ輻射
熱によっても加熱昇華され、パーティクルを発生するこ
となく速やかに除去された。この結果、図１（ｃ）に示
されるように、良好な異方性形状を有するゲート電極５
ａが極めてクリーンな雰囲気中で形成された。
マ・アッシング装置に移設し、通常のＯ2 プラズマ・ア
ッシングの条件によりレジスト・マスク６を除去した。
このとき、Ｓを主体とする上記側壁保護膜７は、燃焼反
応によりＳＯx に変化すると共に反応熱やプラズマ輻射
熱によっても加熱昇華され、パーティクルを発生するこ
となく速やかに除去された。この結果、図１（ｃ）に示
されるように、良好な異方性形状を有するゲート電極５
ａが極めてクリーンな雰囲気中で形成された。
【００３９】実施例２ 本実施例ではエッチングを２ステップ化し、前半のＷＳ
ｉx 層のエッチングを実施例１と同様に行った後、後半
の多結晶シリコン層のエッチングにおいてウェハ冷却温
度をさらに下げ、異方性および対下地選択性の向上を図
った。このプロセスを、前述の図１（ａ），図１（ｂ）
および図２を参照しながら説明する。
ｉx 層のエッチングを実施例１と同様に行った後、後半
の多結晶シリコン層のエッチングにおいてウェハ冷却温
度をさらに下げ、異方性および対下地選択性の向上を図
った。このプロセスを、前述の図１（ａ），図１（ｂ）
および図２を参照しながら説明する。
【００４０】すなわち、図１（ａ）に示される状態のウ
ェハをＲＦバイアス印加型の有磁場プラズマ・エッチン
グ装置にセットし、まず実施例１と同じ条件によりＷＳ
ｉx 層４をエッチングした。この過程では、Ｓを主体と
する側壁保護膜７が形成されながらエッチングが進行
し、図２に示されるようにテーパー化を生ずることなく
良好な異方性形状を有するＷＳｉx パターン４ａが形成
された。なお、上記エッチングは発光スペクトルをモニ
タしながら行い、ＳｉＦx に由来する４４０ｎｍのピー
ク強度が増大し始めた時点でＷＳｉx 層４のエッチング
終点を判定した。
ェハをＲＦバイアス印加型の有磁場プラズマ・エッチン
グ装置にセットし、まず実施例１と同じ条件によりＷＳ
ｉx 層４をエッチングした。この過程では、Ｓを主体と
する側壁保護膜７が形成されながらエッチングが進行
し、図２に示されるようにテーパー化を生ずることなく
良好な異方性形状を有するＷＳｉx パターン４ａが形成
された。なお、上記エッチングは発光スペクトルをモニ
タしながら行い、ＳｉＦx に由来する４４０ｎｍのピー
ク強度が増大し始めた時点でＷＳｉx 層４のエッチング
終点を判定した。
【００４１】次に、上述のエッチング条件のうちウェハ
温度のみを−５０℃に下げ、多結晶シリコン層３のエッ
チングを行った。多結晶シリコン層３は、ＷＳｉx 層４
に比べて元来Ｆ* によるエッチング速度が速いので、Ｗ
ポリサイド膜５のエッチングにおいては多結晶シリコン
層３にアンダカットが生ずる等の形状異常が発生し易
い。特に、オーバーエッチング時には、相対的に過剰と
なったＦ* がウェハ表面に沿ってマイグレーションを起
こし、これがパターン側壁部を攻撃して形状異常を発生
させる。しかし、上述のようにウェハ温度を下げてラジ
カルの反応性を低下させ、かつＳの堆積を促進して側壁
保護を強化すれば、異方性加工が一層容易かつ確実に実
現できるようになる。また、ゲート酸化膜２に対しても
２０以上の高選択比が達成された。この結果、前述の図
１（ｂ）に示されるように良好な異方性形状を有するゲ
ート電極５ａが形成された。
温度のみを−５０℃に下げ、多結晶シリコン層３のエッ
チングを行った。多結晶シリコン層３は、ＷＳｉx 層４
に比べて元来Ｆ* によるエッチング速度が速いので、Ｗ
ポリサイド膜５のエッチングにおいては多結晶シリコン
層３にアンダカットが生ずる等の形状異常が発生し易
い。特に、オーバーエッチング時には、相対的に過剰と
なったＦ* がウェハ表面に沿ってマイグレーションを起
こし、これがパターン側壁部を攻撃して形状異常を発生
させる。しかし、上述のようにウェハ温度を下げてラジ
カルの反応性を低下させ、かつＳの堆積を促進して側壁
保護を強化すれば、異方性加工が一層容易かつ確実に実
現できるようになる。また、ゲート酸化膜２に対しても
２０以上の高選択比が達成された。この結果、前述の図
１（ｂ）に示されるように良好な異方性形状を有するゲ
ート電極５ａが形成された。
【００４２】なお、本実施例のようにエッチングの途中
でウェハ温度を変更する場合には、本願出願人が先に特
願平２−２０６０１１号明細書に提案しているごとく、
温度設定の異なるウェハ載置電極をそれぞれ収容する複
数のエッチング・チャンバ間で高真空下にウェハを搬送
できるマルチチャンバ型の装置を使用することが望まし
い。これは、単一チャンバ内でウェハ温度を変更するよ
りも、マルチ・チャンバ型の装置を使用した方がプロセ
スの安定性やスループットを向上させる上で有利だから
である。
でウェハ温度を変更する場合には、本願出願人が先に特
願平２−２０６０１１号明細書に提案しているごとく、
温度設定の異なるウェハ載置電極をそれぞれ収容する複
数のエッチング・チャンバ間で高真空下にウェハを搬送
できるマルチチャンバ型の装置を使用することが望まし
い。これは、単一チャンバ内でウェハ温度を変更するよ
りも、マルチ・チャンバ型の装置を使用した方がプロセ
スの安定性やスループットを向上させる上で有利だから
である。
【００４３】実施例３ 本実施例では、エッチングを２ステップ化し、前半のＷ
Ｓｉx 層のエッチングを実施例１と同様に行った後、後
半の多結晶シリコン層のエッチングにおいてエッチング
・ガスにＨ2 を添加し、異方性および対下地選択性の向
上を図ったものである。
Ｓｉx 層のエッチングを実施例１と同様に行った後、後
半の多結晶シリコン層のエッチングにおいてエッチング
・ガスにＨ2 を添加し、異方性および対下地選択性の向
上を図ったものである。
【００４４】すなわち、まず実施例１と同じ条件により
ＷＳｉx 層４をエッチングした後、一例として下記の条
件で多結晶シリコン層３をエッチングした。 Ｓ2 Ｆ2 流量 ５ＳＣＣＭ Ｈ2 流量 ５ＳＣＣＭ ガス圧 １．３Ｐａ（１０ｍＴｏｒｒ） マイクロ波パワー ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ３０Ｗ（２ＭＨｚ） ウェハ温度 −１０℃ 本実施例では、多結晶シリコン層３のエッチング時にＨ
2 が添加されていることにより、過剰なＦ* がＨ2 から
生成するＨ* により捕捉消費され、エッチング反応性の
見掛け上のＳ／Ｆ比が上昇する。したがって、ラジカル
性が弱められると共に側壁保護効果が強化され、異方性
と対下地選択性を向上させることが可能となる。この結
果、先の実施例と同様に、良好な異方性形状を有するゲ
ート電極を形成することができた。
ＷＳｉx 層４をエッチングした後、一例として下記の条
件で多結晶シリコン層３をエッチングした。 Ｓ2 Ｆ2 流量 ５ＳＣＣＭ Ｈ2 流量 ５ＳＣＣＭ ガス圧 １．３Ｐａ（１０ｍＴｏｒｒ） マイクロ波パワー ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ３０Ｗ（２ＭＨｚ） ウェハ温度 −１０℃ 本実施例では、多結晶シリコン層３のエッチング時にＨ
2 が添加されていることにより、過剰なＦ* がＨ2 から
生成するＨ* により捕捉消費され、エッチング反応性の
見掛け上のＳ／Ｆ比が上昇する。したがって、ラジカル
性が弱められると共に側壁保護効果が強化され、異方性
と対下地選択性を向上させることが可能となる。この結
果、先の実施例と同様に、良好な異方性形状を有するゲ
ート電極を形成することができた。
【００４５】なお、本実施例ではＷポリサイド膜５のエ
ッチング途中でエッチング・ガスの組成を変更している
だけなので、放電状態の安定化に若干の時間を要するも
のの、スループットを大幅に低下させるには至らず、ま
たマルチチャンバ型の装置も不要である。
ッチング途中でエッチング・ガスの組成を変更している
だけなので、放電状態の安定化に若干の時間を要するも
のの、スループットを大幅に低下させるには至らず、ま
たマルチチャンバ型の装置も不要である。
【００４６】実施例４ 本実施例では、Ｓ2 Ｆ2 ／ＳＦ6 混合ガスを用いてＷＳ
ｉx 層をエッチングした後、Ｓ2 Ｆ2 を用いて多結晶シ
リコン層をエッチングした例である。まず、図１（ａ）
に示されるウェハにおいて、ＷＳｉx 層４を一例として
下記の条件でエッチングした。
ｉx 層をエッチングした後、Ｓ2 Ｆ2 を用いて多結晶シ
リコン層をエッチングした例である。まず、図１（ａ）
に示されるウェハにおいて、ＷＳｉx 層４を一例として
下記の条件でエッチングした。
【００４７】 Ｓ2 Ｆ2 流量 ２０ＳＣＣＭ ＳＦ6 流量 １０ＳＣＣＭ ガス圧 １．３Ｐａ（１０ｍＴｏｒｒ） マイクロ波パワー ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ３０Ｗ (２ＭＨｚ） ウェハ温度 −４０℃ このエッチング過程では、Ｓ2 Ｆ2 から生成するＦ* に
加え、ＳＦ6 から生成する大量のＦ* によるラジカル反
応が、Ｓ+ ，ＳＦx + 等のイオンにアシストされる機構
で高速エッチングが進行した。本実施例でもＳによる側
壁保護は同様に行われるが、ＳＦ6 の添加によりエッチ
ング反応系のＳ／Ｆ比が低下しているため、Ｓが過剰に
供給されることはなかった。また、ＷＦx の脱離が促進
されるためＷＳx の生成が抑制され、結果としてパター
ン側壁部への過剰な堆積も抑制された。また、上記の条
件は低バイアス条件であるため、レジスト・マスク６の
スパッタによる分解生成物の供給も少ない。したがっ
て、上記側壁保護膜７は寸法変換差を発生させるほどに
厚く形成されることはなかった。
加え、ＳＦ6 から生成する大量のＦ* によるラジカル反
応が、Ｓ+ ，ＳＦx + 等のイオンにアシストされる機構
で高速エッチングが進行した。本実施例でもＳによる側
壁保護は同様に行われるが、ＳＦ6 の添加によりエッチ
ング反応系のＳ／Ｆ比が低下しているため、Ｓが過剰に
供給されることはなかった。また、ＷＦx の脱離が促進
されるためＷＳx の生成が抑制され、結果としてパター
ン側壁部への過剰な堆積も抑制された。また、上記の条
件は低バイアス条件であるため、レジスト・マスク６の
スパッタによる分解生成物の供給も少ない。したがっ
て、上記側壁保護膜７は寸法変換差を発生させるほどに
厚く形成されることはなかった。
【００４８】次に、ＳＦ6 の供給を停止した以外は、上
述の条件と同じ条件で多結晶シリコン層３をエッチング
した。このエッチング過程では、Ｓ2 Ｆ2 から生成する
Ｆ* によりエッチングが進行した。ただし、前述のＷＳ
ｉx 層４のエッチング時と比べてエッチング反応系のＳ
／Ｆ比が上昇しているので、相対的にラジカル性が弱め
られると共にＳの堆積が促進された。この結果、図１
（ｃ）に示されるように、垂直壁を有する多結晶シリコ
ン・パターン３ａが形成された。
述の条件と同じ条件で多結晶シリコン層３をエッチング
した。このエッチング過程では、Ｓ2 Ｆ2 から生成する
Ｆ* によりエッチングが進行した。ただし、前述のＷＳ
ｉx 層４のエッチング時と比べてエッチング反応系のＳ
／Ｆ比が上昇しているので、相対的にラジカル性が弱め
られると共にＳの堆積が促進された。この結果、図１
（ｃ）に示されるように、垂直壁を有する多結晶シリコ
ン・パターン３ａが形成された。
【００４９】実施例５ 本実施例では、Ｓ2 Ｆ2 ／ＳＦ6 混合ガスを用い、ウェ
ハ温度を−４０℃としてＷＳｉx 層４をエッチングした
後、同じガス系でウェハ温度を−８０℃に下げて多結晶
シリコン層３をエッチングした例である。本実施例でエ
ッチング・サンプルとしたウェハは、前述の図１（ａ）
に示されるものと同じである。このウェハをＲＦバイア
ス印加型の有磁場プラズマ・エッチング装置にセット
し、まず実施例１と同じ条件によりＷＳｉx層４をエッ
チングした。
ハ温度を−４０℃としてＷＳｉx 層４をエッチングした
後、同じガス系でウェハ温度を−８０℃に下げて多結晶
シリコン層３をエッチングした例である。本実施例でエ
ッチング・サンプルとしたウェハは、前述の図１（ａ）
に示されるものと同じである。このウェハをＲＦバイア
ス印加型の有磁場プラズマ・エッチング装置にセット
し、まず実施例１と同じ条件によりＷＳｉx層４をエッ
チングした。
【００５０】次に、上述のエッチング条件のうちウェハ
温度のみを−８０℃に下げ、多結晶シリコン層３のエッ
チングを行った。この工程では、ウェハ温度を下げてラ
ジカルの反応性を低下させ、かつＳの堆積を促進して側
壁保護を強化しているので、異方性加工が一層容易かつ
確実に実現できた。しかも本実施例の場合、エッチング
・ガスの組成に一貫してＳＦ6 が含まれているので、多
結晶シリコン層３のエッチング時にも約４００ｎｍ／分
という高いエッチング速度を達成することができた。
温度のみを−８０℃に下げ、多結晶シリコン層３のエッ
チングを行った。この工程では、ウェハ温度を下げてラ
ジカルの反応性を低下させ、かつＳの堆積を促進して側
壁保護を強化しているので、異方性加工が一層容易かつ
確実に実現できた。しかも本実施例の場合、エッチング
・ガスの組成に一貫してＳＦ6 が含まれているので、多
結晶シリコン層３のエッチング時にも約４００ｎｍ／分
という高いエッチング速度を達成することができた。
【００５１】実施例６ 本実施例では、Ｓ2 Ｆ2 ／ＳＦ6 混合ガスを用いてＷＳ
ｉx 層４をエッチングした後、Ｓ2 Ｆ2 ／Ｈ2 Ｓ混合ガ
スを用いて多結晶シリコン層３をエッチングした例であ
る。本実施例でエッチング・サンプルとしたウェハも、
前述の図１（ａ）に示されるものと同じである。このウ
ェハをＲＦバイアス印加型の有磁場プラズマ・エッチン
グ装置にセットし、まず実施例１と同じ条件によりＷＳ
ｉx 層４をエッチングした。
ｉx 層４をエッチングした後、Ｓ2 Ｆ2 ／Ｈ2 Ｓ混合ガ
スを用いて多結晶シリコン層３をエッチングした例であ
る。本実施例でエッチング・サンプルとしたウェハも、
前述の図１（ａ）に示されるものと同じである。このウ
ェハをＲＦバイアス印加型の有磁場プラズマ・エッチン
グ装置にセットし、まず実施例１と同じ条件によりＷＳ
ｉx 層４をエッチングした。
【００５２】次に、一例として下記の条件により多結晶
シリコン層３をエッチングした。 Ｓ2 Ｆ2 流量 ２０ＳＣＣＭ Ｈ2 Ｓ流量 １０ＳＣＣＭ ガス圧 １．３Ｐａ（１０ｍＴｏｒｒ） マイクロ波パワー ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ３０Ｗ（２ＭＨｚ） ウェハ温度 −４０℃ 本実施例では、多結晶シリコン層３のエッチング時にＨ
2 Ｓが添加されていることにより、過剰なＦ* がＨ2 Ｓ
から生成するＨ* により捕捉消費される。しかも、Ｈ2
Ｓからは遊離のＳも生成するので、エッチング反応性の
見掛け上のＳ／Ｆ比は大きく上昇する。したがって、ラ
ジカル性が弱められると共に側壁保護が強化され、異方
性と対下地選択性を向上させることが可能となる。この
結果、途中でウェハ冷却温度を下げなくとも、良好な異
方性形状を有するゲート電極５ａが形成され、対下地選
択比としては２０以上という高い値が得られた。
シリコン層３をエッチングした。 Ｓ2 Ｆ2 流量 ２０ＳＣＣＭ Ｈ2 Ｓ流量 １０ＳＣＣＭ ガス圧 １．３Ｐａ（１０ｍＴｏｒｒ） マイクロ波パワー ８５０Ｗ（２．４５ＧＨｚ） ＲＦバイアス・パワー ３０Ｗ（２ＭＨｚ） ウェハ温度 −４０℃ 本実施例では、多結晶シリコン層３のエッチング時にＨ
2 Ｓが添加されていることにより、過剰なＦ* がＨ2 Ｓ
から生成するＨ* により捕捉消費される。しかも、Ｈ2
Ｓからは遊離のＳも生成するので、エッチング反応性の
見掛け上のＳ／Ｆ比は大きく上昇する。したがって、ラ
ジカル性が弱められると共に側壁保護が強化され、異方
性と対下地選択性を向上させることが可能となる。この
結果、途中でウェハ冷却温度を下げなくとも、良好な異
方性形状を有するゲート電極５ａが形成され、対下地選
択比としては２０以上という高い値が得られた。
【００５３】以上、本発明を６例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の実施例では、フッ化イ
オウとしてＳ2 Ｆ2 、非堆積性のフッ素系化合物として
ＳＦ6 、エッチング反応系のＳ／Ｆ比を上昇させるため
の化合物としてＨ2 ，Ｈ2 Ｓを使用したが、これら以外
の本発明で列挙される化合物を使用しても、基本的には
同様の結果が得られる。
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の実施例では、フッ化イ
オウとしてＳ2 Ｆ2 、非堆積性のフッ素系化合物として
ＳＦ6 、エッチング反応系のＳ／Ｆ比を上昇させるため
の化合物としてＨ2 ，Ｈ2 Ｓを使用したが、これら以外
の本発明で列挙される化合物を使用しても、基本的には
同様の結果が得られる。
【００５４】さらに、本発明のエッチング方法のあらゆ
る段階において使用されるエッチング・ガスには、スパ
ッタリング効果、希釈効果、冷却効果等を期待する意味
でＡｒ，Ｈｅ等の希ガスを適宜混合しても良い。さら
に、上述の各実施例ではＷポリサイド膜５の上層を構成
する高融点金属シリサイド層がＷＳｉx 層４であった
が、これはＭｏＳｉx 層，ＴｉＳｉx 層，ＴａＳｉx 層
等の他の高融点金属シリサイド層であっても良い。
る段階において使用されるエッチング・ガスには、スパ
ッタリング効果、希釈効果、冷却効果等を期待する意味
でＡｒ，Ｈｅ等の希ガスを適宜混合しても良い。さら
に、上述の各実施例ではＷポリサイド膜５の上層を構成
する高融点金属シリサイド層がＷＳｉx 層４であった
が、これはＭｏＳｉx 層，ＴｉＳｉx 層，ＴａＳｉx 層
等の他の高融点金属シリサイド層であっても良い。
【００５５】
【発明の効果】以上の説明からも明らかなように、本発
明ではポリサイド膜のドライエッチングにおいて、高融
点金属シリサイド層のエッチング時のウェハ温度が特定
の範囲に維持されるか、あるいはＳ／Ｆ比が低下される
ことにより、側壁保護膜の過剰な形成が抑制され、寸法
変換差の発生が防止される。また、ＷＳx のような除去
の困難な化合物が堆積しにくくなるため、後工程におい
て層間絶縁膜の形成に支障を来したりパーティクル汚染
が発生する等の懸念がなくなり、信頼性の高い異方性加
工を行うことが可能となる。
明ではポリサイド膜のドライエッチングにおいて、高融
点金属シリサイド層のエッチング時のウェハ温度が特定
の範囲に維持されるか、あるいはＳ／Ｆ比が低下される
ことにより、側壁保護膜の過剰な形成が抑制され、寸法
変換差の発生が防止される。また、ＷＳx のような除去
の困難な化合物が堆積しにくくなるため、後工程におい
て層間絶縁膜の形成に支障を来したりパーティクル汚染
が発生する等の懸念がなくなり、信頼性の高い異方性加
工を行うことが可能となる。
【００５６】また、上述の工夫に加えて多結晶シリコン
層のエッチング時にウェハ温度を相対的に低下させた
り、あるいはＳ／Ｆ比を上昇させることにより、プロセ
ス全体を通じてさらに高度な異方性加工が可能となる。
したがって本発明は、微細なデザイン・ルールにもとづ
いて設計され、高性能、高集積度、高信頼性を要求され
る半導体装置の製造に好適である。
層のエッチング時にウェハ温度を相対的に低下させた
り、あるいはＳ／Ｆ比を上昇させることにより、プロセ
ス全体を通じてさらに高度な異方性加工が可能となる。
したがって本発明は、微細なデザイン・ルールにもとづ
いて設計され、高性能、高集積度、高信頼性を要求され
る半導体装置の製造に好適である。
【００５７】なお本発明は、脱フロン対策として優れた
ものであることは言うまでもない。
ものであることは言うまでもない。
【図１】本発明をＷポリサイド・ゲート電極加工に適用
したプロセス例をその工程順にしたがって示す概略断面
図であり、（ａ）はＷポリサイド膜上にレジスト・マス
クが形成された状態、（ｂ）はＷポリサイド膜がエッチ
ングされた状態、（ｃ）はレジスト・マスクと側壁保護
膜が除去された状態をそれぞれ表す。
したプロセス例をその工程順にしたがって示す概略断面
図であり、（ａ）はＷポリサイド膜上にレジスト・マス
クが形成された状態、（ｂ）はＷポリサイド膜がエッチ
ングされた状態、（ｃ）はレジスト・マスクと側壁保護
膜が除去された状態をそれぞれ表す。
【図２】本発明をＷポリサイド・ゲート電極加工に適用
した他のプロセス例において、ＷＳｉx 層のみがエッチ
ングされた状態を示す概略断面図である。
した他のプロセス例において、ＷＳｉx 層のみがエッチ
ングされた状態を示す概略断面図である。
【図３】従来のＷポリサイド・ゲート電極加工の問題点
を説明するための概略断面図であり、（ａ）はＷポリサ
イド膜上にレジスト・マスクが形成された状態、（ｂ）
はＷＳｉx 層のエッチングにおいてパターンがテーパー
化した状態、（ｃ）はさらに多結晶シリコン層のエッチ
ングを行って寸法変換差が発生した状態、（ｄ）は側壁
保護膜の一部が除去されずに残存した状態をそれぞれ表
す。
を説明するための概略断面図であり、（ａ）はＷポリサ
イド膜上にレジスト・マスクが形成された状態、（ｂ）
はＷＳｉx 層のエッチングにおいてパターンがテーパー
化した状態、（ｃ）はさらに多結晶シリコン層のエッチ
ングを行って寸法変換差が発生した状態、（ｄ）は側壁
保護膜の一部が除去されずに残存した状態をそれぞれ表
す。
１ ・・・シリコン基板 ２ ・・・ゲート酸化膜 ３ ・・・多結晶シリコン層 ３ａ・・・多結晶シリコン・パターン ４ ・・・ＷＳｉx 層 ４ａ・・・ＷＳｉx パターン ５ ・・・Ｗポリサイド膜 ５ａ・・・ゲート電極 ６ ・・・レジスト・マスク ７ ・・・側壁保護膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/28 301 H01L 29/43
Claims (5)
- 【請求項１】 多結晶シリコン層と高融点金属シリサイ
ド層とが順次積層されてなるポリサイド膜をエッチング
するドライエッチング方法において、 少なくとも前記高融点金属シリサイド層のエッチング
は、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10から選ばれる
少なくとも１種類のフッ化イオウを含むエッチング・ガ
スを用い、被エッチング基板の温度を−２０℃〜室温の
範囲に制御しながら行うことを特徴とするドライエッチ
ング方法。 - 【請求項２】 多結晶シリコン層と高融点金属シリサイ
ド層とが順次積層されてなるポリサイド膜をエッチング
するドライエッチング方法において、 少なくとも前記高融点金属シリサイド層のエッチング
は、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10から選ばれる
少なくとも１種類のフッ化イオウと非堆積性のフッ素系
化合物とを含むエッチング・ガスを用いて行うことを特
徴とするドライエッチング方法。 - 【請求項３】 前記非堆積性のフッ素系化合物は、ＳＦ
6 ，ＮＦ3 ，Ｆ2 ，ＣＦ4 から選ばれる少なくとも１種
類の化合物であることを特徴とする請求項２記載のドラ
イエッチング方法。 - 【請求項４】 前記多結晶シリコン層のエッチングは、
前記高融点金属シリサイド層のエッチング時よりも被エ
ッチング基板の温度を低く維持しながら行うことを特徴
とする請求項１または請求項２記載のドライエッチング
方法。 - 【請求項５】 前記多結晶シリコン層のエッチングは、
Ｓ2 Ｆ2，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10から選ばれる少な
くとも１種類のフッ化イオウとＨ2 ，Ｈ2 Ｓ，シラン系
化合物から選ばれる少なくとも１種類のフッ素ラジカル
消費性化合物とを含むエッチング・ガスを用いて行うこ
とを特徴とする請求項１または請求項２記載のドライエ
ッチング方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07251492A JP3248222B2 (ja) | 1991-06-18 | 1992-02-21 | ドライエッチング方法 |
| US07/899,181 US5368686A (en) | 1991-06-18 | 1992-06-16 | Dry etching method for W polycide using sulfur deposition |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17188291 | 1991-06-18 | ||
| JP17774391 | 1991-06-24 | ||
| JP3-171882 | 1991-06-24 | ||
| JP3-177743 | 1991-06-24 | ||
| JP07251492A JP3248222B2 (ja) | 1991-06-18 | 1992-02-21 | ドライエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102096A JPH05102096A (ja) | 1993-04-23 |
| JP3248222B2 true JP3248222B2 (ja) | 2002-01-21 |
Family
ID=27300981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07251492A Expired - Lifetime JP3248222B2 (ja) | 1991-06-18 | 1992-02-21 | ドライエッチング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5368686A (ja) |
| JP (1) | JP3248222B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5575888A (en) * | 1995-04-14 | 1996-11-19 | The United States Of America As Represented By The Secretary Of The Navy | Sidewall passivation by oxidation during refractory-metal plasma etching |
| JP2638573B2 (ja) * | 1995-06-26 | 1997-08-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0161735B1 (ko) * | 1995-06-30 | 1999-02-01 | 김주용 | 반도체 소자의 제조방법 |
| US5705433A (en) * | 1995-08-24 | 1998-01-06 | Applied Materials, Inc. | Etching silicon-containing materials by use of silicon-containing compounds |
| US5763327A (en) * | 1995-11-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated arc and polysilicon etching process |
| US5640038A (en) * | 1995-11-22 | 1997-06-17 | Vlsi Technology, Inc. | Integrated circuit structure with self-planarized layers |
| US5798303A (en) * | 1996-09-05 | 1998-08-25 | Micron Technology, Inc. | Etching method for use in fabrication of semiconductor devices |
| US5866448A (en) * | 1997-07-30 | 1999-02-02 | Chartered Semiconductor Manufacturing Ltd. | Procedure for forming a lightly-doped-drain structure using polymer layer |
| US6255180B1 (en) * | 1998-05-14 | 2001-07-03 | Cypress Semiconductor Corporation | Semiconductor device with outwardly tapered sidewall spacers and method for forming same |
| US5994192A (en) * | 1998-05-29 | 1999-11-30 | Vanguard International Semiconductor Corporation | Compensation of the channel region critical dimension, after polycide gate, lightly doped source and drain oxidation procedure |
| WO1999067817A1 (en) * | 1998-06-22 | 1999-12-29 | Applied Materials, Inc. | Silicon trench etching using silicon-containing precursors to reduce or avoid mask erosion |
| US6492250B1 (en) * | 2000-08-15 | 2002-12-10 | United Microelectronics Corp. | Polycide gate structure and method of manufacture |
| US6698213B2 (en) * | 2001-05-22 | 2004-03-02 | Integrated Biosystems, Inc. | Systems and methods for freezing and storing biopharmaceutical material |
| JP2003077900A (ja) * | 2001-09-06 | 2003-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
| US6699777B2 (en) * | 2001-10-04 | 2004-03-02 | Micron Technology, Inc. | Etch stop layer in poly-metal structures |
| US6886573B2 (en) * | 2002-09-06 | 2005-05-03 | Air Products And Chemicals, Inc. | Plasma cleaning gas with lower global warming potential than SF6 |
| KR100541152B1 (ko) * | 2003-07-18 | 2006-01-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선층 형성 방법 |
| US7508075B2 (en) * | 2003-08-01 | 2009-03-24 | Micron Technology, Inc. | Self-aligned poly-metal structures |
| US7005744B2 (en) * | 2003-09-22 | 2006-02-28 | International Business Machines Corporation | Conductor line stack having a top portion of a second layer that is smaller than the bottom portion |
| WO2005083795A1 (ja) * | 2004-03-01 | 2005-09-09 | Tokyo Electron Limited | 半導体装置の製造方法及びプラズマ酸化処理方法 |
| US7579282B2 (en) * | 2006-01-13 | 2009-08-25 | Freescale Semiconductor, Inc. | Method for removing metal foot during high-k dielectric/metal gate etching |
| KR101697594B1 (ko) * | 2010-03-03 | 2017-01-18 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| CN102169038B (zh) * | 2011-01-10 | 2012-10-10 | 中国电子科技集团公司第五十五研究所 | 用于三明治结构mems硅电容压力传感器侧墙保护方法 |
| JP6772117B2 (ja) * | 2017-08-23 | 2020-10-21 | 株式会社日立ハイテク | エッチング方法およびエッチング装置 |
| KR102504833B1 (ko) | 2017-11-16 | 2023-03-02 | 삼성전자 주식회사 | 식각 가스 혼합물과 이를 이용한 패턴 형성 방법과 집적회로 소자의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204537A (ja) * | 1982-05-24 | 1983-11-29 | Hitachi Ltd | プラズマエツチング方法 |
| JPS63163A (ja) * | 1986-06-19 | 1988-01-05 | Sony Corp | 半導体装置の製造方法 |
| JP2669460B2 (ja) * | 1986-10-29 | 1997-10-27 | 株式会社日立製作所 | エツチング方法 |
| JPS6432633A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Taper etching method |
| JPH01166539A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 低温ドライエツチング方法および低温ドライエツチング装置 |
| JP3353296B2 (ja) * | 1990-08-03 | 2002-12-03 | ソニー株式会社 | 低温エッチング方法 |
| JP2964605B2 (ja) * | 1990-10-04 | 1999-10-18 | ソニー株式会社 | ドライエッチング方法 |
-
1992
- 1992-02-21 JP JP07251492A patent/JP3248222B2/ja not_active Expired - Lifetime
- 1992-06-16 US US07/899,181 patent/US5368686A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5368686A (en) | 1994-11-29 |
| JPH05102096A (ja) | 1993-04-23 |
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Legal Events
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