JPS58204537A - プラズマエツチング方法 - Google Patents

プラズマエツチング方法

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JPS58204537A
JPS58204537A JP8662982A JP8662982A JPS58204537A JP S58204537 A JPS58204537 A JP S58204537A JP 8662982 A JP8662982 A JP 8662982A JP 8662982 A JP8662982 A JP 8662982A JP S58204537 A JPS58204537 A JP S58204537A
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etching
plasma
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plasma etching
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Shigeru Nishimatsu
西松　茂
Keizo Suzuki
敬三 鈴木
Takeshi Ninomiya
健 二宮
Sadayuki Okudaira
奥平　定之
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はプラズマエツチング方法の改良に関し、特に、
この糧のエツチング方法におけるエツチング部の断面形
状の制御に関するものである。
最近、各種牛導体素子を製造する際に、半導体基板、絶
縁薄膜、あるいは導電体膜のバターニングや孔あけに従
来からのウェットプロセスに代ってドライプロセスが多
く用いられるようになった。
このドライプロセスの中でも、現在最も広く用いられて
いるのはプラズマエツチングである。このプラズマエツ
チングとはＳＦ６などのハロゲン化合物からなるエツチ
ングガスを所定圧力だけエツチング室内に導入してエツ
チング室内にプラズマを形成させ、このプラズマ中の活
性粒子を試料に入射させて試料の＆［ｌ’ｔエツチング
する方法をいう。
プラズマエツチングには梱々な装置が用いられるが、反
応管内に２枚の平板状の電極を対向して置く“平行平板
型”の装置、反応管外部に半環状の電極やコイルを置く
０バレル型”装置、あるいはマイクロ波による電界と磁
界とを利用した１マイクロ波プラズマエツナング“装置
などが広く用いられている。
特願昭５３−１３１６２２号（特開昭５５−５９７２３
号）はエツチングガスとしてＳＦ６ガスを用いたマイク
ロ波プラズマエツチング方法を開示している。こ扛はシ
リコンやシリコン化合物を高速度でエツチングできると
いう特徴を有している。しかし、この方法はエツ、、、
７ング速度は早いが′□１１ 第１図（ａ）に示した如くマスク）１邊の裏側まで試料
である半導体基板２をエツチングする（これをアンダー
カットと称する）という欠点がある。そこで、特願昭５
５−１２４５２１号はエツチングガスとしてＳＦ６ガス
にさらにＨ，ガス等を添加したかス防止したマイクロ波
プラズマエツチング方法を開示している。この方法は第
１図（ｂ）に示した如く垂直エツチングが可能である。
しかしながら、エツチングガスとしてＨ，ガスを添加し
たＳＦ６ガスを用いｆｒ場合、確かにアンダーカットは
防止できるようになったのであるが、第１図（Ｃ）に示
したようにエツチング断面が逆テーパー状（逆台形状〕
にエツチングされることが明らかとなった。この逆テー
パ−エツチング形状は第１図（ａ）に示したアンダーカ
ットと同様に、半導体基板２のｇｋ細加工には極めて不
適であり、何らかの対策が望まれている。
したがって、本発明の目的は上述した欠点、すなわち、
逆テーパ−エツチングを防止して試料の微細加工を可能
とするプラズマエツチング方法を□■。
提供することにある。
上ｄピ目的を達成するために本発明においては、エツチ
ングカスを導入してプラズマを形成し、このプラズマ中
の活性粒子を試料に入射させて試料の表面をエツチング
するプラズマエツチング方法において、エツチングガス
として窒素ガスに換算して５〜１３％の窒素を含んたガ
スが添加されたフッ素系ガスを用いることを特徴として
いる。
かかる本発明の特徴的な方法によって逆テーパ−エツチ
ングを防止することが出来るようになりそのエツチング
断面形状を垂直の断面形状かられずかに１１１テーパー
のついた断面形状にわたっての断面形状の制御が可能と
なる。このような断面形状は半導体基板の微細加工には
極めて望ましい形状である。
以下、本発明全図を用いて詳細に述べる。
第２図は本発明によるプラズマエツチング方法を実施す
るのに用いたマイクロ波プラズマエツチング装置の基本
構成を示したものである。同図において、３Ｆｉマイク
ロ波を発生するためのマイクロ波発生器であり、具体的
には周波数が２４５ＧＨ２１出力が６００Ｗのマグネト
ロンで構成されている。４はマイクロ波発生器３で発生
されたマイクロ波を伝播するための矩形導波管である。
６は放電容器でおり、これはマイクロ波を通し、かつ、
真空状態を保持するのに適した耐熱ガラスのような絶縁
物からなっている。１３は試料室であり、真空状態に保
持されている。ここで、本発明において用いる真空室と
は放電容器６と試料室１３とによって取り囲まれた領域
を指すものとする。５は放電空間であり、これは放電容
器６と試料室１３とによって形成される真空室のうちで
、主に放電を形成する領域である。したがって、放電空
間５は放電容器６と試料１２とによって形成される領域
となる。試料１２は回転テーブル１０の試料台ｌｌ上に
載置されている。１４は排気系であシ、これは放電容器
６と試料室１３とから形成される真空室を一定の真空度
に保持する次めのものである。７は導波管４の外周に設
けられた磁場発生コイルであり、８は真空室内の試料１
２の下方に設けられた永久磁石である。この磁場発生コ
イル７と永久磁石８とによって放電空間５には均一なプ
ラズマを形成するために必要なミラー磁場が形成される
。１５は放電容器６の側壁に設けられた放電ガス導入口
である。放電ガス、例えばＳＦ６、はガスボンベ１６に
入れられており、リークパルプ１９およびメインリーク
バルブ９金開けることによって８Ｆ、ガスは放電空間５
に導入される。ガスボンベ１７にはＨ，ガスが入れられ
ており、ガスボンベ１８にはＮ、ガスが入れられている
。１（、ガスおよびＮ、ガスは各々リークバルブ２０．
２１’ｉ開けることによってＳＦ、ガスに混合されて放
電空間５に導入される。放電空間５に導入された放電ガ
スは磁場発生コイル７と永久研石８とによって放電空間
５に形成されるミラー磁場と導波管４によって伝播され
たマイクロ波により放電空間５に形成されるマイクロ波
電界との相乗作用によりプラズマ化される。発生したプ
ラズマ中の活性イオンはミラー磁場に沿って放電１ト。
空間５の下方に動いて試料１２に入射し、そこで、：、
・１ 試料１２の表面ヲエツテンでする。エツチング作用を行
なうのは主にイオンで、このイオンはプラズマと試料１
２との間に形成されるイオンシースにより浮遊電位（約
−２０Ｖ）にある試料１２にここで、以下のエツチング
形状の観明に用いるテーパー角θを第３図に示した如く
に定義する。
すなわち、マスク１と半導体基板２とが接する面を水平
に延長し、この水平線と基板２のエツチング側面との間
のなす角度をテーパー角θと称する。
このような定義のもとでは、θが９０　を超える場合（
第１図（Ｃ）参照】が逆テーパー形状を表わすことにな
る。そして、θが９０　以下の場合が順−テーパー形状
を表わすことになる。
第４図は上述した装置においてＳＦ、とＨｌとの混合カ
スに窒素（Ｎ、）ガスをさらに添加したエツチングガス
のプラズマにより、約３ＱＱｎｍの厚さの多結晶シリコ
ン基板２をエツチングした場合におけるＮ、ガス圧とテ
ーパー角（θ）との関係を示したものである。同図から
分るように、Ｎ、を零から徐々に増ｉすと逆テーパー形
状（第１図（Ｃ）参照）から垂直瘉状（第１図（ｂ）参
照）、さらには順テーパー形状へと変わっている。すな
わち、Ｎ、が１．８Ｘ１０−’Ｔｏｒｒ以上添加される
とエツチング断面形状における基部の幅がマスク１の幅
より大きくなること、つまり垂直形状から順テーパー形
状になることを示している。この場合、Ｎ２を添加して
いるので第１図＜ａ）のようなアンダーカットはほとん
どみられない。ただし、テーノ（−角θの測定は走査型
電子顕微鏡による断面観察によるもので、±１０％程度
のバラツキがあり、このグラフではその平均値を示して
いる。
第５図（ａ）、（ｂ）は上述したような順テーノく一形
状を示したものである。同図（ａ）はマスク１を用いて
基板２を順テーパー形状にエツチングし次時の断面形状
であり、同図（ｂ）はＭＯＳ　Ｎ８　Ｉ製作等において
ゲートとなる多結晶シリコン薄膜２をエツチングした時
の断面形状である。同図（ｂ）の場合、必らず１０％や
２０％のオーバーエッチを行なうのが常であり、この時
の寸法線シや逆テーノ々−が起らないようにするために
も順テーノ（−形状は望ましい形状である。
ところで、第６図に示すようにＮ、をふやすとシリコン
基板２の実効エッチ速度が減少することは避けられない
。なお、この場合第２図において３インチウエノ・６枚
をロードして、公転板１０を毎分４回転（４ｒｐｍ）さ
せたときの平均エツチング速度を実効エッチ速度とし嵌
示したものである。
ここで、実用的にはテーパー角θは８５度前後が適当で
、９０度を超えては逆テーパーとなるため微細加工には
望ましくなく、また、８０度未満では基部寸法の太りが
顕著になり、かつまた第６図から分るようにエツチング
速度が遅くなって実用的でない。従って、Ｎ、ガス分圧
としては約１．７Ｘ１０””Ｔｏｒｒから約４．３　Ｘ
　１０−’　Ｔｏｒｒの関が微細加工に最も有効なこと
が分る。この値は８Ｆ６分圧の３　Ｘ　１０−’　Ｔｏ
ｒｒに対しては、６〜　　　・１４％となり、Ｎ＊　／
　（８Ｆａ　＋Ｎｔ　）割合にすると５〜１３％となる
。
つまり、エツチング断面形状を垂直形状から順テーパー
形状の範囲に制御するためにはＮ１ガ、スが５〜１３％
含んだＳＦ、ガスをエツチングガスとして用いれば良い
ことになる。
また、ＳＦ６にアンモニア（ＮＨ，）を加えてもＮｔ　
ガスの場合と同様の効果が得られることが確認され、テ
ーパー角θが９０度から８０度が得られる範囲はＮＨ８
／（ＳＦａ＋ＮＨｓ）割合で約１０％から２７％の間で
あった。
ところで、分光スペクトルや滴定法（二宮他、第４２回
応物学会、７Ｐ−Ｈ−１３，Ｐ３７８（１９８１秋）に
よる測定では、フッ素ラジカル量はＮｔ添加でほとんど
変らない。従って、エツチング速度の減少はフッ素ラジ
カル量を減少させたためではなく、例えば、窒素ラジカ
ルがシリコン基板２と反応してエツチングを防げるとか
、シリコン表面でフッ素ラジカルが横方向に動くの金妨
げることなどが考えられる。エツチングはイオンが生体
ではあるがラジカルも寄与していると思われ、エツチン
グマスターの外側が残ることから１．１゜ 後者の方が有力とも思われる。
そして、Ｎ、ガスはプラズマ中でＮイオンやＮラジカル
となる。このことは上述したＮＨ，の場合も同様である
が、イオン化率等で厳密ではないＮラジカルができて順
テーパーに寄与すると考えることができ、Ｎ１で５〜１
３％、ＮＨ，で１θ〜２７％がｔｌぼ対応することにな
シ、単純明解となる。すなわち、ＮＨ，ガスの場合はＮ
、ガス添加に換算した時に５〜１３％となるように８Ｆ
。
ガスにＮＨ，ガスを添加すればよい。
第７図は上述したＮ！ガスの代シに三フッ化窒素（ＮＦ
Ｓ）を添加した場合のテーパー角θの変化金示したもの
である。やはり、ＮＦ、を増すと逆テーパーから順テー
パーに変るが、Ｈ２を添加しているにもかかわらずやや
小さなアンダーカットが生ずることが多い。これは、Ｎ
Ｆ、からＮイオンやＮラジカルだけでなく、ＳＦ６から
と同様にＦイオンやＦラジカルができるためと考えられ
る。ＮＦ３が増加すると、やはり第８図に示すよ′□゛
、 うに実効エツチング速−が遅くなる。分光測定によると
８Ｐｍ　ガスよりＮＦＭガスの方が約２倍のフッ素ラジ
カルができることが分っている。従って、第７図でテー
パー角θが９０度から８０度を得るにはＮＦｍ　／（Ｓ
Ｆｓ　＋ＮＦｓ　）割合では１３％から４２％であるが
、ＮＦｍ　／　（８Ｆ、＋３ＮＦ、）で換算計算しなお
すと、ＮＦ、の割合は１１％から２５％となり、ＮＨ，
の場合の１０％から２７％とほぼ一致し、半分にすると
、Ｎｔの場合の５から１３％にもほぼ一致する。
つまり、ＮＦ、ガスの場合はＮ、ガス添加に換算した時
に５〜１３％となるようにＮＦ、ガスをＳＦ６ガスに添
加すればよい。
なお、上述した実験は多結晶シリコン基板での実例であ
るが、単結晶シリコンの場合もほとんど同様の結果を得
ている。
また、上述した実験例ではフッ素ラジカルを減少させる
ためＨ，ガスを添加しているが、これを添加しないと大
きなアンダーカットが起りやすい。
したがって、ある程度Ｈ３をＨ８等と共に添加すること
が望ましい。ただし、ＮＨ，の場合はそれ自身Ｈを含ん
でいるので必らずしもその必要はない。
さらに、上述の実施例では主エツチングガスは８Ｆ・で
あつ九が、ＳｉＦ、やＦ、ガスなど、特に炭素を含まな
いフッ素系ガス主体でもほぼ同様の効果を得ている。
以上によｊ０８Ｆ・ガスにＮ、換算で５〜１３％の窒素
を含んだガスの入ったボンベを用意しておくと、これと
Ｈ，ガスとの混合で垂直エツチング等の微細加工ができ
ることになる。また、原理的には上記においてＨ８まで
混合したガスボンベを用意するとさらに便利である。
以上述べた如く、窒素（Ｎ、］ガス換算で５〜１３％の
窒素を含んだガスを添加することによシ、ｆ−パー角＃
が９０〜８０度のシリコンエツチングができ、しかも、
エッチされた基部の幅がマスクの暢よシ広くなる。
このように、エッチされた基部の幅が、マスクの幅より
やや大きい値が得られることは、オーバーエッチしてほ
ぼマスク幅と同じ値が得られることになり、半導体の微
細加工、特にサブミクロン加工には最適なエツチングが
できることになる。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ１は各エツチング形状を示す断面図
、第２図は本発明の実施のために用いたマイクロ波プラ
ズマエツチング装置の基本構成図、第３図はテーパー角
定義のための断面図、第４図はＮ、ガス分圧に対するテ
ーパー角の関係を示す図、第５図（ａ）、　（ｂ）は本
発明の方法によって形成したエツチング断面図、第６図
はＮ、カス分圧とエッチ速度との関係を示す図、第７図
はＮＰ、ガス分圧に対するテーパー角の関係を示す図、
第８図はＮＦ。 ガス分圧とエッチ速度との関係を示す図である。 １・・・エツチングマスク、２・・・被エソチンク物質
（基板〕、２′・・・基板、３・・・マイクロ波発生器
、４・・・導波管、５・・・放電空間、６・・・放電容
器、７・・・磁場発生コイル、８・・・永久磁石、９・
・・メインリークパルプ、１０・・・公転板、１１・・
・試料台、１２・・・試料、１３・・・試料室、１４・
・・排気系、１５・・・導入口、１６〜１８・・・ガス
ボンベ、１９〜２１・・・リーχ　１　図 ４３　図 第　４　図 １’／ｚ力゛ス今、圧、　　（ｘ　ｔｏ−５ｒｏｒｒ　
）第　５　　図 第　６　　図 ｒｔｔ＞　　　　　　　　　Ｎｚカ゛ス今圧　ＣＸｔｏ
−５−ｒａｐｐ）第　７　図 第　δ　図

Claims (1)

  1. 【特許請求の範囲】 １、エツチングガスを導入してプラズマを形成し、上記
    プラズマ中の活性粒子を試料に入射させて上記試料の表
    面をエツチングするプラズマエツチング方法において、
    上記エツチングガスとして窒素ガスに換算して５〜１３
    ％の窒素を含んだガスが添加されたフッ素系ガスを使用
    することを％徴とするプラズマエツチング方法。 ２、上記エツチングガスがさらに水素を含んだガスを含
    んでなることを特徴とする第１項のプラズマエツチング
    方法。 ３、上記プラズマが上記エツチングカスにマイクロ波電
    界と磁界とを同時に作用させることによって形成される
    ことを特徴とする第１項のプラズマエツチング方法。 ４、上記窒素含有ガスが窒素ガス、アンモニアガス、三
    フッ化窒素ガスからなる群から選ばれた少なくとも１つ
    のガスからなることを特徴とする第１項のプラズマエツ
    チング方法。 ５、上記試料がシリコンからなる半導体基板であること
    を％黴とする第１項のプラズマエツチング方法。 ６、上記フッ素糸ガスがＳＦ、ガスからなることを％徴
    とする第１項のプラズマエツチング方法。
JP8662982A 1982-05-24 1982-05-24 プラズマエツチング方法 Pending JPS58204537A (ja)

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JP8662982A JPS58204537A (ja) 1982-05-24 1982-05-24 プラズマエツチング方法
DE19833318566 DE3318566A1 (de) 1982-05-24 1983-05-20 Plasma-aetzverfahren

Applications Claiming Priority (1)

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JP8662982A JPS58204537A (ja) 1982-05-24 1982-05-24 プラズマエツチング方法

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256728A (ja) * 1985-05-06 1986-11-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション シリコン・エツチング方法
JPS63275119A (ja) * 1987-05-07 1988-11-11 Nec Corp 半導体装置及びその製造方法
US5354421A (en) * 1991-01-22 1994-10-11 Sony Corporation Dry etching method
US5368686A (en) * 1991-06-18 1994-11-29 Sony Corporation Dry etching method for W polycide using sulfur deposition

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074626A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd ウエハー処理方法及び装置
DE3713045A1 (de) * 1987-04-16 1988-10-27 Siemens Ag Verfahren zur herstellung einer laserdiode mit vergrabener aktiver schicht und seitlicher strombegrenzung und laserdiode mit vergrabener aktiver schicht und seitlicher strombegrenzung
DE3714523A1 (de) * 1987-04-30 1988-11-10 Siemens Ag Laserdiode mit vergrabener aktiver schicht und seitlicher strombegrenzung und verfahren zu deren herstellung
EP0338207A1 (de) * 1988-03-24 1989-10-25 Siemens Aktiengesellschaft Verfahren zum Erzeugen von Gräben in Siliziumsubstraten durch reaktives Ionenätzen bei der Herstellung höchstintegrierter Halbleiterschaltungen
US5935877A (en) * 1995-09-01 1999-08-10 Applied Materials, Inc. Etch process for forming contacts over titanium silicide
US6451217B1 (en) 1998-06-09 2002-09-17 Speedfam-Ipec Co., Ltd. Wafer etching method
EP1014434B1 (de) * 1998-12-24 2008-03-26 ATMEL Germany GmbH Verfahren zum anisotropen plasmachemischen Trockenätzen von Siliziumnitrid-Schichten mittels eines Fluor-enthaltenden Gasgemisches
EP1054443A3 (en) * 1999-05-12 2001-08-29 Speedfam Co.,Ltd. Wafer etching method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330384A (en) * 1978-10-27 1982-05-18 Hitachi, Ltd. Process for plasma etching
US4314875A (en) * 1980-05-13 1982-02-09 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
US4333793A (en) * 1980-10-20 1982-06-08 Bell Telephone Laboratories, Incorporated High-selectivity plasma-assisted etching of resist-masked layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256728A (ja) * 1985-05-06 1986-11-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション シリコン・エツチング方法
JPS63275119A (ja) * 1987-05-07 1988-11-11 Nec Corp 半導体装置及びその製造方法
US5354421A (en) * 1991-01-22 1994-10-11 Sony Corporation Dry etching method
US5368686A (en) * 1991-06-18 1994-11-29 Sony Corporation Dry etching method for W polycide using sulfur deposition

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