JPS63163A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63163A JPS63163A JP14395086A JP14395086A JPS63163A JP S63163 A JPS63163 A JP S63163A JP 14395086 A JP14395086 A JP 14395086A JP 14395086 A JP14395086 A JP 14395086A JP S63163 A JPS63163 A JP S63163A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ポリサイド構造のゲート電極を有するＭＯＳ
ＬＳ［等の半導体装置の製造方法に関する。
ＬＳ［等の半導体装置の製造方法に関する。
本発明は、ポリサイド構造のゲート電極を有するＭＯＳ
ＬＳＩ等の半導体装置の製造方法であって、半導体基
体上に形成されたゲート絶縁膜上に非晶質シリコン層を
形成する工程と、次にこの非晶質シリコン層上に金属層
又は金属シリコン化合物層を形成する工程と、次にこの
非晶質シリコン層を熱処理して多結晶シリコン層を形成
する工程とを設け、ポリサイド構造のゲート電極を形成
するようにしたことにより、非晶質シリコン層及び多結
晶シリコン層上に自然酸化膜を生じさせず、自然酸化膜
を除去する工程を設けることなく、簡単な工程で低抵抗
のポリサイド構造のゲート電極を有する半導体装置を製
造できるようにしたものである。
ＬＳＩ等の半導体装置の製造方法であって、半導体基
体上に形成されたゲート絶縁膜上に非晶質シリコン層を
形成する工程と、次にこの非晶質シリコン層上に金属層
又は金属シリコン化合物層を形成する工程と、次にこの
非晶質シリコン層を熱処理して多結晶シリコン層を形成
する工程とを設け、ポリサイド構造のゲート電極を形成
するようにしたことにより、非晶質シリコン層及び多結
晶シリコン層上に自然酸化膜を生じさせず、自然酸化膜
を除去する工程を設けることなく、簡単な工程で低抵抗
のポリサイド構造のゲート電極を有する半導体装置を製
造できるようにしたものである。
近時、半導体集積回路装置の分野においては、従来の多
結晶シリコ°ン構造のゲート電極に代わるゲート電極と
してポリサイド構造のゲート電極、即ち多結晶シリコン
層上にタングステンＷやモリブテンＭＯ、チタンＴｉｘ
タンタルＴａ等の高融点金属層、或いはタングステンシ
リサイドＷＳｉ、モリブテンシリサイドＭｏＳｉ、チタ
ンシリサイドＴｌ５１％タンタルシリサイドＴａＳｉ等
の高融点金属シリサイド層を積み重ねた構造のゲート電
極の開発が行われている。斯るポリサイド構造のゲート
電極は、特性面、信頼面で最も重要なＭＯＳ界面には従
来通り多結晶シリコン層を形成するが、表面層には高融
点金属層又は高融点金属シリサイド層を形成し、これに
よってゲート電極の低抵抗化を図ろうとするものである
。
結晶シリコ°ン構造のゲート電極に代わるゲート電極と
してポリサイド構造のゲート電極、即ち多結晶シリコン
層上にタングステンＷやモリブテンＭＯ、チタンＴｉｘ
タンタルＴａ等の高融点金属層、或いはタングステンシ
リサイドＷＳｉ、モリブテンシリサイドＭｏＳｉ、チタ
ンシリサイドＴｌ５１％タンタルシリサイドＴａＳｉ等
の高融点金属シリサイド層を積み重ねた構造のゲート電
極の開発が行われている。斯るポリサイド構造のゲート
電極は、特性面、信頼面で最も重要なＭＯＳ界面には従
来通り多結晶シリコン層を形成するが、表面層には高融
点金属層又は高融点金属シリサイド層を形成し、これに
よってゲート電極の低抵抗化を図ろうとするものである
。
ここに従来、ポリサイド構造のゲート電極を有する半導
体装置、例えばＮチャンネル絶縁ゲート型電界効果トラ
ンジスタ（以下、Ｎ−？１０ＳＦＥＴという）の製造方
法として第２図に示すようなものが提案されている。
体装置、例えばＮチャンネル絶縁ゲート型電界効果トラ
ンジスタ（以下、Ｎ−？１０ＳＦＥＴという）の製造方
法として第２図に示すようなものが提案されている。
斯る第２図例に依れば、先ず第２図Ａに示すように素子
分離領域をなすフィールド酸化Ｍｌ （１） ＋１）及
び５ｉ０２によるゲート絶縁膜（２）を形成したｐ型シ
リコン基板（３）を用窓した後、第２図Ｂに示すように
、このｐ型シリコン基板（３）のゲート絶縁膜（２）上
に減圧化学的気相成長法（減圧ＣＶＤ法）により６００
’Ｃ下で多結晶シリコン層（４）を形成するようにする
。
分離領域をなすフィールド酸化Ｍｌ （１） ＋１）及
び５ｉ０２によるゲート絶縁膜（２）を形成したｐ型シ
リコン基板（３）を用窓した後、第２図Ｂに示すように
、このｐ型シリコン基板（３）のゲート絶縁膜（２）上
に減圧化学的気相成長法（減圧ＣＶＤ法）により６００
’Ｃ下で多結晶シリコン層（４）を形成するようにする
。
次にこのシリコン基板（３）を拡散炉（図示せず）に移
し、第２図Ｃに示すようにキャリヤとして０２、拡散源
としてＰＯＣＱ３を用いて９５０ ’Ｃ下で多結晶シリ
コン層（４）にリンＰを拡散させ、その後、多結晶シリ
コン層面（４Ａ）に残っているＰＯＣＱ３ 、Ｐ２Ｏ５
を希フッ酸により除去するようにする。
し、第２図Ｃに示すようにキャリヤとして０２、拡散源
としてＰＯＣＱ３を用いて９５０ ’Ｃ下で多結晶シリ
コン層（４）にリンＰを拡散させ、その後、多結晶シリ
コン層面（４Ａ）に残っているＰＯＣＱ３ 、Ｐ２Ｏ５
を希フッ酸により除去するようにする。
次にこのシリコン基板（３）を減圧ＣＶＤ装置（図示せ
ず）に移し、第２図りに示すように、ヘリウムＨｅをキ
ャリヤとし、六フッ化タングステンＷＦｓ＋モノシラン
５ｉＨｑ系ガスを使用し、４００°Ｃ下で多結晶シリコ
ン層（４）上にタングステンシリサイド層（５）を形成
する様にする。
ず）に移し、第２図りに示すように、ヘリウムＨｅをキ
ャリヤとし、六フッ化タングステンＷＦｓ＋モノシラン
５ｉＨｑ系ガスを使用し、４００°Ｃ下で多結晶シリコ
ン層（４）上にタングステンシリサイド層（５）を形成
する様にする。
次に第２図Ｅに示すように、ゲート絶縁膜（２）、多結
晶シリコンＮ（４）及びタングステンシリサイド層（５
）を選択除去し、ゲート電極（６）を形成し、その後、
このゲート電極（６）をマスクとして自己整合的にシリ
コン基板（３）にｎ型不純物、例えばリンＰを注入又は
拡散してソース領域（７）及びドレイン領域（８）を形
成するようにする。
晶シリコンＮ（４）及びタングステンシリサイド層（５
）を選択除去し、ゲート電極（６）を形成し、その後、
このゲート電極（６）をマスクとして自己整合的にシリ
コン基板（３）にｎ型不純物、例えばリンＰを注入又は
拡散してソース領域（７）及びドレイン領域（８）を形
成するようにする。
次に第２図Ｆに示すように全体にＳｉＯ２による絶縁膜
（９）を形成した後、ソース領域（７］及びドレイン領
域（８）上に開口（７Ａ）及び（８Ａ）を設け、この開
口（７Ａ）及び（８八）を通してアルミニウム／ｌによ
りなるソース電極（１０）及びドレイン電極（１１）を
形成することによってＮ −ＭＯＳ ＦＥＴ （１２）
を得ることができる。
（９）を形成した後、ソース領域（７］及びドレイン領
域（８）上に開口（７Ａ）及び（８Ａ）を設け、この開
口（７Ａ）及び（８八）を通してアルミニウム／ｌによ
りなるソース電極（１０）及びドレイン電極（１１）を
形成することによってＮ −ＭＯＳ ＦＥＴ （１２）
を得ることができる。
しかしながら、斯る従来のポリサイド構造のゲート電極
（６）を有するＮ ＭＯＳ ＦＥＴ （１２）の製造
方法においては、拡散炉において多結晶シリコン層（４
）にリンＰを拡散させ、多結晶シリコン層（４）を低抵
抗化させた後、シリコン基板（３）を減圧ＣＶＤ装置に
移し、この減圧ＣＶＤ装置において多結晶シリコン層（
４）上にタングステンシリサイド層を形成するようにさ
れているので、シリコン基板（３）を拡散炉から減圧Ｃ
ＶＤ装置に移す場合に、多結晶シリコン層面（４Ａ）が
外気と接触し、多結晶シリコン層面（４Ａ）に自然酸化
膜が生じてしまい、ゲート電極（６）が高抵抗化してし
まう場合があるという不都合があった。
（６）を有するＮ ＭＯＳ ＦＥＴ （１２）の製造
方法においては、拡散炉において多結晶シリコン層（４
）にリンＰを拡散させ、多結晶シリコン層（４）を低抵
抗化させた後、シリコン基板（３）を減圧ＣＶＤ装置に
移し、この減圧ＣＶＤ装置において多結晶シリコン層（
４）上にタングステンシリサイド層を形成するようにさ
れているので、シリコン基板（３）を拡散炉から減圧Ｃ
ＶＤ装置に移す場合に、多結晶シリコン層面（４Ａ）が
外気と接触し、多結晶シリコン層面（４Ａ）に自然酸化
膜が生じてしまい、ゲート電極（６）が高抵抗化してし
まう場合があるという不都合があった。
そこで、この場合、タングステンシリサイド層（５）を
形成する前に多結晶シリコン層面（４Ａ）上の自然酸化
膜を除去するようにすれば良いが、このようにする場合
には、工程が増加し、作業効率を低下させるという不都
合があった。
形成する前に多結晶シリコン層面（４Ａ）上の自然酸化
膜を除去するようにすれば良いが、このようにする場合
には、工程が増加し、作業効率を低下させるという不都
合があった。
本発明は、斯る点に鑑み、簡単な工程で低抵抗のポリサ
イド構造のゲート電極を有する半導体装置の製造方法を
提供することを目的とする。
イド構造のゲート電極を有する半導体装置の製造方法を
提供することを目的とする。
本発明半導体装置の製造方法は、第１図に示すように、
半導体基体（３）上に形成されたゲート絶縁ｉ’Ｊ、
（２）上に非晶質シリコン層（１３）を形成する工程と
、次にこの非晶質シリコン層（１３）上に金属層又は金
属シリコン化合物層（５）を形成する工程と、次にこの
非晶質シリコン層（１３）を熱処理して多結晶シリコン
Ｎ （１４）を形成する工程とを設け、ポリサイド構造
のゲート電極（１５）を有する半導体装置を得るように
したものである。
半導体基体（３）上に形成されたゲート絶縁ｉ’Ｊ、
（２）上に非晶質シリコン層（１３）を形成する工程と
、次にこの非晶質シリコン層（１３）上に金属層又は金
属シリコン化合物層（５）を形成する工程と、次にこの
非晶質シリコン層（１３）を熱処理して多結晶シリコン
Ｎ （１４）を形成する工程とを設け、ポリサイド構造
のゲート電極（１５）を有する半導体装置を得るように
したものである。
斯る本発明に依れば、非晶質シリコン層（１３）上に金
属層又は金属シリコン化合物層（５）を形成するように
されているが、この場合、非晶質シリコンｌ１ｉ（１３
）の形成と金属層又は金属シリコン化合物層（５）の形
成とは路間−温度下で行うことができるので、非晶質シ
リコン層（１３）の形成と金属層又は金属シリコン化合
物層（５）の形成とを同一装置内で行うことができる。
属層又は金属シリコン化合物層（５）を形成するように
されているが、この場合、非晶質シリコンｌ１ｉ（１３
）の形成と金属層又は金属シリコン化合物層（５）の形
成とは路間−温度下で行うことができるので、非晶質シ
リコン層（１３）の形成と金属層又は金属シリコン化合
物層（５）の形成とを同一装置内で行うことができる。
従って、本発明に依れば、非晶質シリコンｉｉ （１３
）を形成した後、この非晶質シリコン層（１３）上に金
属層又は金属シリコン化合物層（５）を形成する前に、
非晶質シリコン層面（１３Ａ）が外気と接触することが
ないようにすることができ、また非晶質シリコン層（１
３）の形成後、連続して、金属層又は金属シリコン化合
物層（５）の形成工程に移るようにすることができるの
で、非晶質シリコン層面（１３Ａ）に自然酸化膜が生ず
ることがなく、自然酸化膜を除去する工程を設ける必要
がない。
）を形成した後、この非晶質シリコン層（１３）上に金
属層又は金属シリコン化合物層（５）を形成する前に、
非晶質シリコン層面（１３Ａ）が外気と接触することが
ないようにすることができ、また非晶質シリコン層（１
３）の形成後、連続して、金属層又は金属シリコン化合
物層（５）の形成工程に移るようにすることができるの
で、非晶質シリコン層面（１３Ａ）に自然酸化膜が生ず
ることがなく、自然酸化膜を除去する工程を設ける必要
がない。
また本発明に依れば、非晶質シリコンＩｉｉ （１３）
上に金属層又は金属シリコン化合物層（５）を形成した
後、この非晶質シリコン層（１３）を熱処理して多結晶
シリコン層（１４）を形成するようにされているので、
この多結晶シリコン層（１４）の金属層又は金属シリコ
ン化合物Ｎ（５）との接触面に自然酸化膜が生ずること
もなく、低抵抗のゲート電極（１５）を得ることができ
る。
上に金属層又は金属シリコン化合物層（５）を形成した
後、この非晶質シリコン層（１３）を熱処理して多結晶
シリコン層（１４）を形成するようにされているので、
この多結晶シリコン層（１４）の金属層又は金属シリコ
ン化合物Ｎ（５）との接触面に自然酸化膜が生ずること
もなく、低抵抗のゲート電極（１５）を得ることができ
る。
以下、第１図を参照して本発明半導体装置の製造方法の
一実施例につき、Ｎ −ＭＯＳ ＦＥＴの製造方法を例
にして説明しよう。尚、この第１図において、第２図に
対応する部分には同一符号を付し、説明する。
一実施例につき、Ｎ −ＭＯＳ ＦＥＴの製造方法を例
にして説明しよう。尚、この第１図において、第２図に
対応する部分には同一符号を付し、説明する。
本例においても、先ず第１図Ａに示すように、第２図Ａ
に示すと同様なフィールド酸化膜（１） （１）及び５
ｉ（ｈによるゲート絶縁膜（２）を形成したｐ型シリコ
ン基板（３）を用意する。
に示すと同様なフィールド酸化膜（１） （１）及び５
ｉ（ｈによるゲート絶縁膜（２）を形成したｐ型シリコ
ン基板（３）を用意する。
次に第１図Ｂに示すように、ｐ型シリコン基板（３）の
ゲート絶縁膜（２）上にプラズマｃｖｏにより４００’
Ｃ下で非晶質シリコン層（１３）を形成するようにする
。この場合、モノシランＳｉ！（４＋フオスフインＰＨ
３＋ヘリウムＨｅ系ガス又はジシラン５ｉ２Ｈｓ＋フオ
スフインＰＨ３＋ヘリウムＨｅ系ガスを使用することに
よってリンＰが拡散された非晶質シリコン層（１３）を
形成することができる。
ゲート絶縁膜（２）上にプラズマｃｖｏにより４００’
Ｃ下で非晶質シリコン層（１３）を形成するようにする
。この場合、モノシランＳｉ！（４＋フオスフインＰＨ
３＋ヘリウムＨｅ系ガス又はジシラン５ｉ２Ｈｓ＋フオ
スフインＰＨ３＋ヘリウムＨｅ系ガスを使用することに
よってリンＰが拡散された非晶質シリコン層（１３）を
形成することができる。
次に第１１１Ｃに示すように、非晶質シリコン層（１３
）を形成した装置と同一装置内において、連続して減圧
ＣＶＤ法によりヘリウムＨｅをキャリヤとして、六フッ
化タングステンＷＦｓ ＋モノシランＳｉＨ４系ガスを
使用し、４００°Ｃ下で非晶質シリコン層（１３）上に
タングステンシリサイド層を形成するようにする。
）を形成した装置と同一装置内において、連続して減圧
ＣＶＤ法によりヘリウムＨｅをキャリヤとして、六フッ
化タングステンＷＦｓ ＋モノシランＳｉＨ４系ガスを
使用し、４００°Ｃ下で非晶質シリコン層（１３）上に
タングステンシリサイド層を形成するようにする。
次に第１図りに示すように、任意の温度でアニールを行
い非晶質シリコン層（１３）の非晶質シリコンを多結晶
シリコンに転移させ、多結晶シリコン層（１４）を形成
するようにする。
い非晶質シリコン層（１３）の非晶質シリコンを多結晶
シリコンに転移させ、多結晶シリコン層（１４）を形成
するようにする。
次に第１図已に示すように、ゲート絶縁膜（２）、多結
晶シリコン層（１す及びタングステンシリサイド層（５
）を選択除去し、ゲート電極（１５）を形成し、その後
、このゲート電極（１５）をマスクとして自己整合的に
シリコン基板（３）にｎ型不純物、例えばリンＰを注入
又は拡散してソース領域（７）及びドレイン領域（８）
を形成するようにする。
晶シリコン層（１す及びタングステンシリサイド層（５
）を選択除去し、ゲート電極（１５）を形成し、その後
、このゲート電極（１５）をマスクとして自己整合的に
シリコン基板（３）にｎ型不純物、例えばリンＰを注入
又は拡散してソース領域（７）及びドレイン領域（８）
を形成するようにする。
次に第１図Ｆに示すように全体にＳｉＯ２による絶縁膜
（９）を形成した後、ソース領域（７）及びドレイン領
１１ｉｉ （８）上に開口（７Ａ）及び（８Ａ）を設け
、この開口（７Ａ）及び（８Ａ）を通してアルミニウム
Ａ！２によりなるソース電ｉ （１０）及びドレイン電
極（１１）を形成することによってＮ −ＭＯＳ ＦＥ
Ｔ （１２）を得るようにする。
（９）を形成した後、ソース領域（７）及びドレイン領
１１ｉｉ （８）上に開口（７Ａ）及び（８Ａ）を設け
、この開口（７Ａ）及び（８Ａ）を通してアルミニウム
Ａ！２によりなるソース電ｉ （１０）及びドレイン電
極（１１）を形成することによってＮ −ＭＯＳ ＦＥ
Ｔ （１２）を得るようにする。
斯る本実施例に依れば、非晶質シリコン層（１３）上に
タングステンシリサイド層（５）を形成するようにされ
ているが、この場合、非晶質シリコン層（１３）の形成
とタングステンシリサイド層（５）の形成とは路間−の
温度下、例えば４００°Ｃ下で行うことができるので、
非晶質シリコン層（１３）の形成とタングステンシリサ
イド層（５）の形成とを同一装置内で行うようにされて
いる。従って、本発明に依れば、非晶質シリコン層（１
３）を形成した後、この非晶質シリコン層（１３）上に
タングステンシリサイド層（５）を形成する前に非晶質
シリコン層面（１３Ａ）が外気と接触することがなく、
また非晶質シリコン層（１３）形成後、直ちに連続して
タングステンシリサイドＪｉｉ （５）を形成するよう
にされているので、非晶質シリコン層面（１３Ａ）に自
然酸化膜が生ずることがなく、自然酸化膜を除去する工
程を設ける必要がない。
タングステンシリサイド層（５）を形成するようにされ
ているが、この場合、非晶質シリコン層（１３）の形成
とタングステンシリサイド層（５）の形成とは路間−の
温度下、例えば４００°Ｃ下で行うことができるので、
非晶質シリコン層（１３）の形成とタングステンシリサ
イド層（５）の形成とを同一装置内で行うようにされて
いる。従って、本発明に依れば、非晶質シリコン層（１
３）を形成した後、この非晶質シリコン層（１３）上に
タングステンシリサイド層（５）を形成する前に非晶質
シリコン層面（１３Ａ）が外気と接触することがなく、
また非晶質シリコン層（１３）形成後、直ちに連続して
タングステンシリサイドＪｉｉ （５）を形成するよう
にされているので、非晶質シリコン層面（１３Ａ）に自
然酸化膜が生ずることがなく、自然酸化膜を除去する工
程を設ける必要がない。
また本実施例に依れば、非晶質シリコン層（１３）上に
タングステンシリサイド層（５）を形成した後、この非
晶質シリコン層（１３）をアニールして多結晶シリコン
層（１４）にするようにされているので、この多結晶シ
リコン層（１４）のタングステンシリサイド層（５）と
の接触面に自然酸化膜が生ずることもない。
タングステンシリサイド層（５）を形成した後、この非
晶質シリコン層（１３）をアニールして多結晶シリコン
層（１４）にするようにされているので、この多結晶シ
リコン層（１４）のタングステンシリサイド層（５）と
の接触面に自然酸化膜が生ずることもない。
従って、本実施例に依れば、簡単な工程で低抵抗のポリ
サイド構造のゲート電極（１５）を有するＮ −ＭＯＳ
ＰＥＴを得ることができるという利益がある。
サイド構造のゲート電極（１５）を有するＮ −ＭＯＳ
ＰＥＴを得ることができるという利益がある。
尚、上述実施例においては、ポリサイド構造のゲート電
極（１５）を形成する場合につきタングステンシリサイ
ドＷＳｉを使用した場合について述べたが、この代わり
に、モリブテンシリサイドＭｏＳｉ。
極（１５）を形成する場合につきタングステンシリサイ
ドＷＳｉを使用した場合について述べたが、この代わり
に、モリブテンシリサイドＭｏＳｉ。
チタンシリサイドＴｉＳｉ、タンタルシリサイドＴａＳ
ｉ等の高融点金属シリサイド、或いはタングステンＷ１
モリブテンＭｏ ｓチタンＴｉｓタンタルＴａ等の高融
点金属を使用することができ、この場合にも上述同様の
作用効果を得ることができることは勿論である。
ｉ等の高融点金属シリサイド、或いはタングステンＷ１
モリブテンＭｏ ｓチタンＴｉｓタンタルＴａ等の高融
点金属を使用することができ、この場合にも上述同様の
作用効果を得ることができることは勿論である。
また上述実施例においては、本発明をＮ −ＭＯＳ Ｆ
ＥＴの製造方法に適用した場合につき述べたが、この代
わりに、Ｐ −ＭＯＳ ＦＥＴ等種々の半導体装置の製
造方法に適用でき、この場合にも、上述同様の作用効果
を得ることができることは勿論である。
ＥＴの製造方法に適用した場合につき述べたが、この代
わりに、Ｐ −ＭＯＳ ＦＥＴ等種々の半導体装置の製
造方法に適用でき、この場合にも、上述同様の作用効果
を得ることができることは勿論である。
更に本発明は、上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。
脱することなく、その他種々の構成が取り得ることは勿
論である。
本発明に依れば、非晶質シリコン層及び多結晶シリコン
層上に自然酸化膜が生じないようにし、自然酸化膜を除
去するための工程を設ける必要がないようにされている
ので、簡単な工程で低抵抗のポリサイド構造のゲート電
極を有する半導体装置を製造することができるという利
益がある。
層上に自然酸化膜が生じないようにし、自然酸化膜を除
去するための工程を設ける必要がないようにされている
ので、簡単な工程で低抵抗のポリサイド構造のゲート電
極を有する半導体装置を製造することができるという利
益がある。
第１図は、本発明半導体装置の製造方法の一実施例であ
るポリサイド構造のゲート電極を有するＮ−ＭＯＳＦＥ
Ｔの製造方法を示す工程図、第２図はポリサイド構造の
ゲート電極を有するＮ −ＭＯＳ ＦＥＴの従来の製造
方法を示す工程図である。 （２）はゲート絶縁膜、（３）はｐ型シリコン基板、（
５）はタングステンシリサイド層、（７）はソース領域
、（８）はドレイン領域、（１０）はソース電極、（１
１）はドレイン電極、 （１２）はＮ−門Ｏ３ＦＥＴ、
（１４）は多結晶シリコン層、（１５）はゲート電極
である。 第１図Ａ 第１図Ｂ 第１図Ｃ 第１図り 第１図Ｅ 第１図ｒ 第２図Ａ 第２図Ｂ 第２図Ｃ
るポリサイド構造のゲート電極を有するＮ−ＭＯＳＦＥ
Ｔの製造方法を示す工程図、第２図はポリサイド構造の
ゲート電極を有するＮ −ＭＯＳ ＦＥＴの従来の製造
方法を示す工程図である。 （２）はゲート絶縁膜、（３）はｐ型シリコン基板、（
５）はタングステンシリサイド層、（７）はソース領域
、（８）はドレイン領域、（１０）はソース電極、（１
１）はドレイン電極、 （１２）はＮ−門Ｏ３ＦＥＴ、
（１４）は多結晶シリコン層、（１５）はゲート電極
である。 第１図Ａ 第１図Ｂ 第１図Ｃ 第１図り 第１図Ｅ 第１図ｒ 第２図Ａ 第２図Ｂ 第２図Ｃ
Claims (1)
- 半導体基体上に形成されたゲート絶縁膜上に非晶質シリ
コン層を形成する工程と、次に上記非晶質シリコン層上
に金属層又は金属シリコン化合物層を形成する工程と、
次に上記非晶質シリコン層を熱処理して多結晶シリコン
層を形成する工程とを設け、上記多結晶シリコン層に上
記金属層又は上記金属シリコン化合物層を積み重ねた構
造のゲート電極を形成するようにしたことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14395086A JPS63163A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14395086A JPS63163A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163A true JPS63163A (ja) | 1988-01-05 |
Family
ID=15350819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14395086A Pending JPS63163A (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5368686A (en) * | 1991-06-18 | 1994-11-29 | Sony Corporation | Dry etching method for W polycide using sulfur deposition |
| DE102004001856B4 (de) | 2003-01-14 | 2019-05-23 | J. Morita Mfg. Corp. | Bilderstellungsgerät für Diagnosezwecke |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154228A (ja) * | 1982-03-09 | 1983-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-06-19 JP JP14395086A patent/JPS63163A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154228A (ja) * | 1982-03-09 | 1983-09-13 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5368686A (en) * | 1991-06-18 | 1994-11-29 | Sony Corporation | Dry etching method for W polycide using sulfur deposition |
| DE102004001856B4 (de) | 2003-01-14 | 2019-05-23 | J. Morita Mfg. Corp. | Bilderstellungsgerät für Diagnosezwecke |
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