JPS63313855A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63313855A JPS63313855A JP62150553A JP15055387A JPS63313855A JP S63313855 A JPS63313855 A JP S63313855A JP 62150553 A JP62150553 A JP 62150553A JP 15055387 A JP15055387 A JP 15055387A JP S63313855 A JPS63313855 A JP S63313855A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造に関する。
従来の半導体装置、特にＳＲＡＭなどの半導体記憶装置
は、そのメモリセルの面積制限により、第３図のような
構造が用いられていた。
は、そのメモリセルの面積制限により、第３図のような
構造が用いられていた。
ＰＷＳｉ基板上３０１上に形成された第１のトランジス
ターは素子分離用酸化膜３０２により隣接する第２のト
ランジスタと分離される。第１のトランジスタにおいて
３０３はゲート酸化膜、３０４はゲート電極配線材料、
３ｏ５は低濃度Ｎ型不純物拡散層、３０６は絶縁膜サイ
ドウオール、３０７は高濃度Ｎ型不純物拡散層（ソース
・ドレイン）、３０８は高融点金属ケイ化物である。
ターは素子分離用酸化膜３０２により隣接する第２のト
ランジスタと分離される。第１のトランジスタにおいて
３０３はゲート酸化膜、３０４はゲート電極配線材料、
３ｏ５は低濃度Ｎ型不純物拡散層、３０６は絶縁膜サイ
ドウオール、３０７は高濃度Ｎ型不純物拡散層（ソース
・ドレイン）、３０８は高融点金属ケイ化物である。
隣接する第２のトランジスタのゲート電極配線材料３０
４′はＮ型不純物拡散層３１１を介して第１のトランジ
スタのソース・ドレイン３０７に接続している。
４′はＮ型不純物拡散層３１１を介して第１のトランジ
スタのソース・ドレイン３０７に接続している。
しかし前述の従来技術においては、第２のゲート電極配
線材料は不純物拡散層を介して第１のトランジスタのソ
ース・ドレインに接続されておりその場合、第２のゲー
ト電極配線材料と不純物拡散層の接触抵抗が大きく、こ
のことがトランジスタの電流駆動能力を劣化させるとい
う問題があった。
線材料は不純物拡散層を介して第１のトランジスタのソ
ース・ドレインに接続されておりその場合、第２のゲー
ト電極配線材料と不純物拡散層の接触抵抗が大きく、こ
のことがトランジスタの電流駆動能力を劣化させるとい
う問題があった。
本発明はそのような問題を解決するもので、その目的は
隣接する第２のトランジスタのゲート電極配線材料と第
１のトランジスタのソース・ドレインの接続に関与する
抵抗を極力小さくシ、すぐれた電流駆動能力をもつ半導
体装置の構造を提供することにある。
隣接する第２のトランジスタのゲート電極配線材料と第
１のトランジスタのソース・ドレインの接続に関与する
抵抗を極力小さくシ、すぐれた電流駆動能力をもつ半導
体装置の構造を提供することにある。
本発明の半導体装置は、第一導電型半導体基板上で互い
に平面的あ離間して配置された第２導電型不純物拡散層
七半導体配線材料の一部が、前記第２導電型不純物拡散
層上と前記半導体配線材料上に選択的に形成された高融
点全屈９半４体化合物により接続されていることを特徴
とする。
に平面的あ離間して配置された第２導電型不純物拡散層
七半導体配線材料の一部が、前記第２導電型不純物拡散
層上と前記半導体配線材料上に選択的に形成された高融
点全屈９半４体化合物により接続されていることを特徴
とする。
以下図面により詳細に本発明の詳細な説明する。第１図
は本発明の半導体装置の構造を表わす断面図である。
は本発明の半導体装置の構造を表わす断面図である。
Ｐ型Ｓｉ基板上１０１に形成された第１のトランジスタ
は素子分離用酸化膜１０２により隣接する第２のトラン
ジスタと分離される。第１のトランジスタにおいて１０
３はゲート酸化膜、１０４はゲート電極配線材料、１０
５は低濃度Ｎ型不純物拡散層、１０６は酸化膜、窒化膜
等の絶縁膜サイドウオール、１０７は高濃度Ｎ型不純物
拡散層（ソースφドレイン）であり、１０４’ は隣接
する第２のトランジスタのゲート電極配線材料である。
は素子分離用酸化膜１０２により隣接する第２のトラン
ジスタと分離される。第１のトランジスタにおいて１０
３はゲート酸化膜、１０４はゲート電極配線材料、１０
５は低濃度Ｎ型不純物拡散層、１０６は酸化膜、窒化膜
等の絶縁膜サイドウオール、１０７は高濃度Ｎ型不純物
拡散層（ソースφドレイン）であり、１０４’ は隣接
する第２のトランジスタのゲート電極配線材料である。
尚、本発明においてはゲート電極配線材料はＮ型不純物
が注入された多結晶シリコンを用いている。
が注入された多結晶シリコンを用いている。
同図において、前記第２のトランジスタのゲート電極配
線材料１０４′と第１のトランジスタのソース・ドレイ
ン１０７は、それぞれ上部に選択的に形成された高融点
金属ケイ化物（Ｗ Ｓ １１１ＴｉＳｉ＊、ＣｏＳｉ＊
等）１０８により接続されている。
線材料１０４′と第１のトランジスタのソース・ドレイ
ン１０７は、それぞれ上部に選択的に形成された高融点
金属ケイ化物（Ｗ Ｓ １１１ＴｉＳｉ＊、ＣｏＳｉ＊
等）１０８により接続されている。
次に、本発明の半導体装置の製造方法の一例を第２図（
ａｌ〜（「）により詳細に説明する。
ａｌ〜（「）により詳細に説明する。
工程（亘）・・・第２図（ａｌ
Ｐ型Ｓｔ 基板２０１上に周知の技術により素子分
離用酸化膜２０２、ゲート酸化膜２０３、ゲート電極配
線材料２０４，２０４’ 、低濃度Ｎ型不純物拡散層１
０５、酸化膜、窒化膜等の絶縁膜サイドウオール２０６
，２０８’ を形成する。
離用酸化膜２０２、ゲート酸化膜２０３、ゲート電極配
線材料２０４，２０４’ 、低濃度Ｎ型不純物拡散層１
０５、酸化膜、窒化膜等の絶縁膜サイドウオール２０６
，２０８’ を形成する。
工程（２）・・・第２図（ｂｌ
レジストパターン２０９を用い、前記第２のトランジス
タのゲート電極配線材料２０４′の側壁にある絶縁膜サ
イドウオール２０Ｂ’、を、フッ酸（酸化膜サイドウオ
ールの場合）あるいは熱リン酸（窒化膜サイドウオール
の場合）を用いて除去する。
タのゲート電極配線材料２０４′の側壁にある絶縁膜サ
イドウオール２０Ｂ’、を、フッ酸（酸化膜サイドウオ
ールの場合）あるいは熱リン酸（窒化膜サイドウオール
の場合）を用いて除去する。
工程（３）・・・第２図（Ｃ１
前記レジストパターン２０９を除去した後、高濃度のＮ
型不純物をイオン注入し、９００〜１０００°Ｃで熱処
理することにより高濃度Ｎ型不純物拡散ｆｆ１（ソース
−ドレイン）２０７を形成する。
型不純物をイオン注入し、９００〜１０００°Ｃで熱処
理することにより高濃度Ｎ型不純物拡散ｆｆ１（ソース
−ドレイン）２０７を形成する。
工程（４）・・・第２図（ｄｌ
Ｔｉ、Ｗ、Ｍｏ、Ｃｏ等の高融点金属２１０をスパッタ
法にて２００〜１０００人形成する。
法にて２００〜１０００人形成する。
工程（５）・・・第２図（ｅｌ
ハロゲンランプで６５０°Ｃ〜７５０℃の熱処理をする
ことにより前記第１のゲート電極配線材料２０４の上部
、前記第２のゲート電極配線材料２０４′の上部及び側
壁、前記ソースのドレイン２０７の上部の前記高融点金
属２１０は、高融点金属ケイ化物２０８ （ＴｉＳ ｉ
、ＷＳ ｉｓ 、Ｍｏ５ｉｓ 、ＣｏＳｉ＊ ）を形成
する。
ことにより前記第１のゲート電極配線材料２０４の上部
、前記第２のゲート電極配線材料２０４′の上部及び側
壁、前記ソースのドレイン２０７の上部の前記高融点金
属２１０は、高融点金属ケイ化物２０８ （ＴｉＳ ｉ
、ＷＳ ｉｓ 、Ｍｏ５ｉｓ 、ＣｏＳｉ＊ ）を形成
する。
工程（６）・・・第２図ｆｆｌ
水・過酸化水素・アンモニアの混合液等の選択エッチ液
を用いて未反応金属を除去し、８ｏｏ〜９００℃ハロゲ
ンラ／プで短時間熱処理する。
を用いて未反応金属を除去し、８ｏｏ〜９００℃ハロゲ
ンラ／プで短時間熱処理する。
以上述べたように本発明によれば第１のトランジスタの
ソース・ドレインは金属ケイ化物により隣接する第２の
トランジスタのゲート電極配線材料に接続されるため、
接続に関与する抵抗は従来に比較すると無視できるほど
小さい。このため、トランジスタの電流駆動能力の劣化
がないすぐれた構造の半導体装置の構造を提供する効果
を有する。
ソース・ドレインは金属ケイ化物により隣接する第２の
トランジスタのゲート電極配線材料に接続されるため、
接続に関与する抵抗は従来に比較すると無視できるほど
小さい。このため、トランジスタの電流駆動能力の劣化
がないすぐれた構造の半導体装置の構造を提供する効果
を有する。
第１図は本発明の半導体装置の構造を表わす断面図、第
２図（ａｌ〜（ｆｌは本発明の半導体装置の製造工程の
一例を表わす断面図、第３図は従来の半導体装置の構造
を表わす断面図。 １０１．２０１，３０１・・・Ｐ型Ｓｔ基板１０２．２
０２，３０２・・・素子分離用酸化膜１０３．２０３，
３０３・・・ゲート酸化膜１０４．２０４，３０４・・
・（第１のトランジスタの）ゲート電極配線材料 １０４’ 、２０４’ 、３０４’・・・（第２のトラ
ンジスタの）ゲート電極配線材料 １０５．２０５，３０５・・・低濃度Ｎ型不純物拡散層 １０６．２０６，２０６’ 、３０６，３０６′・・・
絶縁膜サイドウオール １０７．２０７，３０７・・・ソース・ドレイン１０８
．２０８，３０８・・・高融点金属ケイ化物 ２０９・・・レジストパターン ２１０・・・高融点金属 ３１１・・・Ｎ型不純物拡散層 以 上 ′ｊ！１８ （ｂ） １．２ 月 （ｅ） （十ン ｌ
２図（ａｌ〜（ｆｌは本発明の半導体装置の製造工程の
一例を表わす断面図、第３図は従来の半導体装置の構造
を表わす断面図。 １０１．２０１，３０１・・・Ｐ型Ｓｔ基板１０２．２
０２，３０２・・・素子分離用酸化膜１０３．２０３，
３０３・・・ゲート酸化膜１０４．２０４，３０４・・
・（第１のトランジスタの）ゲート電極配線材料 １０４’ 、２０４’ 、３０４’・・・（第２のトラ
ンジスタの）ゲート電極配線材料 １０５．２０５，３０５・・・低濃度Ｎ型不純物拡散層 １０６．２０６，２０６’ 、３０６，３０６′・・・
絶縁膜サイドウオール １０７．２０７，３０７・・・ソース・ドレイン１０８
．２０８，３０８・・・高融点金属ケイ化物 ２０９・・・レジストパターン ２１０・・・高融点金属 ３１１・・・Ｎ型不純物拡散層 以 上 ′ｊ！１８ （ｂ） １．２ 月 （ｅ） （十ン ｌ
Claims (1)
- 第一導電型半導体基板上で互いに平面的に離間して配置
された第２導電型不純物拡散層と半導体配線材料の一部
が、前記第２導電型不純物拡散層上と前記半導体配線材
料上に選択的に形成された高融点金属・半導体化合物に
より接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150553A JPS63313855A (ja) | 1987-06-17 | 1987-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150553A JPS63313855A (ja) | 1987-06-17 | 1987-06-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63313855A true JPS63313855A (ja) | 1988-12-21 |
Family
ID=15499394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62150553A Pending JPS63313855A (ja) | 1987-06-17 | 1987-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63313855A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027531A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体装置の製造方法 |
| US5410174A (en) * | 1991-07-31 | 1995-04-25 | Sgs-Thomson Microelectronics, Inc. | Contact structure for integrated circuits |
| US5521416A (en) * | 1992-10-22 | 1996-05-28 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same |
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
| US6512299B1 (en) | 1997-09-10 | 2003-01-28 | Nec Corporation | Semiconductor device and a manufacturing process therefor |
-
1987
- 1987-06-17 JP JP62150553A patent/JPS63313855A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027531A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体装置の製造方法 |
| US5672901A (en) * | 1990-06-28 | 1997-09-30 | International Business Machines Corporation | Structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits |
| US5410174A (en) * | 1991-07-31 | 1995-04-25 | Sgs-Thomson Microelectronics, Inc. | Contact structure for integrated circuits |
| US5521416A (en) * | 1992-10-22 | 1996-05-28 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same |
| US5773344A (en) * | 1992-10-22 | 1998-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing same |
| US6512299B1 (en) | 1997-09-10 | 2003-01-28 | Nec Corporation | Semiconductor device and a manufacturing process therefor |
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