JPH03203270A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03203270A JPH03203270A JP34015889A JP34015889A JPH03203270A JP H03203270 A JPH03203270 A JP H03203270A JP 34015889 A JP34015889 A JP 34015889A JP 34015889 A JP34015889 A JP 34015889A JP H03203270 A JPH03203270 A JP H03203270A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- channel
- gate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 27
- 239000010410 layer Substances 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 15
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910008479 TiSi2 Inorganic materials 0.000 description 3
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910017974 NH40H Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＭＯＳトランジスタ等の絶縁ゲート型トラン
ジスタを含む半導体装置の構造に関するものであり、特
に、高集積化に伴うトランジスタの駆動能の低下を防止
するために、ソース、ドレイン領域に、シリサイド層、
或いは金属層等の低抵抗層を形成した半導体装置の改良
に係るものである。
ジスタを含む半導体装置の構造に関するものであり、特
に、高集積化に伴うトランジスタの駆動能の低下を防止
するために、ソース、ドレイン領域に、シリサイド層、
或いは金属層等の低抵抗層を形成した半導体装置の改良
に係るものである。
〈従来の技術〉
ＬＳＩの高集積化に伴い、ソース、ドレインの拡散層が
浅くなることで拡散抵抗が高ぐなり、さた、上部配線と
のコンタクト穴が小ぢくなり、拡散層とのコンタクト抵
抗が高くなってきて、トランジスタの駆動能が低下する
。この点を改善するために、ソース、ドレイン拡散層及
び多結晶シリコンゲート上に、低抵抗のシリサイド膜等
を自己整合的に形成する技術が検討とれている。
浅くなることで拡散抵抗が高ぐなり、さた、上部配線と
のコンタクト穴が小ぢくなり、拡散層とのコンタクト抵
抗が高くなってきて、トランジスタの駆動能が低下する
。この点を改善するために、ソース、ドレイン拡散層及
び多結晶シリコンゲート上に、低抵抗のシリサイド膜等
を自己整合的に形成する技術が検討とれている。
第３図は、一般的に検討されている従来例の断面構造及
び平面構造を示したものである。
び平面構造を示したものである。
図に於いて、１はシリコン基板、２はフィールド酸化膜
、３はソース、ドレイン拡散層、４はＬＤＤ拡散層、５
はゲート酸化膜、６は多結晶シリコンゲート、７はゲー
トザイドウォール（ｓｉＯｐＱ、８はＴｉＳｉ２膜、９
は層間絶縁膜、１０は上部配線、１ｌｉｄソース、ドレ
イン・コンタクト穴、１２はゲート・コンタクト穴であ
る。
、３はソース、ドレイン拡散層、４はＬＤＤ拡散層、５
はゲート酸化膜、６は多結晶シリコンゲート、７はゲー
トザイドウォール（ｓｉＯｐＱ、８はＴｉＳｉ２膜、９
は層間絶縁膜、１０は上部配線、１ｌｉｄソース、ドレ
イン・コンタクト穴、１２はゲート・コンタクト穴であ
る。
すなわち、ソース、ド１／イン及びゲート上に自己整合
的に低抵抗なシリサイド膜８を形成し、その上にＣＶＤ
法による層間絶縁膜９を形成した後、第３図（ｂ）に示
すように、ソース、ドレイン・コンタクト穴１１．１１
を結ぶ方向（−点鎖線）がチャネル方向と平行となる位
置に、ソース？ ドレイン・コンタクト穴１１．１１を
配置させ、上部配線とのコンタクトを取っている。
的に低抵抗なシリサイド膜８を形成し、その上にＣＶＤ
法による層間絶縁膜９を形成した後、第３図（ｂ）に示
すように、ソース、ドレイン・コンタクト穴１１．１１
を結ぶ方向（−点鎖線）がチャネル方向と平行となる位
置に、ソース？ ドレイン・コンタクト穴１１．１１を
配置させ、上部配線とのコンタクトを取っている。
〈発明が解決しようとする課題〉
しかしながら、上記従来の構造には以下に示すような問
題点があった。
題点があった。
すなわち、トランジスタのチャネル長の縮小に伴い、チ
ャネル長が１．０μｍ以下のデバイスのしきイ値電圧（
Ｖｔｈ）を安定させるために、第３図（ａ）に示したよ
うに、ＬＤＤ構造が用いられるために、ゲートサイドウ
オール７の下のＬＤＤ拡散層４の拡散抵抗が高く、ソー
ス、ドレイン拡散層３の拡散抵抗及び上部配線とソース
、ドレインのコンタクト抵抗の影響が小さく、それらの
抵抗を下げることがトランジスタ駆動能の向上に余り寄
与しない０ 本発明は、ＬＳＩの高集積化を維持した１Ｌトランジス
タの特性向上をもたらす全く新規な構造を提供すること
を目的とするものである。
ャネル長が１．０μｍ以下のデバイスのしきイ値電圧（
Ｖｔｈ）を安定させるために、第３図（ａ）に示したよ
うに、ＬＤＤ構造が用いられるために、ゲートサイドウ
オール７の下のＬＤＤ拡散層４の拡散抵抗が高く、ソー
ス、ドレイン拡散層３の拡散抵抗及び上部配線とソース
、ドレインのコンタクト抵抗の影響が小さく、それらの
抵抗を下げることがトランジスタ駆動能の向上に余り寄
与しない０ 本発明は、ＬＳＩの高集積化を維持した１Ｌトランジス
タの特性向上をもたらす全く新規な構造を提供すること
を目的とするものである。
く課題を達成するための手段〉
本発明の半導体装置は、ソース、ドレイン領域に低抵抗
層を形成したものであって、ゲート（チャネル）の形状
を曲折形状どすると共に、ソース。
層を形成したものであって、ゲート（チャネル）の形状
を曲折形状どすると共に、ソース。
ドレイン・コンタクト部を結ぶ方向がチャネル方向（電
流が主として流れる方向）から回転した方向となる位置
に、ソース、ドレイン・コンタクト部を設定する構成と
する。
流が主として流れる方向）から回転した方向となる位置
に、ソース、ドレイン・コンタクト部を設定する構成と
する。
すなわち、本発明は、低抵抗なソース、ドレインを有す
る半導体装置に於いて、トランジスタの駆動能を上げる
ため、チャネルの幅を広くとれるように、第１図に示す
ように、ゲート（チャネル）を曲折形状とすると共に、
ソース、ドレイン・コンタクト部の位置についても、該
両コンタクト部を結ぶ方向（−点鎖線）がチャネル方向
（電流が主として流れる方向）から回転した方向となる
位置に、ソース、ドレイン・コンタクト部の位置を設定
することにより、トランジスタ・サイズの縮小化をはか
る。
る半導体装置に於いて、トランジスタの駆動能を上げる
ため、チャネルの幅を広くとれるように、第１図に示す
ように、ゲート（チャネル）を曲折形状とすると共に、
ソース、ドレイン・コンタクト部の位置についても、該
両コンタクト部を結ぶ方向（−点鎖線）がチャネル方向
（電流が主として流れる方向）から回転した方向となる
位置に、ソース、ドレイン・コンタクト部の位置を設定
することにより、トランジスタ・サイズの縮小化をはか
る。
本発明に於ける低抵抗層としては、ＴＬ Ｃｏ＋ Ｔａ
或いはＮ１等のシリサイド層（Ｔｉ膜等の堆積→熱処理
によって形成）或いはＣＶＤ法によって選択的に形成さ
れたＷ膜或いはＡＩ！膜等を用いることができる。
或いはＮ１等のシリサイド層（Ｔｉ膜等の堆積→熱処理
によって形成）或いはＣＶＤ法によって選択的に形成さ
れたＷ膜或いはＡＩ！膜等を用いることができる。
く作用〉
ソース、ドレイン領域に低抵抗層を形成した半導体装置
に於いて、第１図に示すゲート曲折形状及びソースフ
ドレイン・コンタクト部位置設定を採用することによう
、ソース、ドレインの抵抗寄与が、第１図の領域Ａのよ
うに、問題となるような所でも、デバイスの寄生抵抗を
増加させることなく、有効にチャネル幅を利用でき、コ
ンタクトの分だけ横方向の大きさを縮小させることがで
きる。
に於いて、第１図に示すゲート曲折形状及びソースフ
ドレイン・コンタクト部位置設定を採用することによう
、ソース、ドレインの抵抗寄与が、第１図の領域Ａのよ
うに、問題となるような所でも、デバイスの寄生抵抗を
増加させることなく、有効にチャネル幅を利用でき、コ
ンタクトの分だけ横方向の大きさを縮小させることがで
きる。
〈実施例〉
第１図は本発明の一実施例の平面構造を示す図である。
ゲート（チャネル）６の形状を曲折形状とすると共に、
ソース、ドレイン・コンタクＩ・穴１１゜１１を結ぶ方
向（−点鎖線）が、チャネル方向（電流が主として流れ
る方向）から約７０°回転した方向となる位置に、ソー
ス？ ド１／イン・コンタクト穴１１．１１を設けてい
る。
ソース、ドレイン・コンタクＩ・穴１１゜１１を結ぶ方
向（−点鎖線）が、チャネル方向（電流が主として流れ
る方向）から約７０°回転した方向となる位置に、ソー
ス？ ド１／イン・コンタクト穴１１．１１を設けてい
る。
次に、ソース、ドレイン領域上及びゲート上に自己整合
的にＴｉ５ｉ２膜から成る低抵抗層を形成する方法の一
例を第２図に基づいて説明する。
的にＴｉ５ｉ２膜から成る低抵抗層を形成する方法の一
例を第２図に基づいて説明する。
第２図（ａ）に於いて、従来のＬＤＤ構造を形成した後
、ソース、ドレイン拡散層の形成のために、ＢＦ２＋を
注入し、高濃度Ｐ型注入層３′を形成する。
、ソース、ドレイン拡散層の形成のために、ＢＦ２＋を
注入し、高濃度Ｐ型注入層３′を形成する。
次に、第２図（ｂ）に於いて、ゲート及びソース、ドレ
イン領域上の自然酸化膜をＨＦで除去した後、ＴＨ膜１
３を形成する。その後、高純度Ｎ２雰囲気中でランプ加
熱した後、未反応のＴｉ及びＴｉＮを、ＮＨ４０Ｈ、！
： Ｎ２０２の混合液で選択的に除去し、ゲーＩ・とソ
ース、ドレイン領域上に自己整合的にＴｉＳｉ２膜８を
形成する（第２図（ｃ））。４００°Ｃ程度の常圧ＣＶ
Ｄ法により眉間絶縁膜９を形成した後、ソース、ドレイ
ン注入層の活性化を９００℃程度の温度で行い、ＲＩＥ
法により、コンタクト穴１１．１２を形成し、その後、
上部配線１０を形成する（第２図（ｄ））。
イン領域上の自然酸化膜をＨＦで除去した後、ＴＨ膜１
３を形成する。その後、高純度Ｎ２雰囲気中でランプ加
熱した後、未反応のＴｉ及びＴｉＮを、ＮＨ４０Ｈ、！
： Ｎ２０２の混合液で選択的に除去し、ゲーＩ・とソ
ース、ドレイン領域上に自己整合的にＴｉＳｉ２膜８を
形成する（第２図（ｃ））。４００°Ｃ程度の常圧ＣＶ
Ｄ法により眉間絶縁膜９を形成した後、ソース、ドレイ
ン注入層の活性化を９００℃程度の温度で行い、ＲＩＥ
法により、コンタクト穴１１．１２を形成し、その後、
上部配線１０を形成する（第２図（ｄ））。
第２図に於けるＴ１膜の代わＤにＣｏ膜、Ｔａ膜、Ｎｉ
膜等を用いる構成としてもよい。さた、低抵抗層として
、ＣＶＤ法によって選択的に形成されたＷ膜、或いはＡ
ｌ膜等を用いる構成としても良い。
膜等を用いる構成としてもよい。さた、低抵抗層として
、ＣＶＤ法によって選択的に形成されたＷ膜、或いはＡ
ｌ膜等を用いる構成としても良い。
上記実施例は、シリコン基板に形成されたソース、ドレ
イン拡散層をもつＭＯＳトランジスタに於いて、本発明
を実施したものであるが、本発明の技術思想は、基板上
に絶縁膜を介して形成された多結晶シリコン薄膜中にソ
ース、ドレイン領域を形成する薄膜トランジスタ等に於
いても有効に実施することができるものである。
イン拡散層をもつＭＯＳトランジスタに於いて、本発明
を実施したものであるが、本発明の技術思想は、基板上
に絶縁膜を介して形成された多結晶シリコン薄膜中にソ
ース、ドレイン領域を形成する薄膜トランジスタ等に於
いても有効に実施することができるものである。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、ＬＳＩの
高集積化を維持した１１．）ランジスタ駆動能の向上を
はかることができる極めて有用な半導体装置構造を提供
することができるものである０
高集積化を維持した１１．）ランジスタ駆動能の向上を
はかることができる極めて有用な半導体装置構造を提供
することができるものである０
第１図は本発明の一実施例の平面構造を示す図である。
第２図は本発明に於いて、ソース、ドレイン領域及びゲ
ート上に自己整合的にＴｉ５ｉ２膜を形成する方法の一
例を示す図である。第３図（ａ）及び（ｂ）は、それぞ
れ従来装置の断面構造及び平面構造を示す図である。 符号の説明 ３：ソース、ドレイン拡散層、４：ＬＤＤ拡散層、６：
多結晶シリコンゲート、８：ＴｉＳｉ２膜、９：層間絶
縁膜、１０：上部配線、１１：ソース。 ドレイン・コンタクト穴、１３：Ｔｉ膜。
ート上に自己整合的にＴｉ５ｉ２膜を形成する方法の一
例を示す図である。第３図（ａ）及び（ｂ）は、それぞ
れ従来装置の断面構造及び平面構造を示す図である。 符号の説明 ３：ソース、ドレイン拡散層、４：ＬＤＤ拡散層、６：
多結晶シリコンゲート、８：ＴｉＳｉ２膜、９：層間絶
縁膜、１０：上部配線、１１：ソース。 ドレイン・コンタクト穴、１３：Ｔｉ膜。
Claims (1)
- １、ソース、ドレイン領域に低抵抗層を形成した半導体
装置であって、ゲート（チャネル）の形状を曲折形状と
すると共に、ソース、ドレイン・コンタクト部を結ぶ方
向が、チャネル方向から回転した方向となる位置に、上
記ソース、ドレイン・コンタクト部を設定する構成とし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34015889A JPH03203270A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34015889A JPH03203270A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203270A true JPH03203270A (ja) | 1991-09-04 |
Family
ID=18334285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34015889A Pending JPH03203270A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203270A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136400A (ja) * | 1991-10-21 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の接触窓形成方法 |
| JPH08130304A (ja) * | 1994-10-31 | 1996-05-21 | Ricoh Co Ltd | Ｍｏｓ型半導体装置とその製造方法 |
| JP2005159319A (ja) * | 2003-10-31 | 2005-06-16 | Semiconductor Energy Lab Co Ltd | トランジスタ |
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
| US8222676B2 (en) | 2003-10-31 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPH01235275A (ja) * | 1988-03-15 | 1989-09-20 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
-
1989
- 1989-12-29 JP JP34015889A patent/JPH03203270A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPH01235275A (ja) * | 1988-03-15 | 1989-09-20 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136400A (ja) * | 1991-10-21 | 1993-06-01 | Samsung Electron Co Ltd | 半導体装置の接触窓形成方法 |
| JPH08130304A (ja) * | 1994-10-31 | 1996-05-21 | Ricoh Co Ltd | Ｍｏｓ型半導体装置とその製造方法 |
| JP2005159319A (ja) * | 2003-10-31 | 2005-06-16 | Semiconductor Energy Lab Co Ltd | トランジスタ |
| US8222676B2 (en) | 2003-10-31 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
| KR100935775B1 (ko) * | 2007-12-03 | 2010-01-08 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6087234A (en) | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction | |
| JPH04147629A (ja) | 半導体装置およびその製造方法 | |
| US20090250756A1 (en) | N-type schottky barrier tunnel transistor and manufacturing method thereof | |
| KR970054343A (ko) | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 | |
| US7468303B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2004111479A (ja) | 半導体装置及びその製造方法 | |
| JPH03203270A (ja) | 半導体装置 | |
| JP2005116592A (ja) | 電界効果トランジスタ | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| KR950021503A (ko) | 병합 디바이스를 지원하기 위한 바이씨모스(BiCMOS) 및 이의 형성방법 | |
| CN102593173B (zh) | 半导体器件及其制造方法 | |
| US8017510B2 (en) | Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same | |
| JPS63313855A (ja) | 半導体装置 | |
| JP2004158697A (ja) | 半導体装置及びその製造方法 | |
| JPH10233371A (ja) | 半導体装置の製造方法 | |
| JPH021943A (ja) | 半導体装置の製造方法 | |
| JPH11307766A (ja) | 半導体装置およびその製造方法 | |
| KR20050079187A (ko) | 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법 | |
| JP2000012836A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH0878698A (ja) | 半導体装置の製造方法 | |
| KR970054418A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| JPS62141778A (ja) | 絶縁ゲ−ト型電界効果トランジスタ及びその製造方法 | |
| JPH10209429A (ja) | Ｔｆｔ型半導体装置及びその製造方法 | |
| KR960002557A (ko) | 반도체소자 및 그 제조방법 | |
| JPH05283696A (ja) | 薄膜トランジスタ |