JP2001274379A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001274379A JP2001274379A JP2000081866A JP2000081866A JP2001274379A JP 2001274379 A JP2001274379 A JP 2001274379A JP 2000081866 A JP2000081866 A JP 2000081866A JP 2000081866 A JP2000081866 A JP 2000081866A JP 2001274379 A JP2001274379 A JP 2001274379A
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- aluminum
- film
- insulating film
- gate
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Abstract
(57)【要約】
【課題】 この発明は、微細化を容易に達成することが
できる電界効果型半導体装置を提供することをその目的
とする。 【解決手段】 多結晶シリコンのゲート電極5を用いた
通常のMISFETを形成後、層間絶縁膜21をCMP
により平坦化し、多結晶シリコンゲート電極5を露出さ
せた後、アルミニウム膜22を堆積する。窒素雰囲気で
アニールし、多結晶シリコンのゲート電極をアルミニウ
ムに置換する。
できる電界効果型半導体装置を提供することをその目的
とする。 【解決手段】 多結晶シリコンのゲート電極5を用いた
通常のMISFETを形成後、層間絶縁膜21をCMP
により平坦化し、多結晶シリコンゲート電極5を露出さ
せた後、アルミニウム膜22を堆積する。窒素雰囲気で
アニールし、多結晶シリコンのゲート電極をアルミニウ
ムに置換する。
Description
【0001】
【発明の属する技術分野】この発明は半導体装置の製造
方法にかかり、詳しくは、MISトランジスタの製造方
法に関するものである。
方法にかかり、詳しくは、MISトランジスタの製造方
法に関するものである。
【0002】
【従来の技術】MISトランジスタは、微細化に伴うゲ
ート絶縁膜の薄膜化により、ゲート電極の空乏化が問題
となっている。ゲート電極の空乏化を抑制する方法とし
て、ゲート電極を従来の多結晶シリコン膜に替えて金属
膜を使用することが考えられている。
ート絶縁膜の薄膜化により、ゲート電極の空乏化が問題
となっている。ゲート電極の空乏化を抑制する方法とし
て、ゲート電極を従来の多結晶シリコン膜に替えて金属
膜を使用することが考えられている。
【0003】金属膜を用いたゲート電極を形成する方法
として、リプレースゲートが、CHATTERJEE等
が「CMOS Metal Replacement
Gate Transistors using Ta
ntalum Pentoxide Gate Ins
ulator」(IEDM、777、1998)に提案
している。また、ダマシンゲートが、YAGISHIT
A等が「High Performance Meta
l Gate MOSFET Fabricated
by CMP for 0.1μm Regime」
(IEDM、785、1998)に提案している。
として、リプレースゲートが、CHATTERJEE等
が「CMOS Metal Replacement
Gate Transistors using Ta
ntalum Pentoxide Gate Ins
ulator」(IEDM、777、1998)に提案
している。また、ダマシンゲートが、YAGISHIT
A等が「High Performance Meta
l Gate MOSFET Fabricated
by CMP for 0.1μm Regime」
(IEDM、785、1998)に提案している。
【0004】これらは、多結晶シリコン膜をゲート電極
に用いてMISFETを形成後、層間絶縁膜をCMP
(Chemical Mechanical Poli
shing:化学機械的研磨法)により平坦化し、多結
晶シリコン膜を除去した後、金属膜のゲート電極を埋め
込む方法である。
に用いてMISFETを形成後、層間絶縁膜をCMP
(Chemical Mechanical Poli
shing:化学機械的研磨法)により平坦化し、多結
晶シリコン膜を除去した後、金属膜のゲート電極を埋め
込む方法である。
【0005】この方法は、従来の金属膜のゲート形成方
法に対し、次のような利点を備える。
法に対し、次のような利点を備える。
【0006】(1)ゲート形成はトランジスタ形成後に
行うため、トランジスタ形成において高温熱処理を適用
でき、優れた特性が得られる。 (2)チャネルに対しセルフアラインでゲート電極を形
成するため微細化に対応できる。
行うため、トランジスタ形成において高温熱処理を適用
でき、優れた特性が得られる。 (2)チャネルに対しセルフアラインでゲート電極を形
成するため微細化に対応できる。
【0007】
【発明が解決しようとする課題】しかしながら、前記し
た方法によれば、金属膜のゲート電極を埋め込む前に、
多結晶シリコンのゲート電極を除去する工程を必要とす
るため、ゲート電極直下のゲート酸化膜にダメージが加
わることになる。このため、ゲート酸化膜も同時に除去
し、新たにゲート絶縁膜を形成する必要があるが、その
場合、酸化増速拡散の影響で、LDDあるいはソース/
ドレインエクステンション部やソース/ドレイン部など
の拡散層が再拡散し、MISFETの微細化を阻害する
という問題があった。
た方法によれば、金属膜のゲート電極を埋め込む前に、
多結晶シリコンのゲート電極を除去する工程を必要とす
るため、ゲート電極直下のゲート酸化膜にダメージが加
わることになる。このため、ゲート酸化膜も同時に除去
し、新たにゲート絶縁膜を形成する必要があるが、その
場合、酸化増速拡散の影響で、LDDあるいはソース/
ドレインエクステンション部やソース/ドレイン部など
の拡散層が再拡散し、MISFETの微細化を阻害する
という問題があった。
【0008】この発明は、上述した従来の問題点を解決
するためになされたものにして、微細化を容易に達成す
ることができる電界効果型半導体装置を提供することを
その目的とする。
するためになされたものにして、微細化を容易に達成す
ることができる電界効果型半導体装置を提供することを
その目的とする。
【0009】
【課題を解決するための手段】この発明は、一導電型半
導体基板又は半導体領域上にゲート絶縁膜を形成する工
程と、上記ゲート絶縁膜上にシリコン系材料からなるゲ
ート電極を形成する工程と、上記半導体基板又は半導体
領域上に上記ゲート電極をマスクとして他導電型の第1
の不純物を導入する工程と、上記第1の不純物を活性化
する工程と、上記半導体基板又は半導体領域上及び上記
ゲート電極上に層間絶縁膜を堆積する工程と、上記層間
絶縁膜を平坦化し上記ゲート電極を露出させる工程と、
上記ゲート電極及び層間絶縁膜上にアルミニウム膜を堆
積する工程と、窒素雰囲気中で熱処理を施して上記ゲー
ト電極をアルミニウムに置換する工程と、上記ゲート電
極を除いて上記アルミニウムを除去し、ゲート電極を分
離する工程と、を備えていることを特徴とする。
導体基板又は半導体領域上にゲート絶縁膜を形成する工
程と、上記ゲート絶縁膜上にシリコン系材料からなるゲ
ート電極を形成する工程と、上記半導体基板又は半導体
領域上に上記ゲート電極をマスクとして他導電型の第1
の不純物を導入する工程と、上記第1の不純物を活性化
する工程と、上記半導体基板又は半導体領域上及び上記
ゲート電極上に層間絶縁膜を堆積する工程と、上記層間
絶縁膜を平坦化し上記ゲート電極を露出させる工程と、
上記ゲート電極及び層間絶縁膜上にアルミニウム膜を堆
積する工程と、窒素雰囲気中で熱処理を施して上記ゲー
ト電極をアルミニウムに置換する工程と、上記ゲート電
極を除いて上記アルミニウムを除去し、ゲート電極を分
離する工程と、を備えていることを特徴とする。
【0010】また、この発明は、一導電型半導体基板又
は半導体領域上にゲート絶縁膜を形成する工程と、上記
ゲート絶縁膜上にシリコン系材料からなるゲート電極を
形成する工程と、上記半導体基板又は半導体領域上に上
記ゲート電極をマスクとして他導電型の第1の不純物を
導入する工程と、上記第1の不純物を活性化する工程
と、上記ゲート電極の両側面上にサイドウォールを形成
する工程と、上記半導体基板又は半導体領域上に上記ゲ
ート電極及び上記サイドウォールをマスクとして他導電
型の第2の不純物を導入する工程と、上記第2の不純物
を活性化する工程と、上記半導体基板及び半導体領域、
上記ゲート電極及び上記サイドウォール上に層間絶縁膜
を堆積する工程と、上記層間絶縁膜を平坦化し上記ゲー
ト電極を露出させる工程と、上記ゲート電極及び層間絶
縁膜上にアルミニウム膜を堆積する工程と、窒素雰囲気
中の熱処理により上記ゲート電極をアルミニウム膜に置
換する工程と、上記ゲート電極を除いて上記アルミニウ
ムを除去し、ゲート電極を分離する工程と、を備えてい
ることを特徴とする。
は半導体領域上にゲート絶縁膜を形成する工程と、上記
ゲート絶縁膜上にシリコン系材料からなるゲート電極を
形成する工程と、上記半導体基板又は半導体領域上に上
記ゲート電極をマスクとして他導電型の第1の不純物を
導入する工程と、上記第1の不純物を活性化する工程
と、上記ゲート電極の両側面上にサイドウォールを形成
する工程と、上記半導体基板又は半導体領域上に上記ゲ
ート電極及び上記サイドウォールをマスクとして他導電
型の第2の不純物を導入する工程と、上記第2の不純物
を活性化する工程と、上記半導体基板及び半導体領域、
上記ゲート電極及び上記サイドウォール上に層間絶縁膜
を堆積する工程と、上記層間絶縁膜を平坦化し上記ゲー
ト電極を露出させる工程と、上記ゲート電極及び層間絶
縁膜上にアルミニウム膜を堆積する工程と、窒素雰囲気
中の熱処理により上記ゲート電極をアルミニウム膜に置
換する工程と、上記ゲート電極を除いて上記アルミニウ
ムを除去し、ゲート電極を分離する工程と、を備えてい
ることを特徴とする。
【0011】前記アルミニウム膜上にチタン膜を積層す
るように構成すればよい。
るように構成すればよい。
【0012】また、前記アルミニウムの除去を化学機械
的研磨法またはリソグラフィによるエッチングでパター
ニングすることで行なえばよい。
的研磨法またはリソグラフィによるエッチングでパター
ニングすることで行なえばよい。
【0013】上記したように、この発明に係る半導体装
置の製造方法は、シリコン系材料からなるゲート電極を
除去することなく、低温で金属ゲートに置き換えるもの
である。すなわち、多結晶シリコンのゲート電極を用い
た通常のMISFETを形成後、層間絶縁膜をCMPに
より平坦化し、多結晶シリコンゲート電極を露出させた
後、アルミニウム単体あるいはTi/アルミニウムの積
層膜を堆積する。然る後に、窒素雰囲気でアニールする
ことにより、シリコン系材料のゲート電極をアルミニウ
ムに置換することができる。その後、堆積した金属膜及
び析出したシリコン系材料を除去することで、アルミニ
ウムをゲート電極材料としたMISFETを形成するこ
とができる。
置の製造方法は、シリコン系材料からなるゲート電極を
除去することなく、低温で金属ゲートに置き換えるもの
である。すなわち、多結晶シリコンのゲート電極を用い
た通常のMISFETを形成後、層間絶縁膜をCMPに
より平坦化し、多結晶シリコンゲート電極を露出させた
後、アルミニウム単体あるいはTi/アルミニウムの積
層膜を堆積する。然る後に、窒素雰囲気でアニールする
ことにより、シリコン系材料のゲート電極をアルミニウ
ムに置換することができる。その後、堆積した金属膜及
び析出したシリコン系材料を除去することで、アルミニ
ウムをゲート電極材料としたMISFETを形成するこ
とができる。
【0014】この方法によれば、シリコン系材料のゲー
ト電極を除去する工程を省くことができるため、ゲート
酸化膜にダメージを加えることがなく、良好な酸化膜の
特性を保つことができる。また、ゲート電極材料の置換
に伴う熱処理の温度は低いため、LDDあるいはソース
/ドレインエクステンション部やソースドレイン部など
の拡散層が再拡散することがなく、MISFETの微細
化を容易に達成することができる。
ト電極を除去する工程を省くことができるため、ゲート
酸化膜にダメージを加えることがなく、良好な酸化膜の
特性を保つことができる。また、ゲート電極材料の置換
に伴う熱処理の温度は低いため、LDDあるいはソース
/ドレインエクステンション部やソースドレイン部など
の拡散層が再拡散することがなく、MISFETの微細
化を容易に達成することができる。
【0015】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【0016】図1ないし図5は、この発明の一実施の形
態に係る半導体装置の製造方法を工程別に示す断面図で
ある。この実施の形態では、CMISデバイスに適用す
る場合について説明する。
態に係る半導体装置の製造方法を工程別に示す断面図で
ある。この実施の形態では、CMISデバイスに適用す
る場合について説明する。
【0017】まず、図1(a)に示すように、p型単結
晶シリコン半導体基板1に、通常のSTI(Shllo
w Trench Isolation)プロセスによ
り素子分離絶縁膜2を形成し、続いて、n型MISFE
Tを形成する領域に、p型ウエル及びチャネル領域3を
形成、p型MISFETを形成する領域にn型ウエル及
びチャネル領域4を形成する。この時、チャネル領域3
及び4には、アルミニウム膜のゲート電極に対し適切な
閾値電圧が得られるように、閾値調整用チャネル注入を
行い、p型ウエル領域は表面チャネル、n型ウエル領域
は埋め込みチャネルを形成する。
晶シリコン半導体基板1に、通常のSTI(Shllo
w Trench Isolation)プロセスによ
り素子分離絶縁膜2を形成し、続いて、n型MISFE
Tを形成する領域に、p型ウエル及びチャネル領域3を
形成、p型MISFETを形成する領域にn型ウエル及
びチャネル領域4を形成する。この時、チャネル領域3
及び4には、アルミニウム膜のゲート電極に対し適切な
閾値電圧が得られるように、閾値調整用チャネル注入を
行い、p型ウエル領域は表面チャネル、n型ウエル領域
は埋め込みチャネルを形成する。
【0018】次に、同図1(a)に示したように、熱酸
化法等によりシリコン半導体基板1の表面を酸化し、例
えば3nm程度の膜厚のゲート絶縁膜5を形成する。次
に、減圧CVD法を用い、例えば610℃の温度で多結
晶シリコン膜を200nm程度の膜厚に形成した後、多
結晶シリコン膜上にシリコン酸化膜あるいはシリコン窒
化膜を堆積し、フォトリソグラフィ、エッチング工程に
より多結晶シリコン膜及びシリコン酸化膜あるいはシリ
コン窒化膜をパターニングし、多結晶シリコン膜からな
るゲート電極6を形成する。この時、多結晶シリコン膜
の膜厚は、50nmから200nm程度の範囲で変更可
能である。
化法等によりシリコン半導体基板1の表面を酸化し、例
えば3nm程度の膜厚のゲート絶縁膜5を形成する。次
に、減圧CVD法を用い、例えば610℃の温度で多結
晶シリコン膜を200nm程度の膜厚に形成した後、多
結晶シリコン膜上にシリコン酸化膜あるいはシリコン窒
化膜を堆積し、フォトリソグラフィ、エッチング工程に
より多結晶シリコン膜及びシリコン酸化膜あるいはシリ
コン窒化膜をパターニングし、多結晶シリコン膜からな
るゲート電極6を形成する。この時、多結晶シリコン膜
の膜厚は、50nmから200nm程度の範囲で変更可
能である。
【0019】その後、同図1(a)に示したように、ゲ
ート電極5をマスクとして、n型MIS領域32及びp
型MIS領域4の活性領域に不純物をイオン注入し、L
DD(Lightly Doped Drain)ある
いは、ソース/ドレインエクステンション構造7、8を
形成する。この時、n型MIS領域3には、不純物とし
て、例えば、Asを3〜15keV程度のエネルギーで
打ち込み、そのドーズ量は、例えば、5×1014/cm
とする。また、p型MIS領域4には、不純物として、
例えば、BF2を3〜15keV程度のエネルギーで打
ち込み、そのドーズ量は、例えば、5×1014/cmと
する。
ート電極5をマスクとして、n型MIS領域32及びp
型MIS領域4の活性領域に不純物をイオン注入し、L
DD(Lightly Doped Drain)ある
いは、ソース/ドレインエクステンション構造7、8を
形成する。この時、n型MIS領域3には、不純物とし
て、例えば、Asを3〜15keV程度のエネルギーで
打ち込み、そのドーズ量は、例えば、5×1014/cm
とする。また、p型MIS領域4には、不純物として、
例えば、BF2を3〜15keV程度のエネルギーで打
ち込み、そのドーズ量は、例えば、5×1014/cmと
する。
【0020】続いて、窒素雰囲気中でのRTA(Rap
id Thermal Anneal)処理を行う。具
体的には、例えば、1000℃の温度下で10秒という
短時間の熱処理を行う。なお、この時の温度は1000
℃〜1100℃の範囲で変更可能である。このRTA処
理により、LDDあるいは、ソース/ドレインエクステ
ンションの活性化が行われると共に、次に、続くサイド
ウォールスペーサ堆積時の不純物拡散を抑制することが
出来る。
id Thermal Anneal)処理を行う。具
体的には、例えば、1000℃の温度下で10秒という
短時間の熱処理を行う。なお、この時の温度は1000
℃〜1100℃の範囲で変更可能である。このRTA処
理により、LDDあるいは、ソース/ドレインエクステ
ンションの活性化が行われると共に、次に、続くサイド
ウォールスペーサ堆積時の不純物拡散を抑制することが
出来る。
【0021】次に、同図1(a)に示したように、LD
Dあるいは、ソース/ドレインエクステンション構造形
成に必要なサイドウォール9をゲート側壁に形成する。
Dあるいは、ソース/ドレインエクステンション構造形
成に必要なサイドウォール9をゲート側壁に形成する。
【0022】その後、同図1(a)に示したように、n
型MIS領域3及びp型MIS領域4の活性領域に不純
物をイオン注入し、ハイドープのソース及びドレイン領
域10、11を形成する。この時、n型MIS領域3に
は、不純物として、例えば、Asを6〜30keV程度
のエネルギーで打ち込み、そのドーズ量は、例えば、3
×1015/cmとする。一方、p型MIS領域4には、
不純物として、例えば、BF2を6〜30keV程度の
エネルギーで打ち込み、そのドーズ量は、例えば、3×
1015/cmとする。
型MIS領域3及びp型MIS領域4の活性領域に不純
物をイオン注入し、ハイドープのソース及びドレイン領
域10、11を形成する。この時、n型MIS領域3に
は、不純物として、例えば、Asを6〜30keV程度
のエネルギーで打ち込み、そのドーズ量は、例えば、3
×1015/cmとする。一方、p型MIS領域4には、
不純物として、例えば、BF2を6〜30keV程度の
エネルギーで打ち込み、そのドーズ量は、例えば、3×
1015/cmとする。
【0023】続いて、窒素雰囲気中でのRTA処理を行
う。具体的には、例えば、1000℃の温度下で10秒
という短時間の熱処理を行う。なお、この時の温度は1
000℃〜1100℃の範囲で変更可能である。このR
TA処理により、ソース及びドレイン領域10,11を
活性化すると共に、次に続くサリサイド工程における不
純物の再拡散を抑制することが出来る。
う。具体的には、例えば、1000℃の温度下で10秒
という短時間の熱処理を行う。なお、この時の温度は1
000℃〜1100℃の範囲で変更可能である。このR
TA処理により、ソース及びドレイン領域10,11を
活性化すると共に、次に続くサリサイド工程における不
純物の再拡散を抑制することが出来る。
【0024】次に、ソース及びドレイン領域10,11
を、チタン(Ti)あるいはコバルト(Co)をスパッ
タして形成した後、第1RTA処理、選択エッチング、
第2RTA処理を行うことにより、ソース及びドレイン
領域10,11を自己整合的にシリサイド化してサリサ
イド構造を形成する。この時、シリサイド層の厚さは、
例えば、50nm程度である。また、ゲート電極6上
は、シリコン酸化膜あるいはシリコン窒化膜が堆積され
ており、サリサイド化はされない。
を、チタン(Ti)あるいはコバルト(Co)をスパッ
タして形成した後、第1RTA処理、選択エッチング、
第2RTA処理を行うことにより、ソース及びドレイン
領域10,11を自己整合的にシリサイド化してサリサ
イド構造を形成する。この時、シリサイド層の厚さは、
例えば、50nm程度である。また、ゲート電極6上
は、シリコン酸化膜あるいはシリコン窒化膜が堆積され
ており、サリサイド化はされない。
【0025】次に、同図1(a)に示したように、全面
に水分ストッパとしてシリコン窒化(Si3N4)膜を2
0nm程度の膜厚に形成した後、PE−CVD法によ
り、NSG又はBPSGなどからなる層間絶縁膜21を
約300nm程度堆積する。
に水分ストッパとしてシリコン窒化(Si3N4)膜を2
0nm程度の膜厚に形成した後、PE−CVD法によ
り、NSG又はBPSGなどからなる層間絶縁膜21を
約300nm程度堆積する。
【0026】次に、図2に示したように、層間絶縁膜2
1をCMP(Chemical Mechanical
Polishing:化学機械的研磨法)により平坦
化し、多結晶シリコンからなるゲート電極6を露出させ
る。その後、マグネトロンスパッタ法などにより全面
に、アルミニウム膜(Al)22を約400nm堆積さ
せる。この時、アルミニウム膜の膜厚は、例えば200
〜1000nmの範囲で変更可能である。
1をCMP(Chemical Mechanical
Polishing:化学機械的研磨法)により平坦
化し、多結晶シリコンからなるゲート電極6を露出させ
る。その後、マグネトロンスパッタ法などにより全面
に、アルミニウム膜(Al)22を約400nm堆積さ
せる。この時、アルミニウム膜の膜厚は、例えば200
〜1000nmの範囲で変更可能である。
【0027】その後、図3に示したように、基板を窒素
雰囲気中、500℃で30分熱処理する。この熱処理を
施すことにより、ゲート電極6の多結晶シリコンがアル
ミニウム膜に置換され、ゲート電極がアルミニウムにな
る。この時、多結晶シリコンは、アルミニウム膜22の
表面に析出する。
雰囲気中、500℃で30分熱処理する。この熱処理を
施すことにより、ゲート電極6の多結晶シリコンがアル
ミニウム膜に置換され、ゲート電極がアルミニウムにな
る。この時、多結晶シリコンは、アルミニウム膜22の
表面に析出する。
【0028】続いて、図4に示したように、堆積したア
ルミニウム及び析出した多結晶シリコンをCMPにより
除去し、アルミニウムからなるゲート電極24を形成す
る。
ルミニウム及び析出した多結晶シリコンをCMPにより
除去し、アルミニウムからなるゲート電極24を形成す
る。
【0029】そして、図5に示したように、SOG(S
pin On Glass)などからなる層間絶縁膜3
1を約500nm堆積し、コンタクトホールを形成後、
ブランケットタングステン法によりコンタクトホールを
導電プラグ32で埋め込む。更に、アルミニウムを主成
分とする配線層を形成した後、これを所定のパターンに
パターニングして配線33を形成する。このようにし
て、ゲート電極24にアルミニウムを用いたCMISデ
バイスが完成する。
pin On Glass)などからなる層間絶縁膜3
1を約500nm堆積し、コンタクトホールを形成後、
ブランケットタングステン法によりコンタクトホールを
導電プラグ32で埋め込む。更に、アルミニウムを主成
分とする配線層を形成した後、これを所定のパターンに
パターニングして配線33を形成する。このようにし
て、ゲート電極24にアルミニウムを用いたCMISデ
バイスが完成する。
【0030】上記したように、この発明は、MISFF
ETのゲート電極を多結晶シリコンからアルミニウムに
置換したので、ゲートの空乏化が抑制され、実効的な酸
化膜厚を薄くし、CMISFETの動作電流を大きくす
ることができる。
ETのゲート電極を多結晶シリコンからアルミニウムに
置換したので、ゲートの空乏化が抑制され、実効的な酸
化膜厚を薄くし、CMISFETの動作電流を大きくす
ることができる。
【0031】また、ゲート電極の抵抗を大幅に低減する
ことができ、動作速度を早くすることができる。更に、
高周波領域でアナログ動作させた場合の、遮断周波数向
上やノイズ低減が可能となる。
ことができ、動作速度を早くすることができる。更に、
高周波領域でアナログ動作させた場合の、遮断周波数向
上やノイズ低減が可能となる。
【0032】さらに、リプレースゲートプロセスやダマ
シンゲートプロセスでは、金属のゲート電極形成時にゲ
ート酸化が必要なため、酸化に伴う増速拡散によりLD
Dあるいはソース/ドレインエクステンションが再拡散
し、またゲート酸化温度を低くするため良好なシリコン
/酸化膜界面が得られないなどの問題があったが、この
発明の方法によれば、ゲート酸化膜は、プロセス初期段
階で形成したものをそのまま用いるため、LDDあるい
はソース/ドレインエクステンションの再拡散がないた
め、微細化が容易であり、且つ良好なシリコン/酸化膜
界面を得ることができる。
シンゲートプロセスでは、金属のゲート電極形成時にゲ
ート酸化が必要なため、酸化に伴う増速拡散によりLD
Dあるいはソース/ドレインエクステンションが再拡散
し、またゲート酸化温度を低くするため良好なシリコン
/酸化膜界面が得られないなどの問題があったが、この
発明の方法によれば、ゲート酸化膜は、プロセス初期段
階で形成したものをそのまま用いるため、LDDあるい
はソース/ドレインエクステンションの再拡散がないた
め、微細化が容易であり、且つ良好なシリコン/酸化膜
界面を得ることができる。
【0033】尚、この発明は上記した実施の形態に限定
されるものではなく、その均等の範囲で種々変形可能で
ある。
されるものではなく、その均等の範囲で種々変形可能で
ある。
【0034】例えば、多結晶シリコンゲート電極と置換
するための、アルミニウム堆積時に、アルミニウム膜上
にチタン(Ti)膜を積層してもよい。この場合、Ti
はシリコンの捕獲層として働き、置換を加速することが
できる。このTiの膜厚は、例えば、40〜200nm
の範囲で変更可能である。また、熱処理時間も30分か
ら1時間の範囲で変更可能である。また、堆積したアル
ミニウムを除去する工程は、CMP以外にも、リソグラ
フィによるパターニングを用いてもよい。この時のパタ
ーニングの幅は、ゲート電極の幅よりも広くするとよ
い。
するための、アルミニウム堆積時に、アルミニウム膜上
にチタン(Ti)膜を積層してもよい。この場合、Ti
はシリコンの捕獲層として働き、置換を加速することが
できる。このTiの膜厚は、例えば、40〜200nm
の範囲で変更可能である。また、熱処理時間も30分か
ら1時間の範囲で変更可能である。また、堆積したアル
ミニウムを除去する工程は、CMP以外にも、リソグラ
フィによるパターニングを用いてもよい。この時のパタ
ーニングの幅は、ゲート電極の幅よりも広くするとよ
い。
【0035】また、ゲート電極の材料として多結晶シリ
コンを用いたが、シリコン系材料であればよく、微結晶
シリコン、多結晶シリコンなどの結晶系シリコンや、非
晶質シリコンなどの非晶質系シリコンを用いることがで
きる。
コンを用いたが、シリコン系材料であればよく、微結晶
シリコン、多結晶シリコンなどの結晶系シリコンや、非
晶質シリコンなどの非晶質系シリコンを用いることがで
きる。
【0036】また、上記した実施形態においては、LD
D構造を有するCMISデバイスにつき説明したが、通
常のMISデバイスにももちろん適用することができ
る。
D構造を有するCMISデバイスにつき説明したが、通
常のMISデバイスにももちろん適用することができ
る。
【0037】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、ゲート電極を多結晶シリコン
からアルミニウムに置き換えることができるので、ゲー
トの空乏化が抑制され、実効的な酸化膜厚を薄くし、C
MISFETの動作電流を大きくすることが可能とな
る。
装置の製造方法によれば、ゲート電極を多結晶シリコン
からアルミニウムに置き換えることができるので、ゲー
トの空乏化が抑制され、実効的な酸化膜厚を薄くし、C
MISFETの動作電流を大きくすることが可能とな
る。
【図1】この発明の一実施の形態に係る半導体装置の製
造方法を工程別に示す断面図である。
造方法を工程別に示す断面図である。
【図2】この発明の一実施の形態に係る半導体装置の製
造方法を工程別に示す断面図である。
造方法を工程別に示す断面図である。
【図3】この発明の一実施の形態に係る半導体装置の製
造方法を工程別に示す断面図である。
造方法を工程別に示す断面図である。
【図4】この発明の一実施の形態に係る半導体装置の製
造方法を工程別に示す断面図である。
造方法を工程別に示す断面図である。
【図5】この発明の一実施の形態に係る半導体装置の製
造方法を工程別に示す断面図である。
造方法を工程別に示す断面図である。
1 シリコン半導体基板 2 素子分離絶縁膜 5 ゲート絶縁膜 6 ゲート電極 10,11 ソース/ドレイン領域 21 層間絶縁膜 22 アルミニウム膜 24 ゲート電極(アルミニウム)
フロントページの続き Fターム(参考) 4M104 AA01 BB02 BB20 BB25 CC05 DD03 DD04 DD37 DD43 DD80 DD83 DD84 EE09 GG09 GG10 GG14 HH14 HH16 5F040 DB03 EC01 EC07 EC10 EC12 EF02 EH05 EJ03 EK05 FA02 FA05 FA07 FB02 FB05 FC10 FC19
Claims (5)
- 【請求項1】 一導電型半導体基板又は半導体領域上に
ゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に
シリコン系材料からなるゲート電極を形成する工程と、
上記半導体基板又は半導体領域上に上記ゲート電極をマ
スクとして他導電型の第1の不純物を導入する工程と、
上記第1の不純物を活性化する工程と、上記半導体基板
又は半導体領域上及び上記ゲート電極上に層間絶縁膜を
堆積する工程と、上記層間絶縁膜を平坦化し上記ゲート
電極を露出させる工程と、上記ゲート電極及び層間絶縁
膜上にアルミニウム膜を堆積する工程と、窒素雰囲気中
で熱処理を施して上記ゲート電極をアルミニウムに置換
する工程と、上記ゲート電極を除いて上記アルミニウム
を除去し、ゲート電極を分離する工程と、を備えている
ことを特徴とする半導体装置の製造方法。 - 【請求項2】 一導電型半導体基板又は半導体領域上に
ゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に
シリコン系材料からなるゲート電極を形成する工程と、
上記半導体基板又は半導体領域上に上記ゲート電極をマ
スクとして他導電型の第1の不純物を導入する工程と、
上記第1の不純物を活性化する工程と、上記ゲート電極
の両側面上にサイドウォールを形成する工程と、上記半
導体基板又は半導体領域上に上記ゲート電極及び上記サ
イドウォールをマスクとして他導電型の第2の不純物を
導入する工程と、上記第2の不純物を活性化する工程
と、上記半導体基板及び半導体領域、上記ゲート電極及
び上記サイドウォール上に層間絶縁膜を堆積する工程
と、上記層間絶縁膜を平坦化し上記ゲート電極を露出さ
せる工程と、上記ゲート電極及び層間絶縁膜上にアルミ
ニウム膜を堆積する工程と、窒素雰囲気中の熱処理によ
り上記ゲート電極をアルミニウム膜に置換する工程と、
上記ゲート電極を除いて上記アルミニウムを除去し、ゲ
ート電極を分離する工程と、を備えていることを特徴と
する半導体装置の製造方法。 - 【請求項3】 前記アルミニウム膜上にチタン膜を積層
することを特徴とした請求項1または2に記載の半導体
装置の製造方法。 - 【請求項4】 前記アルミニウムの除去を化学機械的研
磨法で行うことを特徴とした請求項1または2に記載の
半導体装置の製造方法。 - 【請求項5】 前記アルミニウムをリソグラフィによる
エッチングでパターニングすることで前記アルミニウム
の除去を行うとともにパターニングの幅は、ゲート電極
の幅よりも広くすることを特徴とした請求項1ないし3
のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000081866A JP2001274379A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000081866A JP2001274379A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001274379A true JP2001274379A (ja) | 2001-10-05 |
Family
ID=18598737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000081866A Pending JP2001274379A (ja) | 2000-03-23 | 2000-03-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001274379A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004165346A (ja) * | 2002-11-12 | 2004-06-10 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
JP2004221226A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体装置の製造方法 |
US8785276B2 (en) | 2010-08-25 | 2014-07-22 | Samsung Electronics Co., Ltd. | Methods for fabricating a cell string and a non-volatile memory device including the cell string |
-
2000
- 2000-03-23 JP JP2000081866A patent/JP2001274379A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004165346A (ja) * | 2002-11-12 | 2004-06-10 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
JP2004221226A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体装置の製造方法 |
US7064038B2 (en) | 2003-01-14 | 2006-06-20 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
US7642577B2 (en) | 2003-01-14 | 2010-01-05 | Fujitsu Microelectronics Limited | Semiconductor device and method for fabricating the same |
US8067791B2 (en) | 2003-01-14 | 2011-11-29 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
US8785276B2 (en) | 2010-08-25 | 2014-07-22 | Samsung Electronics Co., Ltd. | Methods for fabricating a cell string and a non-volatile memory device including the cell string |
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