KR100253270B1

KR100253270B1 - 반도체소자의 자기정합 스택캐패시터 형성방법

Info

Publication number: KR100253270B1
Application number: KR1019950068653A
Authority: KR
Inventors: 조복원
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1995-12-30
Filing date: 1995-12-30
Publication date: 2000-04-15
Also published as: US5893980A; JPH09199690A; JP2841056B2; KR970054141A

Abstract

본 발명은 고집적 메모리소자의 캐패시터 형성방법에서 충분한 정전용량을 확보할 수 있도록 된 반도체소자의 자기정합 스택캐패시터 형성방법에 관한 것으로, 그 형성방법은 불순물영역이 형성되어 있는 기판상에 제1산화막을 형성하는 공정과; 상기 제1산화막 위에 도핑안된 폴리실리콘을 증착하고. 선택적으로 패터닝하는 공정과; 상기 패터닝된 도핑안된 폴리실리콘의 소정영역 제2산화막패턴을 형성하는 공정과; 상기 제2산화막패턴 및 도핑안된 폴리실리콘을 마스크로 하여 상기 제1산화막 및 기판까지 식각하여 콘택홀을 형성하는 공정과; 상기 구조물의 상부에 도핑된 폴리실리콘을 증착한 후, 건식식각에 의해 제2산화막패턴 및 콘택홀 측면에 폴리사이드월을 형성하고, 급속열처리방법을 통해 짧은 시간동안 열처리하는 공정과; 상기 제2산화막패턴을 제거한 후, 상기 도핑된 폴리실리콘 및 폴리사이드월의 표면을 질화처리하는 공정과; 상기 구조물 상에 Ta₂O₅유전막을 형성하는 공정과; 상기 Ta₂O₅유전막 상에 상부전극으로 고융점금속 또는 금속실리사이드를 증착하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터형성방법으로 이루어진 것이다.

Description

반도체소자의 자기정합 스택캐패시터 형성방법

제1도는 종래 캐패시터 구조를 나타낸 종단면도.

제2도 (a) 내지 (e)는 본 발명에 의한 자기정합 스택캐패시터의 제1실시예에 따른 제조공정을 나타낸 종단면도.

제3도 (a) 내지 (d)는 본 발명에 의한 자기정합 스택캐패시터의 제2실시예에 따른 제조공정을 나타낸 종단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1: 실리콘 기판 2: 불순물확산층

3,5: 제1,2산화막 4: 도핑안된 폴리실리콘

6 : 콘택홀 7 : 도핑된 폴리실리콘

8 : 하부전극 9,18: 유전막

10,19 : 상부전극

본 발명은 자기정합 스택캐패시터에 관한 것으로, 특히 고집적 메모리소자의 캐패시터 구조에서 충분한 정전용량을 확보할 수 있도록 한 반도체소자의 자기정합 스택캐패시터 형성방법에 관한 것이다.

제1도는 종래 반도체소자의 캐패시터구조를 나타낸 종단면도로서, 이에 도시한 바와 같이, 실리콘기판(1)상의 소정영역에 불순물확산영역(2)이 형성되어 있고, 산화막(3)이 증착되어 있고, 상기 산화막(3)위에 하부전극재료(8)가 형성되어 있고, 상기 하부전극재료(8)상에 유전막(9)이 형성되고, 이후 상부전극(10)이 형성된 구조를 나타내고 있다.

반도체 소자의 고집적화가 진행되어 감에 따라 메모리소자의 셀내의 제한된 영역에서 캐패시터(capacitor)를 형성하기 위해 기존의 산화막-질화막-산화막(Oxide-Nitride-Oxide : ONO) 구조의 스택트렌치, 실린더, 핀 및 트렌치구조와 같은 3차원적구조를 통해 캐패시터의 유효면적을 증대시킬 수 있으나, 제조공정이 복잡해지며, "ONO" 박막의 유전상수가 작아서 보다 더 고집적화가 이루어지면 "ONO" 구조의 한계에 부딪히게 된다.

따라서, 상기와 같은 한계를 극복하기 위해서 최근 2부류의 연구가 진행되어 오고있다.

첫째, 캐패시터의 스토리지 노드로 사용되는 CVD 실리콘의 표면을 부드러운조직(smooth morphology)이 아닌 울퉁불퉁한 조직(rugged morphology)으로 변화시켜 설계규칙과 구조상으로 제한된 캐패시터영역에서 유효캐패시터영역(effective capacitor area)을 증가시키는 이른바 HSG-Si를 이용한 스토리지노드 제조방법이 그것이다.

두번째, 유전상수가 큰 고유전체로서, 예컨대, Ta₂O₅(ε_r≒2.4), BST(ε_r≒300)등으로 캐패시터 유전체막을 형성하는 방법이 있다. 그러나, 이와 같은 고유전체로 박막화하면 유전상수의 급격한 감소와 더불어 누설전류가 증가하는 문제점을 가지고 있어 실용화에 문제가 되고 있다.

일반적으로 Ta₂O₅는 Ta의 소스로서 Ta(OC₂H₅)₅(penta-ethoxy-tantalum)을 사용하고, 산화막의 생성을 위해 산소(O₂) 기체를 동시에 투입하여 LPCVD(Low-pressure chemical vapor deposition)나 RF-PECVD 또는 ECR-PECVD 방법으로 박막을 형성한다.

Ta₂O₅는 유전상수가 22~28로서 SiO₂에 비하면 6배이상 높고, 박막을 형성한 후에 적절한 열처리 과정을 거치면 누설전류가 4MV/Cm의 전기장하에서 약 10^-9~10^-7A/Cm²정도로 작기 때문에 고집적 메모리소자의 캐패시터에 적용할 가능성이 크지만, 스토리지 노드로 실리콘을 사용할 경우 Ta₂O₅증착시에 실리콘 표면의 산화를 피할 수 없게 되므로, SiO₂막이 형성되며 실리콘 증착후에 열처리를 행하면 형성된 SiO₂막이 더욱 성장하게 된다. 이와 같이 중간막 SiO₂가 형성되면 유전박막층의 유전상수(effective dielectric constant)값이 감소하므로 얻고자 아는 캐패시턴스를 쉽게 얻을 수 없다. 따라서 최근에는 Ta₂O₅박막을 증착하기전에 스토리지노드를 이루는 실리콘층의 표면을 질화처리(Nitridation)하여 표면부에 실리콘질화막을 형성한 후 Ta₂O₅박막을 증착하는 방법이 제안되었으며, 이 경우 질화처리를 하지 않았을 때보다 유전상수, 누설전류 및 TDDB(Time Dependent Dielectric Breakdown)특성 측면에서도 더 우수한 것으로 보고한 바 있다. 이밖에도 Ta₂O₅박막을 캐패시터 유전체막으로 적용하는 경우에 있어서 실리콘 전극의 표면을 울퉁불퉁한 조직(rugged mophology)로 형성함으로써 신뢰성을 저하시키지 않고도 캐패시턴스를 약60%가량 증진시킬 수 있도록 하는 방법이 있다. 이 경우, 캐패시턴스를 약 12.5fF/㎛²정도이므로 재현성 문제만 없다면 Ta₂O₅박막의 실용화가 가능하다. 그러나 실리콘층을 캐패시터 하부전극으로 사용하게 되면 그 표면현상이 어떻든지 간에 산화나 질화에 의해 형성되는 산화막이나 질화막으로 인해 Ta₂O₅박막 고유의 큰 캐패시턴스를 얻기 어렵다.

본 발명은 Ta₂O₅등과 같은 고유전박막을 반도체 메모리소자의 캐패시터에 응용하기에 적합한 기술에 관한 것으로 고유전박막의 하부전극으로 적합하지 않은 실리콘층의 사용을 배제하고, 고융점금속(refractory metal). 즉 텅스텐(W), 티타늄(Ti), Ta등이나 고융점금속 실리사이드(refractory metal silicide)인 WSi₂, TaSi₂, TiSi₂등을 하부전극으로 사용하여 박막으로서 고유전체 고유의 고유전상수를 얻어 내면서 캐패시터의 실효면적을 증대시킬 수 있도록 한 반도체 소자의 자기정합 스택캐패시터 형성방법을 제공함에 그 목적이 있는 것이다.

상기한 바와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따른 반도체소자의 자기정합 스택캐패시터 형성방법은 실리콘 기판상에 제1산화막을 형성하고, 그 위에 도핑안된(undoped) 폴리실리콘을 증착하고, 그 도핑안된 폴리실리콘을 사진식각공정을 통해 식각하여 콘택홀을 패터닝하는 공정과; 상기 콘택홀이 패터닝된 구조물의 상부에 제2산화막을 형성한 후, 포토공정으로 원하는 크기만큼 한정하여, 1단계 식각을 통해 실리콘 기판까지 건식식각하여 자기정합된 콘택홀을 형성하는 공정과; 상기 자기정합된 콘택홀이 형성된 구조물의 상부에 도핑된(doped) 폴리실리콘을 증착한 후 건식식각공정으로 폴리사이드월을 형성하는 공정과; 상기 폴리사이드월이 형성된 구조물의 노출된 실리콘 표면상에 하부전극을 형성하는 공정과; 상기 제2산화막을 제거한 후, 유전막을 증착하고, O₂-플라즈마 어닐링을 실시하고, 상부전극으로 고융점금속 또는 금속실리사이드를 증착하여 이루어진 것이다.

본 발명의 다른 실시예에 따른 반도체소자의 자기정합 스택캐패시터 형성방법은 실리콘 기판상에 제1산화막을 형성하고, 그 위에 도핑안된(undoped) 폴리실리콘을 증착하고, 그 도핑안된 폴리실리콘을 사진식각공정을 통해 식각하여 콘택홀을 패터닝하는 공정과; 상기 콘택홀이 패터닝된 구조물의 상부에 제2산화막을 형성한 후, 포토공정으로 원하는 크기만큼 한정하여, 1단계 식각을 통해 실리콘 기판까지 건식식각하여 자기정합된 콘택홀을 형성하는 공정과; 상기 자기정합된 콘택홀이 형성된 구조물의 상부에 도핑된(doped) 폴리실리콘을 증착한 후 건식에치에 의해 폴리사이드월을 형성하는 공정과; 상기 제2산화막을 제거한 후, 유전막을 형성하고, O₂-플라즈마 어닐링을 실시하고, 상부전극으로 고융점금속 또는 금속실리사이드를 증착하여 이루어진 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 자기정합 스택캐패시터 형성방법을 상세히 설명한다.

본 발명은 차세대 메모리소자의 캐패시터 유전막으로 가장 적극적으로 검토되고 있는 Ta₂O₅박막의 하부전극형성에 적합하도록 고안되었고, 기존의 캐패시터 형성 공정에 비해 2~3단계의 공정을 단순화하면서도 더 많은 캐패시턴스를 확보할 수 있다.

제2도 (a) 내지 (e)는 본 발명에 의한 자기정합 스택캐패시터의 제1실시예에 따른 제조공정을 나타낸 종단면도로서, 종래도면과 동일부분에는 동일부호를 사용하여 설명한다. 이에 도시한 바와 같이, 실리콘 기판(1)상에 USG등과 같은 제1산화막(3)을 형성하고 그 위에 도핑안된 폴리실리콘(4)을 증착한다. 여기서 제1산화막(3)과 도핑안된 폴리실리콘(4)층의 두께는 두 물질의 식각 선택비(etch selectivity)를 고려하여 결정한다. 도핑안된 폴리실리콘(4)증착후 사진식각공정을 이용하여 원하는 콘택홀크기만큼 패터닝(patterning)한다.

다음, 제2도 (b)에 도시된 바와 같이 HLD와 같은 제2산화막(5)을 형성한 후 포토공정으로 원하는 크기로 한정하여 1단계 식각을 통해 상기 실리콘 기판(1)까지 건식식각하여 자기정합된 콘택홀을 형성한다. 이때, 상기 제2산화막(5)과 도핑안된 폴리실리콘(4)은 에치선택비 및 Cb/Cs를 고려하여 적절한 두께로 형성한다.

다음, 제2도 (c)에 도시된 바와 같이 도핑된 폴리실리콘(7)을 증착한 후 건식식각공정으로 폴리사이드월을 형성한다.

다음에, 제2도 (d)에 도시된 바와 같이, 노출된 실리콘 표면상에 선택적(selective)-텅스텐(W)(하부전극)(8)을 형성한다. 이때, 하부전극(8) 재료로는 텅스텐 대신에 고융점금속(refractory metal), 티타늄(Ti), Ta 또는 고융점금속 실리사이드(refractory metal silicide)인 WSi₂, TaSi₂, TiSi₂등을 적용할 수 있다.

다음 제2도(e)에 도시된 바와 같이, 습식-딥(WET-DIP)공정으로 남아있는 산화막(5)을 제거한 후 Ta₂O₅와 같은 유전막(9)을 Ta(OC₂H₅)₅(Tantalum Ethoxide)와 O₂기체를 소스로 하여 LPCVD, PECVD등의 방법으로 증착한다.

Ta₂O₅의 막질의 향상을 위해 O₂-플라즈마 어닐링 또는 2단계 어닐링(UV-O₃anneal+dry-O₂anneal)을 실시한다.

최종적으로 Ta₂O₅의 상부전극(10)으로 TiN 이나, Ta, W, Mo등과 같은 고융점금속 또는 금속실리사이드를 사용하여 증착한다.

제3도 (a) 내지 (d)는 본 발명에 따른 반도체소자의 자기정합 스택캐패시터의 제2실시예를 나타낸 도면으로서, 상기 제1실시예와 공정이 유사하다.

먼저, 제3도 (a)에 도시된 바와 같이, 실리콘 기판상에 USG 등과 같은 산화막(3)을 형성하고 그 위에 도핑안된 폴리실리콘(4)을 장착한 후 사진식각공정을 이용하여 원하는 콘택홀 크기만큼 구분(define)한다.

다음 제3도(b)에 도시된 바와 같이, HLD등과 같은 제2산화막(5)층을 형성한 후 포토리소그래피공정으로 원하는 크기만큼 한정한 후 1단계 식각(one-step-etch)을 통해 상기 실리콘기판(1)까지 건식에치하여 자기정합콘택홀을 형성한다.

다음, 제3도(c)에 도시된 바와 같이, 도핑된 폴리실리콘(7)을 증착하고, 건식식각방법으로 폴리사이드월을 형성한 후, 급속열처리(Rapid Thermal Annealing) 방법을 통해 짧은 시간동안 열처리하고, 습식-딥 공정을 통해 상기 제2산화막(5)층을 제거한다.

다음, 제3도(d)에 도시된 바와 같이, 상기 도핑된 폴리실리콘(7)을 질화처리하여 실리콘 표면을 질화하여 도시된 바와 같이, Ta₂O₅증착시 Native 산화막 또는 Interface 실리콘 산화막 형성을 억제한다.

질화처리후 Ta(OC₂H₅)₅와 O₂를 소스로 하여 LPCVD, RF-PECVD 또는 ECR-PECVD 방법으로 Ta₂O₅박막의 유전막(18)을 형성한 후, O₂-플라즈마 열처리 또는 UV-O₃어닐 + 건식O₂어닐 방법으로 Ta₂O₅유전막(18)의 전기적인 안정을 기한다.

마지막으로 Ta₂O₅유전막(18)의 상부전극(19)을 TiN, W, WMo 또는 TaN등을 사용하여 증착한다.

상기한 바아같은 본 발명에 의하면, 기존의 64M S-MASK캐패시터 형성을 위한 공정수보다 1_~2단계의 공정을 단순화(2MASK 층)할 수 있으며, 현 64M공정에서 필러게이트 상부의 뾰족한 부분없이 캐패시터 하부전극이 형성된다.

또한, Ta₂O₅하부전극으로 가장 유력한 W을 기존의 실린더구조 이상의 캐패시터 영역으로 확보할 수 있으며, 폴리사이드월 형성후, Ti층을 선택적으로(selective)형성한 후, 질화처리하여 울퉁불퉁한 텅스텐 조직(Rugged Tungsten Morphology)을 갖는 전극을 형성할 수 있게 됨에 따라 캐패시턴스를 보다 증대시킬 수 있다.

그리고, 산화막과 마스킹물질인 도핑안된 폴리실리콘의 식각선택비가 매우 크고, 그 마스킹물질을 열처리를 통해 도핑시킴으로써, 이를 하부전극으로 적용함에 따라 Ta₂O₅의 하부전극으로 가장 유력한 텅스텐 (W)을 기존의 실린더구조 이상의 캐패시터 영역으로 확보할 수 있고, 아울러 전반적으로 공정이 용이해지는 효과가 있다.

Claims

(3회 정정) 불순물영역이 형성되어 있는 기판상에 제1산화막을 형성하는 공정과; 상기 제1산화막 위에 도핑안된 폴리실리콘을 증착하고, 선택적으로 패터닝하는 공정과; 상기 패터닝된 도핑안된 폴리실리콘의 소정영역 제2산화막패턴을 형성하는 공정과; 상기 제2산화막패턴 및 도핑안된 폴리실리콘을 마스크로 하여 상기 제1산화막 및 기판까지 식각하여 콘택홀을 형성하는 공정과; 상기 구조물의 상부에 도핑된 폴리실리콘을 증착한 후, 건식식각에 의해 제2산화막패턴 및 콘택홀 측면에 폴리사이드월을 형성하고, 급속열처리(Rapid Thermal Annealing)방법을 통해 짧은 시간동안 열처리하는 공정과; 상기 제2산화막패턴을 제거한 후, 상기 도핑된 폴리실리콘 및 폴리사이드월의 표면을 질화처리하는 공정과; 상기 구조물 상에 Ta₂O₅유전막을 형성하는 공정과; 상기 Ta₂O₅유전막 상에 상부전극으로 고융점금속 또는 금속실리사이드를 증착하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
(정정) 제1항에 있어서, 상기 제2산화막패턴은 습식 식각을 통해 제거하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
(3회 정정) 제1항에 있어서, 상기 Ta₂O₅유전막은 Ta(OC₂H₅)₅와 O₂를 소스로 하여 LPCVD, RF-PECVD 또는 ECR-PECVD 방법을 통해 형성하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.
(정정) 제1항에 있어서, 상기 상부전극은 TiN, W, WMo, TaN 또는 금속실리사이드 중에 선택된 하나의 재질을 통해 형성하는 것을 특징으로 하는 반도체소자의 자기정합 스택캐패시터 형성방법.