JPH04144278A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH04144278A JPH04144278A JP2268810A JP26881090A JPH04144278A JP H04144278 A JPH04144278 A JP H04144278A JP 2268810 A JP2268810 A JP 2268810A JP 26881090 A JP26881090 A JP 26881090A JP H04144278 A JPH04144278 A JP H04144278A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/954—Making oxide-nitride-oxide device
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置およびその製造方法に関し、
特に、ダイナミック型ランタムアクセスメモリ（以下、
ＤＲＡＭと称す）の構造および製造方法に関するもので
ある。
特に、ダイナミック型ランタムアクセスメモリ（以下、
ＤＲＡＭと称す）の構造および製造方法に関するもので
ある。
〔従来の技術］
以下、従来のＤＲＡＭのメモリセル部の形成工程の一部
について第４図（Ａ）ないし第４図（Ｆ）を参照しなか
ら説明する。
について第４図（Ａ）ないし第４図（Ｆ）を参照しなか
ら説明する。
ます、少なくとも活性領域かＰ型である半導体基板（１
３）表面上に活性領域を分離絶縁するための素子分離領
域（１４）をいわゆるＬＯＣＯ３（１，ｏｃａｌ ０ｘ
ｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法を用いて形
成１−る。
３）表面上に活性領域を分離絶縁するための素子分離領
域（１４）をいわゆるＬＯＣＯ３（１，ｏｃａｌ ０ｘ
ｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法を用いて形
成１−る。
（第４図（Ａ））。
次に、ゲート酸化膜不純物をドープしたポリシリコン層
および酸化膜を順次形成し、写真製版およびエツチング
によってそわらを選択的に除去する。その後、所定厚さ
の酸化絶縁膜を堆積させ、異方性エツチングを施すこと
によって、ゲートの側壁に絶縁層を形成する。以上の工
程をへて得られたゲート電極部（１５）をマスクにして
、ｎ型不純物イオンを半導体基板（１３）表面上に注入
し、不純物領域を形成し第４メ（Ｂ）に示す状態となる
。ここで活性領域上の２本のゲートにはさまれた領域は
ＭｏＳトランジスタのトレイン部（１６）を構成し活性
領域上のゲートとフィールド部のゲートによりはさまわ
た領域はＭＯＳトランジスタのソース領域（１７）を構
成する。
および酸化膜を順次形成し、写真製版およびエツチング
によってそわらを選択的に除去する。その後、所定厚さ
の酸化絶縁膜を堆積させ、異方性エツチングを施すこと
によって、ゲートの側壁に絶縁層を形成する。以上の工
程をへて得られたゲート電極部（１５）をマスクにして
、ｎ型不純物イオンを半導体基板（１３）表面上に注入
し、不純物領域を形成し第４メ（Ｂ）に示す状態となる
。ここで活性領域上の２本のゲートにはさまれた領域は
ＭｏＳトランジスタのトレイン部（１６）を構成し活性
領域上のゲートとフィールド部のゲートによりはさまわ
た領域はＭＯＳトランジスタのソース領域（１７）を構
成する。
次に、半導体基板表面上に絶縁膜を堆積させ写真製版お
よびエツチングによって選択的にトレイン部を開孔させ
る。更に、半導体基板全面に高融点金属層を堆積させ所
定形状にパターニングすることによりトレイン領域（１
６）と直接コンタクトされる導電配線層（１７）か形成
される。（第４図（Ｃ））。
よびエツチングによって選択的にトレイン部を開孔させ
る。更に、半導体基板全面に高融点金属層を堆積させ所
定形状にパターニングすることによりトレイン領域（１
６）と直接コンタクトされる導電配線層（１７）か形成
される。（第４図（Ｃ））。
以上の工程をへて得られたゲート電極部（１５）はＤＲ
ＡＭメモリセル部のワード線を構成し、導電配線層（１
７）はビット線を構成する。
ＡＭメモリセル部のワード線を構成し、導電配線層（１
７）はビット線を構成する。
次に、絶縁膜を堆積させ写真製版およびエツチングによ
り、ソース領域を開孔させる。更に、ポリシリコンを所
定形状にパターニングし、ソース領域（１７）とコンタ
クトをとったキャパシタ下部電極（１８）を形成する。
り、ソース領域を開孔させる。更に、ポリシリコンを所
定形状にパターニングし、ソース領域（１７）とコンタ
クトをとったキャパシタ下部電極（１８）を形成する。
次に、キャパシタ下部電極を自然酸化させＣＶＤ法によ
り窒化膜を堆積させ更にこの窒化膜の表面を酸化して酸
化膜／窒化膜／酸化膜の多層構造をしたキャパシタ誘電
体膜（１９）を形成し、次に、この上面にポリシリコン
よりなるキャパシタ上部電極（２０）を形成する等の工
程を経てメモリセルか完成する。
り窒化膜を堆積させ更にこの窒化膜の表面を酸化して酸
化膜／窒化膜／酸化膜の多層構造をしたキャパシタ誘電
体膜（１９）を形成し、次に、この上面にポリシリコン
よりなるキャパシタ上部電極（２０）を形成する等の工
程を経てメモリセルか完成する。
（発明か解決しようとする課題）
以上の工程を経て形成されるＤＲＡＭのメモリセルのキ
ャパシタ部には次の様な問題点かあった。
ャパシタ部には次の様な問題点かあった。
第５図および第６図を参照しなから説明する。
第５図はキャパシタ誘電体膜の窒化膜をデポジションす
る際に用いるＣＶＤ装置の断面を示す。
る際に用いるＣＶＤ装置の断面を示す。
又、第６図は問題となるキャパシタ部の断面構造を示す
。
。
従来のキャパシタ部てはポリシリコンにより形成された
キャパシタ下部電極表面は水成は大気中の酸素と反応し
て１０人前後の自然酸化膜て覆われている。この上面に
ＣＶＤ法により窒化膜をデポジションする場合、ＣＶＤ
炉（２１）の外周をヒーター（２２）で熱している状態
てウェハ（２３）かＣＶＤ炉内に機械搬送で自動挿入さ
れる。この自動挿入時ＣＶＤ炉内に外気がウェハと同時
に巻きこまれ炉内の温度か４００℃以上の高温であるた
め外気中の酸素と反応してキャパシタ下部電極を形成す
るポリシリコンか自然酸化膜を介して更に酸化される。
キャパシタ下部電極表面は水成は大気中の酸素と反応し
て１０人前後の自然酸化膜て覆われている。この上面に
ＣＶＤ法により窒化膜をデポジションする場合、ＣＶＤ
炉（２１）の外周をヒーター（２２）で熱している状態
てウェハ（２３）かＣＶＤ炉内に機械搬送で自動挿入さ
れる。この自動挿入時ＣＶＤ炉内に外気がウェハと同時
に巻きこまれ炉内の温度か４００℃以上の高温であるた
め外気中の酸素と反応してキャパシタ下部電極を形成す
るポリシリコンか自然酸化膜を介して更に酸化される。
従って窒化膜デポ後、キャパシタ下部電極（２４）北に
は不必要に厚い酸化膜（２５）がてき、この上部に窒化
膜（２６）がデポジションされた状態となる。上記酸化
膜は膜厚増加にともなうキャパシタ容量の減少をひきお
こすたけてなくキャパシタ誘電体膜の信頼性の低下にも
つなかっている。
は不必要に厚い酸化膜（２５）がてき、この上部に窒化
膜（２６）がデポジションされた状態となる。上記酸化
膜は膜厚増加にともなうキャパシタ容量の減少をひきお
こすたけてなくキャパシタ誘電体膜の信頼性の低下にも
つなかっている。
この発明は、−上記のような問題点を解消するためにな
されたもので、自然酸化膜の発生か抑止でき、キャパシ
タの容量の減少もなく、信頼性の向上か図られる半導体
記憶装置およびその製造方法を得ることを目的とする。
されたもので、自然酸化膜の発生か抑止でき、キャパシ
タの容量の減少もなく、信頼性の向上か図られる半導体
記憶装置およびその製造方法を得ることを目的とする。
この発明に係る半導体記憶装置は、第１導電型の活性領
域を有する半導体基板と、前記半導体基板表面に形成さ
れ、前記活性領域を分離絶縁する素子分離領域と、前記
半導体基板の表面に形成され、互いに略平行に配された
複数のゲート電極とこのゲート電極を挟んて、前記活性
領域表面近傍に形成された第２４電型の不純物拡散領域
と、前記ゲート電極の上面および側壁を覆う絶縁層と、
前記不純物拡散領域の一部と電気的に接続されるととも
に前記ゲート電極を覆う絶縁膜の表面上において前記ゲ
ート電極と略直角をなして形成された導電配線層と、前
記導電配線層の上面および側壁を覆う絶縁層と前記不純
物拡散領域の一部と電気的に接続されるとともに前記導
電配線層を覆う絶縁膜の表面上において所定形状にバタ
ーニングされたポリシリコンによりなるキャパシタ下部
電極と、前記キャパシタ下部電極の表面上に形成された
酸化膜／窒化膜／窒化酸化膜の多層構造をしたキャパシ
タ誘電体層と、前記キャパシタ誘電体層表面上に形成さ
れたキャパシタ上部電極とを備えており、キャパシタ誘
電体層を構成する窒化酸化膜の組成がＳｉＯユＮユ（０
＜ｘ＜４）で膜厚が１５八以下としたものである。
域を有する半導体基板と、前記半導体基板表面に形成さ
れ、前記活性領域を分離絶縁する素子分離領域と、前記
半導体基板の表面に形成され、互いに略平行に配された
複数のゲート電極とこのゲート電極を挟んて、前記活性
領域表面近傍に形成された第２４電型の不純物拡散領域
と、前記ゲート電極の上面および側壁を覆う絶縁層と、
前記不純物拡散領域の一部と電気的に接続されるととも
に前記ゲート電極を覆う絶縁膜の表面上において前記ゲ
ート電極と略直角をなして形成された導電配線層と、前
記導電配線層の上面および側壁を覆う絶縁層と前記不純
物拡散領域の一部と電気的に接続されるとともに前記導
電配線層を覆う絶縁膜の表面上において所定形状にバタ
ーニングされたポリシリコンによりなるキャパシタ下部
電極と、前記キャパシタ下部電極の表面上に形成された
酸化膜／窒化膜／窒化酸化膜の多層構造をしたキャパシ
タ誘電体層と、前記キャパシタ誘電体層表面上に形成さ
れたキャパシタ上部電極とを備えており、キャパシタ誘
電体層を構成する窒化酸化膜の組成がＳｉＯユＮユ（０
＜ｘ＜４）で膜厚が１５八以下としたものである。
また、この発明に係る半導体装置の製造方法は、第１導
電型の活性領域を有する半導体基板の表面上に、前記活
性領域を分離絶縁する素子分離領域を形成する上程と、
この素子分離領域を形成した後に前記＄導体基板表面に
互いに略平行に複数本配され、かつ上面を絶縁膜て覆わ
れたゲート電極を形成する工程と、前記ゲート電極をマ
スクとして、＃−導体基板表面に第２導電型の不純物イ
オンを注入し不純物領域を形成する工程と、前記ケト電
極と略直角をなして形成され、前記不純物領域の一部と
電気的に接続する導電配線層を形成する工程と、前記導
電配線層の上面を覆う絶縁層を形成する工程と、前記不
純物拡散領域の一部と電気的に接続されるとともに前記
導電配線層を覆う絶縁層の表面上において所定形状にバ
ターニングされたキャパシタ下部電極を形成する工程と
、前記キャパシタ下部電極の表面上に酸化膜／窒化膜／
窒化酸化膜の多層構造をしたキャパシタ誘電体層を形成
する工程と、前記キャパシタ誘電体層表面上にキャパシ
タ上部電極を形成する工程とを備えており、キャパシタ
誘電体膜を構成する窒化酸化膜は下部電極のポリシリコ
ンを常温・常圧の空気中に放置することにより１５Å以
下の自然酸化膜を形成し、更に前記自然酸化膜を窒素を
含む雰囲気内で高速熱窒化するようにしたものである。
電型の活性領域を有する半導体基板の表面上に、前記活
性領域を分離絶縁する素子分離領域を形成する上程と、
この素子分離領域を形成した後に前記＄導体基板表面に
互いに略平行に複数本配され、かつ上面を絶縁膜て覆わ
れたゲート電極を形成する工程と、前記ゲート電極をマ
スクとして、＃−導体基板表面に第２導電型の不純物イ
オンを注入し不純物領域を形成する工程と、前記ケト電
極と略直角をなして形成され、前記不純物領域の一部と
電気的に接続する導電配線層を形成する工程と、前記導
電配線層の上面を覆う絶縁層を形成する工程と、前記不
純物拡散領域の一部と電気的に接続されるとともに前記
導電配線層を覆う絶縁層の表面上において所定形状にバ
ターニングされたキャパシタ下部電極を形成する工程と
、前記キャパシタ下部電極の表面上に酸化膜／窒化膜／
窒化酸化膜の多層構造をしたキャパシタ誘電体層を形成
する工程と、前記キャパシタ誘電体層表面上にキャパシ
タ上部電極を形成する工程とを備えており、キャパシタ
誘電体膜を構成する窒化酸化膜は下部電極のポリシリコ
ンを常温・常圧の空気中に放置することにより１５Å以
下の自然酸化膜を形成し、更に前記自然酸化膜を窒素を
含む雰囲気内で高速熱窒化するようにしたものである。
〔作用）
窒化酸化膜は酸化膜よりも酸化種か通りにくいという耐
酸化性かある。キャパシタ下部電極を形成するポリシリ
コンの表面の自然酸化膜を高速熱窒化し１５Å以下の窒
化酸化膜を形成する。ひきつつきキャパシタ誘電体膜と
して用いる窒化膜をＣＶＤ法によりデポジションするた
めにウェハを炉に挿入する際ＣＶＤ炉に巻き込まれる酸
素は自然酸化膜か窒化酸化膜になりでいるためポリシリ
コンと反応して酸化膜か厚くなることかなくキャパシタ
の容量か減少することかなく、誘電体膜の信頼性も向上
する。
酸化性かある。キャパシタ下部電極を形成するポリシリ
コンの表面の自然酸化膜を高速熱窒化し１５Å以下の窒
化酸化膜を形成する。ひきつつきキャパシタ誘電体膜と
して用いる窒化膜をＣＶＤ法によりデポジションするた
めにウェハを炉に挿入する際ＣＶＤ炉に巻き込まれる酸
素は自然酸化膜か窒化酸化膜になりでいるためポリシリ
コンと反応して酸化膜か厚くなることかなくキャパシタ
の容量か減少することかなく、誘電体膜の信頼性も向上
する。
（発明の実施例）
第１図は本発明の一実施例に用いるランプアニールの断
面構造を示す図である。また、第２図はこの発明の一実
施例により形成されたキャパシタ部の断面図である。図
において（１）は反応管、（２）はハロゲンランプ、（
３）はウェハ、（４）はサセプタ、（５）は反応管のふ
た、（６）は減圧排気口、（７）は反応ガス口を示す。
面構造を示す図である。また、第２図はこの発明の一実
施例により形成されたキャパシタ部の断面図である。図
において（１）は反応管、（２）はハロゲンランプ、（
３）はウェハ、（４）はサセプタ、（５）は反応管のふ
た、（６）は減圧排気口、（７）は反応ガス口を示す。
（８）はストレージノード、（９）は窒化酸化膜、（１
０）は窒化膜、（１１）は酸化膜、（１２）はセルプレ
ートを示す。ランプアニール装置の動作はウェハ（３）
をサセプタ（４）の上に配置し、反応管（１）内にウェ
ハを挿入後ふた（５）をしめ、減圧排気口（６）より管
内を減圧し、反応ガス口（７）より反応ガスを入れ、管
内に反応ガスを流した状態でハロゲンランプ（２）より
ウェハに熱を加えてウェハ表面と反応ガスを反応させる
。ＤＲＡＭのキャパシタ部を形成する際ポリシリコンで
形成されたセルプレート（８）の上面は水や大気中の酸
素と反応してできた自然酸化膜で覆われている。誘電体
膜として窒化膜をデポジションする前に前記ランプアニ
ール装置を用いて自然酸化膜を窒化する。すると、スト
レージノードは窒化酸化膜で覆われた状態となり、次工
程でＣＶＤ法による窒化膜デボ時ＣＶＤ炉内に巻き込ま
れる大気中の酸素とふれても窒化酸化膜で覆われている
ためにこれ以上は酸化されない。更に前記窒化膜上に酸
化膜を形成しセルプレートを形成した時のストレージノ
ードとセルプレートでかこまれた酸化膜と窒化膜の多層
膜の膜厚は巻き込み酸化による膜厚増加がないため容量
減少がないとともに信頼性も向上する。
０）は窒化膜、（１１）は酸化膜、（１２）はセルプレ
ートを示す。ランプアニール装置の動作はウェハ（３）
をサセプタ（４）の上に配置し、反応管（１）内にウェ
ハを挿入後ふた（５）をしめ、減圧排気口（６）より管
内を減圧し、反応ガス口（７）より反応ガスを入れ、管
内に反応ガスを流した状態でハロゲンランプ（２）より
ウェハに熱を加えてウェハ表面と反応ガスを反応させる
。ＤＲＡＭのキャパシタ部を形成する際ポリシリコンで
形成されたセルプレート（８）の上面は水や大気中の酸
素と反応してできた自然酸化膜で覆われている。誘電体
膜として窒化膜をデポジションする前に前記ランプアニ
ール装置を用いて自然酸化膜を窒化する。すると、スト
レージノードは窒化酸化膜で覆われた状態となり、次工
程でＣＶＤ法による窒化膜デボ時ＣＶＤ炉内に巻き込ま
れる大気中の酸素とふれても窒化酸化膜で覆われている
ためにこれ以上は酸化されない。更に前記窒化膜上に酸
化膜を形成しセルプレートを形成した時のストレージノ
ードとセルプレートでかこまれた酸化膜と窒化膜の多層
膜の膜厚は巻き込み酸化による膜厚増加がないため容量
減少がないとともに信頼性も向上する。
その他の実施例を第３図（Ａ）及び第３図（Ｂ）を用い
て説明する。図において、（９）はカーボンヒータ、（
１０）はシャッタ、（１１）はサセプタ、（１２）はウ
ェハである。動作はウェハをサセプタにロードし１０ｃ
ｍ角のカーボンヒータを加熱した状態でウェハをサセプ
タごとヒータと１〜２ｍｍに近接して平行に置き間のシ
ャッタを除く間たけ黒体輻射によるフォトレがウェハに
注がれる。
て説明する。図において、（９）はカーボンヒータ、（
１０）はシャッタ、（１１）はサセプタ、（１２）はウ
ェハである。動作はウェハをサセプタにロードし１０ｃ
ｍ角のカーボンヒータを加熱した状態でウェハをサセプ
タごとヒータと１〜２ｍｍに近接して平行に置き間のシ
ャッタを除く間たけ黒体輻射によるフォトレがウェハに
注がれる。
チャンバー内で窒素カスを流しながら上記の方法でスト
レージノードを形成するポリシリコン表面の自然酸化膜
を加熱することにより窒化して次工程の窒化膜デボ時に
巻き込みによる酸化を防ぐことができる。
レージノードを形成するポリシリコン表面の自然酸化膜
を加熱することにより窒化して次工程の窒化膜デボ時に
巻き込みによる酸化を防ぐことができる。
ストレージノードを形成するポリシリコンの表面の自然
酸化膜を高速熱窒化して窒化酸化膜で覆うと炉に挿入す
る際の巻き込み酸化がなくキャパシタ誘電体膜の膜厚の
増加を防ぎキャパシタの容量減少をさけることができる
。更にデバイスとして用いる際、信頼性を向上させるこ
とかできる。
酸化膜を高速熱窒化して窒化酸化膜で覆うと炉に挿入す
る際の巻き込み酸化がなくキャパシタ誘電体膜の膜厚の
増加を防ぎキャパシタの容量減少をさけることができる
。更にデバイスとして用いる際、信頼性を向上させるこ
とかできる。
第１図は本発明の詳細な説明するための工程の中間段階
に用いる装置の概略図、第２図は前記装置を用いること
により形成されたキャパシタ誘電体膜の断面の一部を示
す図、第３図（Ａ）及び第３図（Ｂ）は本発明のその他
の実施例について用いる装置の各概略図、第４図（Ａ）
ないし第４図（Ｆ）はＤＲＡＭ製造工程の主な段階にお
けるメモリセルの断面図５第５図はキャパシタ誘電体膜
を形成する際に用いるＣＶＤ装置の概略図、第６図は従
来技術でのＢ題を説明するためのキャパシタ誘電体部の
断面図である。 図において、（２）はハロゲンランプ、（３）はウェハ
、（８）はキャパシタ下部電極、（９）は窒化酸化膜、
（ｌＯ）は窒化膜、（１１）は酸化膜、（１２）はキャ
パシタ上部電極である。
に用いる装置の概略図、第２図は前記装置を用いること
により形成されたキャパシタ誘電体膜の断面の一部を示
す図、第３図（Ａ）及び第３図（Ｂ）は本発明のその他
の実施例について用いる装置の各概略図、第４図（Ａ）
ないし第４図（Ｆ）はＤＲＡＭ製造工程の主な段階にお
けるメモリセルの断面図５第５図はキャパシタ誘電体膜
を形成する際に用いるＣＶＤ装置の概略図、第６図は従
来技術でのＢ題を説明するためのキャパシタ誘電体部の
断面図である。 図において、（２）はハロゲンランプ、（３）はウェハ
、（８）はキャパシタ下部電極、（９）は窒化酸化膜、
（ｌＯ）は窒化膜、（１１）は酸化膜、（１２）はキャ
パシタ上部電極である。
Claims (2)
- （１）第１導電型の活性領域を有する半導体基板と、前
記半導体基板表面に形成され、前記活性領域を分離絶縁
する素子分離領域と、前記半導体基板の表面に形成され
、互いに略平行に配された複数のゲート電極とこのゲー
ト電極を挟んで、前記活性領域表面近傍に形成された第
２導電型の不純物拡散領域と、前記ゲート電極の上面お
よび側壁を覆う絶縁層と、前記不純物拡散領域の一部と
電気的に接続されるとともに前記ゲート電極を覆う絶縁
膜の表面上において前記ゲート電極と略直角をなして形
成された導電配線層と、前記導電配線層の上面および側
壁を覆う絶縁層と前記不純物拡散領域の一部と電気的に
接続されるとともに前記導電配線層を覆う絶縁膜の表面
上において所定形状にパターニングされたポリシリコン
によりなるキャパシタ下部電極と、前記キャパシタ下部
電極の表面上に形成された酸化膜／窒化膜／窒化酸化膜
の多層構造をしたキャパシタ誘電体層と、前記キャパシ
タ誘電体層表面上に形成されたキャパシタ上部電極とを
備えた半導体記憶装置においてキャパシタ誘電体層を構
成する窒化酸化膜の組成がＳｉＯ＿ｘＮ＿４＿−＿ｘ（
０＜ｘ＜４）で膜厚が１５Å以下であることを特徴とす
る半導体記憶装置。 - （２）第１導電型の活性領域を有する半導体基板の表面
上に、前記活性領域を分離絶縁する素子分離領域を形成
する工程と、この素子分離領域を形成した後に前記半導
体基板表面に互いに略平行に複数本配され、かつ上面を
絶縁膜で覆われたゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして、半導体基板表面に第２導電型
の不純物イオンを注入し不純物領域を形成する工程と、
前記ゲート電極と略直角をなして形成され、前記不純物
領域の一部と電気的に接続する導電配線層を形成する工
程と、前記導電配線層の上面を覆う絶縁層を形成する工
程と、前記不純物拡散領域の一部と電気的に接続される
とともに前記導電配線層を覆う絶縁層の表面上において
所定形状にパターニングされたキャパシタ下部電極を形
成する工程と、前記キャパシタ下部電極の表面上に酸化
膜／窒化膜／窒化酸化膜の多層構造をしたキャパシタ誘
電体層を形成する工程と、前記キャパシタ誘電体層表面
上にキャパシタ上部電極を形成する工程と、を備えた半
導体記憶装置の製造方法においてキャパシタ誘電体膜を
構成する窒化酸化膜は下部電極のポリシリコンを常温・
常圧の空気中に放置することにより１５Å以下の自然酸
化膜を形成し、更に前記自然酸化膜を窒素を含む雰囲気
内で高速熱窒化することにより得ることを特徴とする半
導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268810A JPH04144278A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置およびその製造方法 |
| DE4132820A DE4132820A1 (de) | 1990-10-05 | 1991-10-02 | Halbleitereinrichtung mit kondensator und herstellungsverfahren fuer dieselbe |
| US08/403,614 US5523596A (en) | 1990-10-05 | 1995-03-14 | Semiconductor device having capacitor and manufacturing method therefor |
| US08/467,641 US5683929A (en) | 1990-10-05 | 1995-06-06 | Method of manufacturing a semiconductor device having a capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268810A JPH04144278A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144278A true JPH04144278A (ja) | 1992-05-18 |
Family
ID=17463576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268810A Pending JPH04144278A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5523596A (ja) |
| JP (1) | JPH04144278A (ja) |
| DE (1) | DE4132820A1 (ja) |
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|---|---|---|---|---|
| JPH05190796A (ja) * | 1991-07-30 | 1993-07-30 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ・セル用誘電体皮膜およびその形成方法 |
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| KR100253270B1 (ko) * | 1995-12-30 | 2000-04-15 | 김영환 | 반도체소자의 자기정합 스택캐패시터 형성방법 |
| US5731235A (en) * | 1996-10-30 | 1998-03-24 | Micron Technology, Inc. | Methods of forming a silicon nitrite film, a capacitor dielectric layer and a capacitor |
| US5747369A (en) * | 1997-01-13 | 1998-05-05 | Chartered Semiconductor Manufacturing Ltd. | Formation of a capacitor using a sacrificial etch stop |
| US6063713A (en) * | 1997-11-10 | 2000-05-16 | Micron Technology, Inc. | Methods for forming silicon nitride layers on silicon-comprising substrates |
| KR100467475B1 (ko) * | 1997-12-30 | 2005-06-07 | 주식회사 하이닉스반도체 | 반도체장치의캐패시터형성방법 |
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| US6528364B1 (en) | 1998-08-24 | 2003-03-04 | Micron Technology, Inc. | Methods to form electronic devices and methods to form a material over a semiconductive substrate |
| US6204142B1 (en) * | 1998-08-24 | 2001-03-20 | Micron Technology, Inc. | Methods to form electronic devices |
| US6596577B2 (en) * | 1998-08-25 | 2003-07-22 | Micron Technology, Inc. | Semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry |
| TW437010B (en) * | 1998-09-08 | 2001-05-28 | Siemens Ag | A layer-arrangement with a material-layer and a diffusion-barrier against diffusable material-components |
| US6171978B1 (en) * | 1999-05-27 | 2001-01-09 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing capacitor dielectric |
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| US6399519B1 (en) * | 1999-12-07 | 2002-06-04 | Advanced Micro Devices, Inc. | Method for establishing ultra-thin gate insulator having annealed oxide and oxidized nitride |
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| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| US6562684B1 (en) | 2000-08-30 | 2003-05-13 | Micron Technology, Inc. | Methods of forming dielectric materials |
| US6495475B2 (en) | 2001-03-28 | 2002-12-17 | Atmel Corporation | Method for fabrication of a high capacitance interpoly dielectric |
| US6518200B2 (en) | 2001-06-07 | 2003-02-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Graded composite layer and method for fabrication thereof |
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| US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| TW566366U (en) * | 2002-09-27 | 2003-12-11 | Wus Tech Co Ltd | Labor-saving portable battery equipment for power-driven walking assisted scooter |
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| JPS622563A (ja) * | 1985-06-27 | 1987-01-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR920005632B1 (ko) * | 1987-03-20 | 1992-07-10 | 가부시기가이샤 히다찌세이사꾸쇼 | 다층 산화 실리콘 질화 실리콘 유전체의 반도체장치 및 그의 제조방법 |
| US4764248A (en) * | 1987-04-13 | 1988-08-16 | Cypress Semiconductor Corporation | Rapid thermal nitridized oxide locos process |
| JP2796293B2 (ja) * | 1987-06-19 | 1998-09-10 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JPS63316456A (ja) * | 1987-06-19 | 1988-12-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
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1990
- 1990-10-05 JP JP2268810A patent/JPH04144278A/ja active Pending
-
1991
- 1991-10-02 DE DE4132820A patent/DE4132820A1/de not_active Ceased
-
1995
- 1995-03-14 US US08/403,614 patent/US5523596A/en not_active Expired - Lifetime
- 1995-06-06 US US08/467,641 patent/US5683929A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| DE4132820A1 (de) | 1992-04-09 |
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