JPS61295644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61295644A JPS61295644A JP13692785A JP13692785A JPS61295644A JP S61295644 A JPS61295644 A JP S61295644A JP 13692785 A JP13692785 A JP 13692785A JP 13692785 A JP13692785 A JP 13692785A JP S61295644 A JPS61295644 A JP S61295644A
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- Japan
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- film
- layer
- doped polysilicon
- insulating film
- doped poly
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- Formation Of Insulating Films (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にシリコン
ゲート型のＭＯＳ−ＤＲＡＭ、ＥＰＲＯＭ等に好適な絶
縁膜の形成方法に係る。
ゲート型のＭＯＳ−ＤＲＡＭ、ＥＰＲＯＭ等に好適な絶
縁膜の形成方法に係る。
第５図は、２層ポリシリコン構造の２層目絶縁膜形成方
法の第１の従来例を示したものであシ、以下項を追って
各構成要素の形成方法を説明する。
法の第１の従来例を示したものであシ、以下項を追って
各構成要素の形成方法を説明する。
まず同図（ａ）に示す如く、シリコン基板１上に酸化膜
、あるいは窒化膜から成る１層目絶縁膜２を数百λ程度
形成する。次に、この１層目絶縁膜２上ＫＬＰＣＶＤ法
によ）、ノンドープポリシリコン膜３．０００〜４，０
００人程変成膜した後、Ｎ型ドーパントとしてリンを１
０２°個／−程度拡散してＮ＋活性層となし、これによ
シ１層目のドープドポリシリコン膜３を得る。そして同
図（ｂ）に示す如く、この１層目のドープドポリシリコ
ン膜３に９００〜１．０００℃、１０〜２０分の酸化条
件で熱的酸化処理を施こす事により、高濃度のリンを含
有するシリコン酸化膜（ｓｔｏ、 ）を１００〜５００
λ程度形成し、２層目絶縁膜４を得る。次いで、この２
層目絶縁膜４上に２層目のドープドポリシリコン膜（Ｎ
＋活性層）５を形成する（第１の従来例）。なお、２層
目絶縁膜４として、電気的安定性に優れ、高誘電率の窒
化シリコン膜（Ｓｉ、Ｎ、 、比誘電率ε＝６〜７程度
）ｔ−ＬＰＣＶＤ（減圧化学気相成長）法により形成し
てもかまわない（第２の従来例）。
、あるいは窒化膜から成る１層目絶縁膜２を数百λ程度
形成する。次に、この１層目絶縁膜２上ＫＬＰＣＶＤ法
によ）、ノンドープポリシリコン膜３．０００〜４，０
００人程変成膜した後、Ｎ型ドーパントとしてリンを１
０２°個／−程度拡散してＮ＋活性層となし、これによ
シ１層目のドープドポリシリコン膜３を得る。そして同
図（ｂ）に示す如く、この１層目のドープドポリシリコ
ン膜３に９００〜１．０００℃、１０〜２０分の酸化条
件で熱的酸化処理を施こす事により、高濃度のリンを含
有するシリコン酸化膜（ｓｔｏ、 ）を１００〜５００
λ程度形成し、２層目絶縁膜４を得る。次いで、この２
層目絶縁膜４上に２層目のドープドポリシリコン膜（Ｎ
＋活性層）５を形成する（第１の従来例）。なお、２層
目絶縁膜４として、電気的安定性に優れ、高誘電率の窒
化シリコン膜（Ｓｉ、Ｎ、 、比誘電率ε＝６〜７程度
）ｔ−ＬＰＣＶＤ（減圧化学気相成長）法により形成し
てもかまわない（第２の従来例）。
このように２層目絶縁膜４は、１層目と２層目のドープ
ドポリシリコン膜３，５とによシ挾持された構造となっ
ている。１層目のドープドポリシリコンｊＡ３、及び２
層目絶縁膜４は、例えばＥＰＲＯＭにおいては第１ポリ
シリコン電極、及び第２ゲート絶縁膜として夫々機能す
る。この第２ゲート絶縁膜としては、情報の書込み等の
電荷注入の際に電界強度を高くとる為、膜厚は薄い事が
望ましく、ま念注入によシ第１ポリシリコン電極中に蓄
積される電荷を、リークによって消滅させない為には、
第１ポリシリコン電極と第２ゲート絶縁膜間のエネルギ
ー障壁（仕事関数差）が高く、第２ゲート絶縁膜が高絶
縁性である事が要求される。また、例えばスタックド型
ＤＲＡＭメモリセルにおいては、上記２層目絶縁膜はキ
ャパシタ膜として機能する。このキャパシタ膜に対して
は、膜厚１００λ前後の超薄膜、大容量、更に電気的安
定性が要求されてくる。
ドポリシリコン膜３，５とによシ挾持された構造となっ
ている。１層目のドープドポリシリコンｊＡ３、及び２
層目絶縁膜４は、例えばＥＰＲＯＭにおいては第１ポリ
シリコン電極、及び第２ゲート絶縁膜として夫々機能す
る。この第２ゲート絶縁膜としては、情報の書込み等の
電荷注入の際に電界強度を高くとる為、膜厚は薄い事が
望ましく、ま念注入によシ第１ポリシリコン電極中に蓄
積される電荷を、リークによって消滅させない為には、
第１ポリシリコン電極と第２ゲート絶縁膜間のエネルギ
ー障壁（仕事関数差）が高く、第２ゲート絶縁膜が高絶
縁性である事が要求される。また、例えばスタックド型
ＤＲＡＭメモリセルにおいては、上記２層目絶縁膜はキ
ャパシタ膜として機能する。このキャパシタ膜に対して
は、膜厚１００λ前後の超薄膜、大容量、更に電気的安
定性が要求されてくる。
しかしながら、２層目絶縁膜４がポリシリコン酸化膜の
場合、不純物として高濃度のリンを含有し、このリンが
エレクトロントラップとして働く為、このポリシリコン
酸化膜は、所謂不完全絶縁体となる。この為仕事関数が
低下し、１層目のドープドポリシリコン膜３とのエネル
ギー障壁を十分とる事が出来ない為に、１層目のドープ
ドポリシリコン膜３中に蓄積される荷電体（エレクトロ
ン）はリークし易くなシ、リーク電流が増大する。
場合、不純物として高濃度のリンを含有し、このリンが
エレクトロントラップとして働く為、このポリシリコン
酸化膜は、所謂不完全絶縁体となる。この為仕事関数が
低下し、１層目のドープドポリシリコン膜３とのエネル
ギー障壁を十分とる事が出来ない為に、１層目のドープ
ドポリシリコン膜３中に蓄積される荷電体（エレクトロ
ン）はリークし易くなシ、リーク電流が増大する。
従ってＥＰＲＯＭに使用される場合、その記憶保持特性
、すなわち第２ゲート絶縁膜に対する高絶縁性の要求が
十分溝たされないという問題があった。
、すなわち第２ゲート絶縁膜に対する高絶縁性の要求が
十分溝たされないという問題があった。
また、１層目のドープドポリシリコン膜３中のリン濃度
が高い事から、熱的酸化の際、ポリシリコン酸化膜の成
膜速度が速くなシ、この為十分な膜厚制御が出来ず、数
百Å以下の良質な超薄膜が得られないという問題があっ
た。
が高い事から、熱的酸化の際、ポリシリコン酸化膜の成
膜速度が速くなシ、この為十分な膜厚制御が出来ず、数
百Å以下の良質な超薄膜が得られないという問題があっ
た。
更に２層目絶縁膜４が窒化膜の場合、１層目のドープド
ポリシリコン膜３は高濃度のリン全含有する為表面が酸
化され易く、ウェハーを２層目絶縁膜形成用装置内に配
置する際、第６図に示す如く外気の回シ込みにより、こ
の１層目のドープドポリシリコン膜３上に、低質の自然
酸化膜（Ｓｉｎ、）６が２０〜３０人程度形成膜れてし
まう。この自然酸化膜６は高濃度のリンを含有する事も
あって、これを下地として形成されるシリコン窒化１（
ＳｉｓＮ４）から成る２層目絶縁膜４はリーク電流、耐
圧等の電気的特性が低下するという問題があった。
ポリシリコン膜３は高濃度のリン全含有する為表面が酸
化され易く、ウェハーを２層目絶縁膜形成用装置内に配
置する際、第６図に示す如く外気の回シ込みにより、こ
の１層目のドープドポリシリコン膜３上に、低質の自然
酸化膜（Ｓｉｎ、）６が２０〜３０人程度形成膜れてし
まう。この自然酸化膜６は高濃度のリンを含有する事も
あって、これを下地として形成されるシリコン窒化１（
ＳｉｓＮ４）から成る２層目絶縁膜４はリーク電流、耐
圧等の電気的特性が低下するという問題があった。
また更に、上記２層目絶縁膜４がスタックド型ＤＲＡＭ
のキャパシタ膜として用いられる場合には、上記自然酸
化膜６の介在によシ十分な容量設定が出来ないという問
題もあった。
のキャパシタ膜として用いられる場合には、上記自然酸
化膜６の介在によシ十分な容量設定が出来ないという問
題もあった。
従って、この発明の目的は前記１層目のドープドポリシ
リコン膜３が高濃度のリンを含有する為に、酸化によっ
てその上層部に２層目絶縁膜を形成する場合、リーク電
流が大きいという問題と、成膜速度が速いという問題と
を解消した半導体装置の製造方法を提供する事にある。
リコン膜３が高濃度のリンを含有する為に、酸化によっ
てその上層部に２層目絶縁膜を形成する場合、リーク電
流が大きいという問題と、成膜速度が速いという問題と
を解消した半導体装置の製造方法を提供する事にある。
またこの発明の目的は、前記自然酸化膜が介在する為に
、２層目絶縁膜において電気的特性が低下するという問
題と、十分な容量設定が出来ないという問題とを解消し
た半導体装置の製造方法を提供する事にある。
、２層目絶縁膜において電気的特性が低下するという問
題と、十分な容量設定が出来ないという問題とを解消し
た半導体装置の製造方法を提供する事にある。
この発明に係る２層ポリシリコン構造の半導体装置の製
造方法において、１層目のドープドポリシリコン膜上に
ノンドープポリシリコン膜を形成する工程と、該ノンド
ープポリシリコン膜の上層部に不純物を含まない２層目
絶縁膜を形成する工程と、該不純物を含まない２層目絶
縁膜上に２層目のドープドポリシリコン膜を形成すると
共に、上記不純物を含有しない２層目絶縁膜下部のノン
ドープポリシリコン膜全体を、上記１層目のドープドポ
リシリコン膜からの不純物拡散により、ドープドポリシ
リコン膜に改質する工程とを順に施こすものである。
造方法において、１層目のドープドポリシリコン膜上に
ノンドープポリシリコン膜を形成する工程と、該ノンド
ープポリシリコン膜の上層部に不純物を含まない２層目
絶縁膜を形成する工程と、該不純物を含まない２層目絶
縁膜上に２層目のドープドポリシリコン膜を形成すると
共に、上記不純物を含有しない２層目絶縁膜下部のノン
ドープポリシリコン膜全体を、上記１層目のドープドポ
リシリコン膜からの不純物拡散により、ドープドポリシ
リコン膜に改質する工程とを順に施こすものである。
本発明によねば、以上のように１層目のドープドポリシ
リコン膜上にノンドープポリシリコン膜を形成し、該ノ
ンドープポリシリコン膜の上層部には不純物を含有しな
い２層目絶縁膜を形成し、更に該不純物を含有しない２
層目絶縁膜下層部のノンドープポリシリコン膜は、２層
目のドープドポリシリコン膜形成時に、完全にドープド
ポリシリコン膜に改質さねる為、前記２層目絶縁膜はそ
の下層部に低質な自然酸化膜が形成されない事と相まっ
て、絶縁性等の電気的特性が良好となシ、しかも膜厚設
定が容易に行える。
リコン膜上にノンドープポリシリコン膜を形成し、該ノ
ンドープポリシリコン膜の上層部には不純物を含有しな
い２層目絶縁膜を形成し、更に該不純物を含有しない２
層目絶縁膜下層部のノンドープポリシリコン膜は、２層
目のドープドポリシリコン膜形成時に、完全にドープド
ポリシリコン膜に改質さねる為、前記２層目絶縁膜はそ
の下層部に低質な自然酸化膜が形成されない事と相まっ
て、絶縁性等の電気的特性が良好となシ、しかも膜厚設
定が容易に行える。
第１図は、本発明の第１の実施例である。以下、図に基
いて各製造工程を説明する。まず同図（ａ）に示す如く
、シリコン基板１上にシリコン酸化膜（Ｓｉｎりから成
る１層目絶縁膜２をｗｅｔＱ！雰囲気中で６０００＾程
度形成した後、この上にＬＰＣＶＤ法で、ノンドープポ
リシリコン膜を２５００λ程度成膜し、このノンドープ
ポリシリコン膜に１０２０個／−２９００℃、３０分程
度の条件でＮ型ドーパントとしてリンを拡散して、１・
層目のドープドポリシリコン膜（Ｎ＋活性層）３を形成
する。次に同図（ｂ）に示す如く、ＬＰＣＶＤ法によ、
９６００’Ｃ：程度の温度条件で、ノンドーグポリシリ
コンｉ ７ ｔ−５００λ程度成膜する。なお、このノ
ンドープポリシリコン膜７の成膜温度条件は６００℃程
度と比較的低温に設定される為、下層部の上記１層目ポ
リシリコン膜３に高濃度に含有されるリンは、上層部の
上記ノンドープポリシリコン膜７中へは、殆んど熱拡散
する事はない。
いて各製造工程を説明する。まず同図（ａ）に示す如く
、シリコン基板１上にシリコン酸化膜（Ｓｉｎりから成
る１層目絶縁膜２をｗｅｔＱ！雰囲気中で６０００＾程
度形成した後、この上にＬＰＣＶＤ法で、ノンドープポ
リシリコン膜を２５００λ程度成膜し、このノンドープ
ポリシリコン膜に１０２０個／−２９００℃、３０分程
度の条件でＮ型ドーパントとしてリンを拡散して、１・
層目のドープドポリシリコン膜（Ｎ＋活性層）３を形成
する。次に同図（ｂ）に示す如く、ＬＰＣＶＤ法によ、
９６００’Ｃ：程度の温度条件で、ノンドーグポリシリ
コンｉ ７ ｔ−５００λ程度成膜する。なお、このノ
ンドープポリシリコン膜７の成膜温度条件は６００℃程
度と比較的低温に設定される為、下層部の上記１層目ポ
リシリコン膜３に高濃度に含有されるリンは、上層部の
上記ノンドープポリシリコン膜７中へは、殆んど熱拡散
する事はない。
次いで同図（ｃ）の如く、ｗｅｔＱ１雰囲気中、８５０
０Ｇ 。
０Ｇ 。
１０分程度の条件で上記ノンドープポリシリ；ン膜７に
熱的酸化処理を施し、リンを含まないポリシリコン酸化
膜（Ｓｔｏｗ）から成る２層目絶縁膜８を、膜厚を２０
０λ程度として形成する。この時、２層目絶縁膜８はリ
ンを含まない為、高絶縁性となる。また、後述するよう
に成膜速度は、従来方法に比べ１０分の１〜１０数分の
工程度と低く抑えられる。熱的酸化処理は８５０℃程度
の高温で行われる為、上記１層目のドープドポリシリコ
ン膜３から、リンが上記の上層部のノンドープポリシリ
；ン膜７へと拡散する事となる。そして同図（ｄ）の如
く、２層目絶縁膜８上に、ＬＰＣＶＤ法によりノンドー
プポリシリコン膜’ｉ ３０００λ程度成膜し、次に９
００℃、３０分程度の条件でＮ型ドーパントとしてリン
を所定濃度に拡散して、２層目のドープドポリシリコン
膜（Ｎ＋活性層）５を形成する。
熱的酸化処理を施し、リンを含まないポリシリコン酸化
膜（Ｓｔｏｗ）から成る２層目絶縁膜８を、膜厚を２０
０λ程度として形成する。この時、２層目絶縁膜８はリ
ンを含まない為、高絶縁性となる。また、後述するよう
に成膜速度は、従来方法に比べ１０分の１〜１０数分の
工程度と低く抑えられる。熱的酸化処理は８５０℃程度
の高温で行われる為、上記１層目のドープドポリシリコ
ン膜３から、リンが上記の上層部のノンドープポリシリ
；ン膜７へと拡散する事となる。そして同図（ｄ）の如
く、２層目絶縁膜８上に、ＬＰＣＶＤ法によりノンドー
プポリシリコン膜’ｉ ３０００λ程度成膜し、次に９
００℃、３０分程度の条件でＮ型ドーパントとしてリン
を所定濃度に拡散して、２層目のドープドポリシリコン
膜（Ｎ＋活性層）５を形成する。
この際、処理温度が９００℃と高温の為、１層目のドー
プドポリシリコン膜３から更にリンが拡散し、ノンドー
プポリシリコン膜７は完全にＮ＋活性層に改質される。
プドポリシリコン膜３から更にリンが拡散し、ノンドー
プポリシリコン膜７は完全にＮ＋活性層に改質される。
また第２図は、本発明の第２の実施例であシ、以下同図
によって各工程を順次説明する。まず、シリコン基板ｌ
上に周知の方法で、１．ＩＩ目絶絶縁膜２ｔ所定膜厚に
形成し次後、ＬＰＣＶＤ法によジノンドープポリシリコ
ン膜を３０００〜４０００λ程度成膜し、これにＮ型ド
ーパントとしてリンを所定の拡散条件によ）拡散して１
層目のドープドポリシリコン膜（Ｎ十活性層）３を得る
。次にＬＰＣＶＤ法により、上記拡散における温度より
も比較的低温の温度条件でノンドープポリシリコン膜７
を５００〜１０００大程度形成する。そしてウニノー
−ｅ Ｎ、雰囲気中において、絶縁膜形成用装置内に挿
入した後、窒化シリコン（Ｓｉｎ ＮＧ ）から成る２
層目絶縁膜８を、ＬＰＣＶＤ法により７００〜８００℃
の温度条件で１００〜２００Å程度形成する。この場合
、ウェハー挿入時において、ウェハー表面がノンドープ
ポリシリコン膜７で覆われている事と、挿入処理がＮ、
雰囲気中で行われる事とにより、前記第２の従来例のよ
うに表面に低質の自然酸化膜が形成される事はない。従
って、電気的安定性に優れ、誘電率の高い上記窒化シリ
コン膜は、その特性をそのまま維持出来る。
によって各工程を順次説明する。まず、シリコン基板ｌ
上に周知の方法で、１．ＩＩ目絶絶縁膜２ｔ所定膜厚に
形成し次後、ＬＰＣＶＤ法によジノンドープポリシリコ
ン膜を３０００〜４０００λ程度成膜し、これにＮ型ド
ーパントとしてリンを所定の拡散条件によ）拡散して１
層目のドープドポリシリコン膜（Ｎ十活性層）３を得る
。次にＬＰＣＶＤ法により、上記拡散における温度より
も比較的低温の温度条件でノンドープポリシリコン膜７
を５００〜１０００大程度形成する。そしてウニノー
−ｅ Ｎ、雰囲気中において、絶縁膜形成用装置内に挿
入した後、窒化シリコン（Ｓｉｎ ＮＧ ）から成る２
層目絶縁膜８を、ＬＰＣＶＤ法により７００〜８００℃
の温度条件で１００〜２００Å程度形成する。この場合
、ウェハー挿入時において、ウェハー表面がノンドープ
ポリシリコン膜７で覆われている事と、挿入処理がＮ、
雰囲気中で行われる事とにより、前記第２の従来例のよ
うに表面に低質の自然酸化膜が形成される事はない。従
って、電気的安定性に優れ、誘電率の高い上記窒化シリ
コン膜は、その特性をそのまま維持出来る。
そして、この窒化シリコン膜から成る２層目絶縁膜８上
に、ＬＰＣＶＤ法によジノンドープポリシリコン膜を所
定の膜厚に成膜し、これに所定の拡散条件でＮ型ドーパ
ントとしてリンを熱拡散して、２層目のドープドポリシ
リコン膜（Ｎ＋活性層）５を得る。なおこの際、上記ノ
ンドープポリシリコン膜７の膜厚は、所定の拡散条件（
熱処理温度。
に、ＬＰＣＶＤ法によジノンドープポリシリコン膜を所
定の膜厚に成膜し、これに所定の拡散条件でＮ型ドーパ
ントとしてリンを熱拡散して、２層目のドープドポリシ
リコン膜（Ｎ＋活性層）５を得る。なおこの際、上記ノ
ンドープポリシリコン膜７の膜厚は、所定の拡散条件（
熱処理温度。
時間、ガス等）によってこの被膜が下層の１層目のドー
プドポリシリコン膜３からリンの拡散を受けて完全にＮ
＋活性層に改質されると共に、上記２層目絶縁膜８がリ
ンの拡散の影響を受ける事のない程度に設定される。
プドポリシリコン膜３からリンの拡散を受けて完全にＮ
＋活性層に改質されると共に、上記２層目絶縁膜８がリ
ンの拡散の影響を受ける事のない程度に設定される。
以上の各実施例の夫々の工程によυ、リンを含まない高
絶縁性のポリシリコン酸化膜、あるいは窒化シリコン膜
から成る２層目絶縁膜８を、ドープドポリシリコン膜３
，７上に精度良く形成する事が出来る。
絶縁性のポリシリコン酸化膜、あるいは窒化シリコン膜
から成る２層目絶縁膜８を、ドープドポリシリコン膜３
，７上に精度良く形成する事が出来る。
そして、上述の第１の実施例によれば、２層目絶縁膜は
不純物を含む事なく形成される為、ニレｆトロントラッ
プ密度を十分低く抑える事が出来、従って仕事関数も大
きくとれ絶縁性が極めて良好となる。第３図は、ポリシ
リコン酸化膜（Ｓｔｏｗ）から成る２層目絶縁膜（膜厚
２００Å、電極面積０．２５ＩＩｄ）のリーク電流特性
を示したもので、ａは第１の実施例による特性曲線、ｂ
は第１の従来例による特性曲線である。同図から明らか
なように、特性曲線すではエレクトロンがトラップされ
る為にリーク電流が増大する領域（ｃ領域）が認められ
るが、特性曲線ａではこのエレクトロントラップによる
効果は抑制され、この為特に上記Ｃ領域に相当する電圧
値以下の印加電圧においてリーク電流が大幅に減少して
いる。
不純物を含む事なく形成される為、ニレｆトロントラッ
プ密度を十分低く抑える事が出来、従って仕事関数も大
きくとれ絶縁性が極めて良好となる。第３図は、ポリシ
リコン酸化膜（Ｓｔｏｗ）から成る２層目絶縁膜（膜厚
２００Å、電極面積０．２５ＩＩｄ）のリーク電流特性
を示したもので、ａは第１の実施例による特性曲線、ｂ
は第１の従来例による特性曲線である。同図から明らか
なように、特性曲線すではエレクトロンがトラップされ
る為にリーク電流が増大する領域（ｃ領域）が認められ
るが、特性曲線ａではこのエレクトロントラップによる
効果は抑制され、この為特に上記Ｃ領域に相当する電圧
値以下の印加電圧においてリーク電流が大幅に減少して
いる。
従って、本発明をフローティングゲート型ＥＰＲＯＭの
ゲート絶縁膜（ポリシリコン酸化Ｍ）形成工程に応用す
れば、フローティングゲ・−トとゲート絶縁膜間のエネ
ルギー障壁を高くとる事が出来る為、フローティングゲ
ートに注入さねたエレクトロンはリークし難くなυ、フ
ローティングゲート型ＥＰＲＯＭの記憶保持特性を向上
させる事−が出来る。
ゲート絶縁膜（ポリシリコン酸化Ｍ）形成工程に応用す
れば、フローティングゲ・−トとゲート絶縁膜間のエネ
ルギー障壁を高くとる事が出来る為、フローティングゲ
ートに注入さねたエレクトロンはリークし難くなυ、フ
ローティングゲート型ＥＰＲＯＭの記憶保持特性を向上
させる事−が出来る。
また第１の実施例によれば、ポリシリコン酸化膜から成
る２層目絶縁膜は下地のノンドープポリシリコン膜を酸
化して形成される為、成膜速度を下げ、膜厚制御を容易
にする事が出来る。第４図は、上記ポリシリコン酸化膜
の成膜速度を示す特性図である。ａは第１の実施例によ
る特性曲線、ｂは第１の従来例による特性曲線を示して
いる。
る２層目絶縁膜は下地のノンドープポリシリコン膜を酸
化して形成される為、成膜速度を下げ、膜厚制御を容易
にする事が出来る。第４図は、上記ポリシリコン酸化膜
の成膜速度を示す特性図である。ａは第１の実施例によ
る特性曲線、ｂは第１の従来例による特性曲線を示して
いる。
同図よシ、本実施例の成膜速度は数＾／分であり、従来
例の数十＾／分に比べ士数分の工程度と低くなっている
。
例の数十＾／分に比べ士数分の工程度と低くなっている
。
スタックド型ＤＲＡＭメモリセルはｌｏｏλ以下の超薄
膜のポリシリコン酸化膜を必要とする為、本発明をこの
半導体装置の製造工程に応用すれば、超薄膜のポリシリ
コン酸化膜を精度良く形成する事が可能となる。
膜のポリシリコン酸化膜を必要とする為、本発明をこの
半導体装置の製造工程に応用すれば、超薄膜のポリシリ
コン酸化膜を精度良く形成する事が可能となる。
ｔｅ、上述した第２の実施例によれば、従来問題とされ
ていた低質な自然酸化膜が除去出来る為、２層目絶縁膜
のリーク電流、耐圧等の電気的特性を向上出来ると共に
、膜厚設定が容易となる事から、第１の実施例と同様の
効果を有する事となる。
ていた低質な自然酸化膜が除去出来る為、２層目絶縁膜
のリーク電流、耐圧等の電気的特性を向上出来ると共に
、膜厚設定が容易となる事から、第１の実施例と同様の
効果を有する事となる。
そして、２層目絶縁膜は酸化処理によらず下地のノンド
ープポリシリコン膜上に直接積層形成される為、特にＶ
ＬＳＩ等のスタックド型のキャパシタ膜製造工程に応用
すれば、５ｔａＮ＊等の高誘電材料を用いる事が出来、
しかもキャパシタ膜としての電気的特性を安定化する事
が可能となる。
ープポリシリコン膜上に直接積層形成される為、特にＶ
ＬＳＩ等のスタックド型のキャパシタ膜製造工程に応用
すれば、５ｔａＮ＊等の高誘電材料を用いる事が出来、
しかもキャパシタ膜としての電気的特性を安定化する事
が可能となる。
また更に、応用例として、ノンドープポリシリコン膜上
に酸化膜を数十λ程度形成しくリンを含んでいない為、
上述のように膜厚制御が容易）、窒化膜／酸化膜構造、
さらに窒化膜表面を酸化して酸化膜／窒化膜／酸化膜構
造等の２層、３層のキャパシタ膜として形成出来る為、
超薄膜化を含めキャパシタ膜に対する適用範囲を拡大す
る事が出来る。
に酸化膜を数十λ程度形成しくリンを含んでいない為、
上述のように膜厚制御が容易）、窒化膜／酸化膜構造、
さらに窒化膜表面を酸化して酸化膜／窒化膜／酸化膜構
造等の２層、３層のキャパシタ膜として形成出来る為、
超薄膜化を含めキャパシタ膜に対する適用範囲を拡大す
る事が出来る。
本発明は以上詳細に説明したとお９．２層目絶縁膜は不
純物を含む事なく、また低質な自然酸化膜と積層される
事なく形成される為、高絶縁性となりリーク電流が減少
し、耐圧が向上するという効果がある。またこの２層目
絶縁膜をノンドープポリシリコン膜の上層部を酸化して
形成する場合、成膜速度が低くなる事、またこの２層目
絶縁膜をノンドープポリシリコン膜上に積層形成する場
合、自然酸化膜が除去出来る事がら膜厚（容量）設定が
容易となり、従って超薄膜を精度良く形成する事が可能
になるという効果もある。
純物を含む事なく、また低質な自然酸化膜と積層される
事なく形成される為、高絶縁性となりリーク電流が減少
し、耐圧が向上するという効果がある。またこの２層目
絶縁膜をノンドープポリシリコン膜の上層部を酸化して
形成する場合、成膜速度が低くなる事、またこの２層目
絶縁膜をノンドープポリシリコン膜上に積層形成する場
合、自然酸化膜が除去出来る事がら膜厚（容量）設定が
容易となり、従って超薄膜を精度良く形成する事が可能
になるという効果もある。
第１図は本発明の第１の実施例の各工程を説明する要部
断面図、第２図は本発明の第２の実施例を説明する要部
断面図、また第３図は本発明の第１の実施例における２
層目絶縁膜（リンを含有しないポリシリコン酸化膜）の
絶縁性を説明する電圧−電流特性図、第４図は同２層目
絶縁膜の成膜速度を説明する酸化時間−酸化膜厚特性図
、更に第５図は第１の従来方法の各工程を説明する要部
断面図、第６図は同従来方法の欠点説明用の要部断面図
である。 １・・・シリフン基板、２・・・１層目絶縁膜（ＳｉＯ
ｘ）。 ３・・・１層目のドープドポリシリフン膜（Ｎ＋活性層
）、５・・・２層目のドープドポリシリコン膜（Ｎ＋活
性層）、７・・・ノンドープポリシリコン膜、８・・・
不純物を含まない２層目絶縁膜（５ｉＯｙ 、 ５ｉｓ
Ｎ４）。 第１図 西鋏化時間ｃ分） ！’２ ｆ）ｕ東方３矢のズＮ、ｇｔ＋４１ｆ各Ｆ廖り
豆口口第６図
断面図、第２図は本発明の第２の実施例を説明する要部
断面図、また第３図は本発明の第１の実施例における２
層目絶縁膜（リンを含有しないポリシリコン酸化膜）の
絶縁性を説明する電圧−電流特性図、第４図は同２層目
絶縁膜の成膜速度を説明する酸化時間−酸化膜厚特性図
、更に第５図は第１の従来方法の各工程を説明する要部
断面図、第６図は同従来方法の欠点説明用の要部断面図
である。 １・・・シリフン基板、２・・・１層目絶縁膜（ＳｉＯ
ｘ）。 ３・・・１層目のドープドポリシリフン膜（Ｎ＋活性層
）、５・・・２層目のドープドポリシリコン膜（Ｎ＋活
性層）、７・・・ノンドープポリシリコン膜、８・・・
不純物を含まない２層目絶縁膜（５ｉＯｙ 、 ５ｉｓ
Ｎ４）。 第１図 西鋏化時間ｃ分） ！’２ ｆ）ｕ東方３矢のズＮ、ｇｔ＋４１ｆ各Ｆ廖り
豆口口第６図
Claims (3)
- （１）２層ポリシリコン構造の半導体装置の製造方法に
おいて、 （ａ）基板に形成された１層目絶縁膜上の１層目のドー
プドポリシリコン膜上にノンドープポリシリコン膜を形
成する工程、 （ｂ）該ノンドープポリシリコン膜の上層部に不純物を
含まない２層目絶縁膜を形成する工程、（ｃ）該不純物
を含まない２層目絶縁膜上に２層目のドープドポリシリ
コン膜を形成すると共に、上記不純物を含まない２層目
絶縁膜下部のノンドープポリシリコン膜全体を、上記１
層目のドープドポリシリコン膜からの不純物拡散により
、ドープドポリシリコン膜に改質する工程、 とを順次施こす事を特徴とする半導体装置の製造方法。 - （２）前記不純物を含まない２層目絶縁膜を、前記ノン
ドープポリシリコン膜に熱的酸化処理を施こし、その上
面部に酸化膜として形成した特許請求の範囲第１項記載
の半導体装置の製造方法。 - （３）前記不純物を含まない２層目絶縁膜を、窒化シリ
コン膜として形成した特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13692785A JPH0680738B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13692785A JPH0680738B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295644A true JPS61295644A (ja) | 1986-12-26 |
| JPH0680738B2 JPH0680738B2 (ja) | 1994-10-12 |
Family
ID=15186816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13692785A Expired - Lifetime JPH0680738B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680738B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272658A (ja) * | 1988-09-07 | 1990-03-12 | Nec Corp | 半導体素子の製造方法 |
| US5332689A (en) * | 1993-02-17 | 1994-07-26 | Micron Technology, Inc. | Method for depositing low bulk resistivity doped films |
| US6017819A (en) * | 1995-09-29 | 2000-01-25 | Intel Corporation | Method for forming a polysilicon/amorphous silicon composite gate electrode |
| US8394726B2 (en) | 2008-07-31 | 2013-03-12 | Hitachi Kokusai Electric Inc. | Method for manufacturing semiconductor device, and substrate processing apparatus |
-
1985
- 1985-06-25 JP JP13692785A patent/JPH0680738B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272658A (ja) * | 1988-09-07 | 1990-03-12 | Nec Corp | 半導体素子の製造方法 |
| US5332689A (en) * | 1993-02-17 | 1994-07-26 | Micron Technology, Inc. | Method for depositing low bulk resistivity doped films |
| US6017819A (en) * | 1995-09-29 | 2000-01-25 | Intel Corporation | Method for forming a polysilicon/amorphous silicon composite gate electrode |
| US6703672B1 (en) | 1995-09-29 | 2004-03-09 | Intel Corporation | Polysilicon/amorphous silicon composite gate electrode |
| US8394726B2 (en) | 2008-07-31 | 2013-03-12 | Hitachi Kokusai Electric Inc. | Method for manufacturing semiconductor device, and substrate processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680738B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |