JP3336772B2 - 多結晶半導体パターン上の絶縁膜の形成方法とこれを用いた半導体装置の製法 - Google Patents
多結晶半導体パターン上の絶縁膜の形成方法とこれを用いた半導体装置の製法Info
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Description
【０００１】
【産業上の利用分野】本発明は、多結晶半導体パターン
上の絶縁膜の形成方法とこれを用いた半導体装置の製法
に係わる。
上の絶縁膜の形成方法とこれを用いた半導体装置の製法
に係わる。
【０００２】
【従来の技術】例えば、ＥＰＲＯＭ（消去可能プログラ
マブルＲＯＭ）やＥＥＰＲＯＭ（電気的消去可能プログ
ラマブルＲＯＭ）等の半導体装置のゲート部において
は、多結晶半導体上に絶縁膜が形成される構成がとられ
る。
マブルＲＯＭ）やＥＥＰＲＯＭ（電気的消去可能プログ
ラマブルＲＯＭ）等の半導体装置のゲート部において
は、多結晶半導体上に絶縁膜が形成される構成がとられ
る。
【０００３】上述のＥＰＲＯＭやＥＥＰＲＯＭ等の半導
体装置においては、図６にその要部の概略断面図を示す
ように、例えばｐ型のシリコン半導体基板１に、ｎ型の
ソース領域２およびドレイン領域３が形成され、ソース
領域２およびドレイン領域３間の基板表面にゲート部４
が形成されてなる。このゲート部４は、基板１上に形成
されたゲート絶縁膜５上に多結晶半導体よりなる第１の
ゲート電極６いわゆるフローティングゲートと、中間絶
縁膜７を介して同様に多結晶半導体よりなる第２のゲー
ト電極８いわゆるコントロールゲートとが積層された構
造を有する。
体装置においては、図６にその要部の概略断面図を示す
ように、例えばｐ型のシリコン半導体基板１に、ｎ型の
ソース領域２およびドレイン領域３が形成され、ソース
領域２およびドレイン領域３間の基板表面にゲート部４
が形成されてなる。このゲート部４は、基板１上に形成
されたゲート絶縁膜５上に多結晶半導体よりなる第１の
ゲート電極６いわゆるフローティングゲートと、中間絶
縁膜７を介して同様に多結晶半導体よりなる第２のゲー
ト電極８いわゆるコントロールゲートとが積層された構
造を有する。
【０００４】通常、この種の半導体装置のゲート部４の
中間絶縁膜７は、第１のゲート電極６を形成する多結晶
半導体例えば多結晶シリコン表面を酸素ガス、あるいは
この酸素ガスを窒素ガス等の不活性ガスで希釈したガス
中で、熱酸化して形成した多結晶酸化シリコン膜の単層
膜によって構成するとか、あるいは酸化膜−窒化膜−酸
化膜の積層構造によるいわゆるＯＮＯ複合膜構成とす
る。
中間絶縁膜７は、第１のゲート電極６を形成する多結晶
半導体例えば多結晶シリコン表面を酸素ガス、あるいは
この酸素ガスを窒素ガス等の不活性ガスで希釈したガス
中で、熱酸化して形成した多結晶酸化シリコン膜の単層
膜によって構成するとか、あるいは酸化膜−窒化膜−酸
化膜の積層構造によるいわゆるＯＮＯ複合膜構成とす
る。
【０００５】ところで、このようにして形成した中間絶
縁膜７は、膜中にトラップを多く存在させたり、界面準
位が多く存在し、この中間絶縁膜７に要求される電荷保
持特性や、絶縁膜としての信頼性に劣る。
縁膜７は、膜中にトラップを多く存在させたり、界面準
位が多く存在し、この中間絶縁膜７に要求される電荷保
持特性や、絶縁膜としての信頼性に劣る。
【０００６】また、この中間絶縁膜７を形成する下地と
なる第１ゲート電極の多結晶半導体層６の酸化に際し、
多結晶半導体の結晶粒界に大きなストレスがかかり、多
結晶半導体表面に突起を発生させるなどの不都合が生じ
る。更に、この突起が大きなリーク電流の発生や、絶縁
膜としての信頼性の低下を来す。
なる第１ゲート電極の多結晶半導体層６の酸化に際し、
多結晶半導体の結晶粒界に大きなストレスがかかり、多
結晶半導体表面に突起を発生させるなどの不都合が生じ
る。更に、この突起が大きなリーク電流の発生や、絶縁
膜としての信頼性の低下を来す。
【０００７】また、半導体装置例えば半導体集積回路の
高密度化による各半導体素子の微細化に伴い、この多結
晶半導体表面の酸化膜もますます薄膜化され、従来の酸
化方法では例えば１０ｎｍ以下の膜厚の制御性にも問題
が生じている。
高密度化による各半導体素子の微細化に伴い、この多結
晶半導体表面の酸化膜もますます薄膜化され、従来の酸
化方法では例えば１０ｎｍ以下の膜厚の制御性にも問題
が生じている。
【０００８】
【発明が解決しようとする課題】本発明は、特に多結晶
半導体上に絶縁膜を形成する場合、すなわち例えば上述
したＥＰＲＯＭや、ＥＥＰＲＯＭ等の半導体装置などの
ゲート部における下層の第１のゲート電極上に中間絶縁
膜を形成する場合において、その絶縁膜中の、トラップ
や、界面準位の発生、また絶縁膜の形成時におけるスト
レスの発生を抑制することができ、また絶縁膜の１０ｎ
ｍ以下の膜厚においてもその膜厚の制御性を高めること
ができる多結晶半導体パターン上の絶縁膜の形成方法と
これを用いた半導体装置の製法を提供するものである。
半導体上に絶縁膜を形成する場合、すなわち例えば上述
したＥＰＲＯＭや、ＥＥＰＲＯＭ等の半導体装置などの
ゲート部における下層の第１のゲート電極上に中間絶縁
膜を形成する場合において、その絶縁膜中の、トラップ
や、界面準位の発生、また絶縁膜の形成時におけるスト
レスの発生を抑制することができ、また絶縁膜の１０ｎ
ｍ以下の膜厚においてもその膜厚の制御性を高めること
ができる多結晶半導体パターン上の絶縁膜の形成方法と
これを用いた半導体装置の製法を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上述した課題を
解決するために、多結晶シリコン酸化膜中のトラップや
界面準位を低減し、多結晶シリコン酸化膜の突起発生を
抑制することのできる多結晶シリコン酸化膜の形成方法
を提案しようとするものである。
解決するために、多結晶シリコン酸化膜中のトラップや
界面準位を低減し、多結晶シリコン酸化膜の突起発生を
抑制することのできる多結晶シリコン酸化膜の形成方法
を提案しようとするものである。
【００１０】本発明は、酸化窒素ガスを含む酸化性雰囲
気中で絶縁膜を形成したものである。
気中で絶縁膜を形成したものである。
【００１１】第１の本発明は、多結晶半導体パターンを
形成する工程と、この多結晶半導体パターン上にこの多
結晶半導体パターンとは別体に多結晶半導体膜をスパッ
タリングにより形成する工程と、この多結晶半導体膜を
ＲＴＰ（Rapid Thermal Process ）装置により少なくと
も酸化窒素ガスを含む酸化性雰囲気で酸窒化処理して多
結晶半導体パターン表面に絶縁膜を形成する工程を有す
ることを特徴とする多結晶半導体パターン上の絶縁膜の
形成方法である。
形成する工程と、この多結晶半導体パターン上にこの多
結晶半導体パターンとは別体に多結晶半導体膜をスパッ
タリングにより形成する工程と、この多結晶半導体膜を
ＲＴＰ（Rapid Thermal Process ）装置により少なくと
も酸化窒素ガスを含む酸化性雰囲気で酸窒化処理して多
結晶半導体パターン表面に絶縁膜を形成する工程を有す
ることを特徴とする多結晶半導体パターン上の絶縁膜の
形成方法である。
【００１２】第２の本発明は、上述の酸化窒素ガスを、
一酸化一窒素ガス、一酸素二窒素ガス、二酸化窒素ガス
および三酸化窒素ガスのうちの一種または複数種、また
はこれらのガスを不活性ガスや酸素ガスで希釈したガス
とした構成とする。
一酸化一窒素ガス、一酸素二窒素ガス、二酸化窒素ガス
および三酸化窒素ガスのうちの一種または複数種、また
はこれらのガスを不活性ガスや酸素ガスで希釈したガス
とした構成とする。
【００１３】第３の本発明は、上述の酸窒化処理を８０
０℃〜１１５０℃の温度範囲で行う構成とする。
０℃〜１１５０℃の温度範囲で行う構成とする。
【００１４】第４の本発明は、多結晶半導体よりなる第
１のゲート電極上にゲート絶縁膜と第２のゲート電極と
が順次形成されてなる半導体素子の製法において、ゲー
ト絶縁膜の形成に当たり上述の多結晶半導体パターン上
の絶縁膜の形成方法を用いるものである。
１のゲート電極上にゲート絶縁膜と第２のゲート電極と
が順次形成されてなる半導体素子の製法において、ゲー
ト絶縁膜の形成に当たり上述の多結晶半導体パターン上
の絶縁膜の形成方法を用いるものである。
【００１５】
【作用】上述の本発明の構成によれば、少なくとも酸化
窒素ガスを含む酸化性雰囲気中で酸窒化処理を施して酸
化絶縁膜を形成することによって、酸化絶縁膜中のトラ
ップや界面準位を低減することができる。
窒素ガスを含む酸化性雰囲気中で酸窒化処理を施して酸
化絶縁膜を形成することによって、酸化絶縁膜中のトラ
ップや界面準位を低減することができる。
【００１６】上述の酸窒化処理において、酸化窒素ガス
は熱エネルギーによって酸素と窒素に分解し、酸素は酸
化作用を、窒素は酸化膜界面のダングリングボンド（未
結合手）を窒素原子に置き換える作用を行う。
は熱エネルギーによって酸素と窒素に分解し、酸素は酸
化作用を、窒素は酸化膜界面のダングリングボンド（未
結合手）を窒素原子に置き換える作用を行う。
【００１７】また上述した酸窒化処理を８００℃以上１
１５０℃以下の温度雰囲気で行うことから、上述した作
用が促進されるため、酸化絶縁膜中のトラップや界面準
位の低減がされる。因みに８００℃以下の低い温度での
酸窒化処理では、酸化絶縁膜と絶縁膜の下層との界面近
傍での酸化反応がほとんど起こらず、充分な酸化がなさ
れない。また１１５０℃以上で酸窒化処理を行うと、基
板が軟化あるいは溶融するという不都合が生じる。
１５０℃以下の温度雰囲気で行うことから、上述した作
用が促進されるため、酸化絶縁膜中のトラップや界面準
位の低減がされる。因みに８００℃以下の低い温度での
酸窒化処理では、酸化絶縁膜と絶縁膜の下層との界面近
傍での酸化反応がほとんど起こらず、充分な酸化がなさ
れない。また１１５０℃以上で酸窒化処理を行うと、基
板が軟化あるいは溶融するという不都合が生じる。
【００１８】
【実施例】以下に、図１を参照して本発明の一実施例に
ついて詳細に説明する。
ついて詳細に説明する。
【００１９】実施例１ この例では、図１に示すように、ｐ型のシリコン半導体
基板１に、ｎ型のソース領域２およびドレイン領域３が
形成され、ソース領域２およびドレイン領域３間の基板
表面にゲート部４が形成され、このゲート部４が、基板
１上に形成されたゲート絶縁膜５上に多結晶半導体より
なる第１のゲート電極６いわゆるフローティングゲート
と、中間絶縁膜７を介して同様に多結晶半導体よりなる
第２のゲート電極８いわゆるコントロールゲートとが積
層された構造を有するメモリ素子が形成された半導体装
置を作成する場合における本発明の絶縁膜の形成方法を
説明する。
基板１に、ｎ型のソース領域２およびドレイン領域３が
形成され、ソース領域２およびドレイン領域３間の基板
表面にゲート部４が形成され、このゲート部４が、基板
１上に形成されたゲート絶縁膜５上に多結晶半導体より
なる第１のゲート電極６いわゆるフローティングゲート
と、中間絶縁膜７を介して同様に多結晶半導体よりなる
第２のゲート電極８いわゆるコントロールゲートとが積
層された構造を有するメモリ素子が形成された半導体装
置を作成する場合における本発明の絶縁膜の形成方法を
説明する。
【００２０】この例では、中間絶縁膜７を酸化膜−窒化
膜−酸化膜の積層構造によるいわゆるＯＮＯ複合膜とし
て形成した場合である。
膜−酸化膜の積層構造によるいわゆるＯＮＯ複合膜とし
て形成した場合である。
【００２１】この場合、ｐ型の多結晶シリコン基板１の
表面に、酸素雰囲気中で１０００℃の熱酸化処理によっ
てゲート絶縁膜５としての酸化膜を形成し、その上にＰ
（リン）ドープの多結晶シリコン層を全面的に形成し、
これをフォトリソグラフィーによるパターンエッチング
して第１のゲート電極すなわちフローティングゲート６
を形成する。次に、このフローティングゲート６をマス
クとして、ｐ型多結晶シリコン基板１にイオン注入を行
って、それぞれソース領域２とドレイン領域３とに相当
するｎ＋の領域を形成する。
表面に、酸素雰囲気中で１０００℃の熱酸化処理によっ
てゲート絶縁膜５としての酸化膜を形成し、その上にＰ
（リン）ドープの多結晶シリコン層を全面的に形成し、
これをフォトリソグラフィーによるパターンエッチング
して第１のゲート電極すなわちフローティングゲート６
を形成する。次に、このフローティングゲート６をマス
クとして、ｐ型多結晶シリコン基板１にイオン注入を行
って、それぞれソース領域２とドレイン領域３とに相当
するｎ＋の領域を形成する。
【００２２】フローティングゲート６の上を覆って、多
結晶シリコン酸化膜１１、１３および窒化膜１２からな
る中間絶縁膜７を形成する。この例においては、中間絶
縁膜７を、ＯＮＯ構造すなわち酸化膜１１・窒化膜１２
・酸化膜１３とが積層した構造を採って形成する。この
中間絶縁膜７の形成は、まず多結晶シリコン膜をフロー
ティングゲート６の上に全面的に覆ってスパッタリング
等の方法で形成する。次にＲＴＰ（RapidThermal Proce
ss ）装置を用いてＮ2 Ｏガス雰囲気中９００℃にて酸
窒化処理を行う。これにより１０ｎｍ以下の多結晶シリ
コン酸化膜１１を形成する。続いて減圧ＣＶＤ（Chemic
al Vapor Deposition ）法にて、多結晶シリコン酸化膜
１１上を全面的に覆って、シリコン窒化膜１２を１５ｎ
ｍ以下の厚さに堆積形成させる。さらに熱酸化法または
ＣＶＤ法によりシリコン酸化膜１３を２〜１０ｎｍ程度
の厚さに形成する。このようにして多結晶シリコン酸化
膜１１とシリコン窒化膜１２とシリコン酸化膜１３より
なる中間絶縁膜７を形成する。
結晶シリコン酸化膜１１、１３および窒化膜１２からな
る中間絶縁膜７を形成する。この例においては、中間絶
縁膜７を、ＯＮＯ構造すなわち酸化膜１１・窒化膜１２
・酸化膜１３とが積層した構造を採って形成する。この
中間絶縁膜７の形成は、まず多結晶シリコン膜をフロー
ティングゲート６の上に全面的に覆ってスパッタリング
等の方法で形成する。次にＲＴＰ（RapidThermal Proce
ss ）装置を用いてＮ2 Ｏガス雰囲気中９００℃にて酸
窒化処理を行う。これにより１０ｎｍ以下の多結晶シリ
コン酸化膜１１を形成する。続いて減圧ＣＶＤ（Chemic
al Vapor Deposition ）法にて、多結晶シリコン酸化膜
１１上を全面的に覆って、シリコン窒化膜１２を１５ｎ
ｍ以下の厚さに堆積形成させる。さらに熱酸化法または
ＣＶＤ法によりシリコン酸化膜１３を２〜１０ｎｍ程度
の厚さに形成する。このようにして多結晶シリコン酸化
膜１１とシリコン窒化膜１２とシリコン酸化膜１３より
なる中間絶縁膜７を形成する。
【００２３】中間絶縁膜７の上に減圧ＣＶＤ法等で多結
晶シリコン膜を形成し、パターンエッチングにより第２
のゲート電極すなわちコントロールゲート８を形成す
る。こうして半導体メモリ素子を形成する。
晶シリコン膜を形成し、パターンエッチングにより第２
のゲート電極すなわちコントロールゲート８を形成す
る。こうして半導体メモリ素子を形成する。
【００２４】実施例２ 実施例１と同様の方法によるが、この実施例において
は、その酸窒化処理ガスとして１０％程度の酸素ガスを
含むＮ2 Ｏガスを用いて、多結晶シリコン酸化膜１１を
形成した。
は、その酸窒化処理ガスとして１０％程度の酸素ガスを
含むＮ2 Ｏガスを用いて、多結晶シリコン酸化膜１１を
形成した。
【００２５】実施例３ 実施例１と同様の方法によるが、この実施例において
は、その酸窒化処理ガスとして５０％程度の酸素ガスを
含むＮ2 Ｏガスを用いて、処理温度を１０００℃として
多結晶シリコン酸化膜１１を形成した。
は、その酸窒化処理ガスとして５０％程度の酸素ガスを
含むＮ2 Ｏガスを用いて、処理温度を１０００℃として
多結晶シリコン酸化膜１１を形成した。
【００２６】実施例１〜３のいずれの例によっても、得
られた多結晶シリコン酸化膜１１は、高いリーク耐圧を
有し、また膜中のトラップや界面準位が減少し酸化膜の
信頼性に優れている。
られた多結晶シリコン酸化膜１１は、高いリーク耐圧を
有し、また膜中のトラップや界面準位が減少し酸化膜の
信頼性に優れている。
【００２７】次に本発明の絶縁膜の形成方法が、従来の
熱処理方法の場合と比較して優れた特性を示すことを例
をあげて示す。
熱処理方法の場合と比較して優れた特性を示すことを例
をあげて示す。
【００２８】この場合、図２に示すように、ｎ型半導体
基板２１上に、順次第１の多結晶シリコン層２２、多結
晶シリコン酸化膜２３、第２の多結晶シリコン層２４を
形成した試料１〜４を作製した。これら各試料１〜４に
おいて、その各多結晶シリコン酸化膜２３の形成は表１
に示す熱酸化処理方法によった。すなわち、試料１は本
発明方法によるものである。
基板２１上に、順次第１の多結晶シリコン層２２、多結
晶シリコン酸化膜２３、第２の多結晶シリコン層２４を
形成した試料１〜４を作製した。これら各試料１〜４に
おいて、その各多結晶シリコン酸化膜２３の形成は表１
に示す熱酸化処理方法によった。すなわち、試料１は本
発明方法によるものである。
【００２９】
【表１】
【００３０】このようにして形成した各試料１〜４につ
いて、以下に示す試験を行いその電界−電流特性、耐
圧、生成速度についての特性を調べた。
いて、以下に示す試験を行いその電界−電流特性、耐
圧、生成速度についての特性を調べた。
【００３１】［絶縁膜の電界−電流特性］試料１〜４に
おいて、その多結晶シリコン酸化膜２３の膜厚を８ｎｍ
とし、それぞれの試料について、上下の多結晶シリコン
層２２、２４に電圧を印加して絶縁酸化膜２３に電界を
かけ、その電界の強さを変化させて、絶縁酸化膜中をリ
ークする電流の大きさを測定した。図３はその測定結果
を示すもので、図３中の曲線３１〜３４は、各試料１〜
４についての測定結果を示す。これによれば、本発明方
法を適用した試料１は、リーク電流が少なくなることが
分かる。
おいて、その多結晶シリコン酸化膜２３の膜厚を８ｎｍ
とし、それぞれの試料について、上下の多結晶シリコン
層２２、２４に電圧を印加して絶縁酸化膜２３に電界を
かけ、その電界の強さを変化させて、絶縁酸化膜中をリ
ークする電流の大きさを測定した。図３はその測定結果
を示すもので、図３中の曲線３１〜３４は、各試料１〜
４についての測定結果を示す。これによれば、本発明方
法を適用した試料１は、リーク電流が少なくなることが
分かる。
【００３２】［絶縁膜の耐圧（定電流ＴＤＤＢ試験）］
試料１〜４においてその多結晶シリコン酸化膜２３の膜
厚を８ｎｍ前後とした。この場合各試料１〜４において
それぞれの試料を１７個作製した。各試料について定電
流ＴＤＤＢ（Time Dependent Dielectric Breakdown ；
時間依存誘電体降伏）試験を行った。（膜の面積：３．
１４×１０-4ｃｍ2 、電流：１０．０ｍＡ／ｃｍ2 ） 各試料１〜４に関して多結晶シリコン層２２、２４間に
電圧を印加し、時間経過とともに破壊を生じさせる。試
料１〜４の各試料数のうちの破壊が生じた数から累積破
壊率（破壊した試料数／全試料数）を算出した。図４に
その結果を示す。図４において、横軸に電界を印加した
経過時間を、縦軸に累積破壊率の対数関数（ｌｎ（−ｌ
ｎ（１−累積破壊率）））をとった（Weibull プロッ
ト）。図４Ａは上部多結晶シリコン層２４にプラスの電
圧、図４Ｂは上部多結晶シリコン層２４にマイナスの電
圧を印加した場合である。図４中■印は試料１、□印は
試料２、○印は試料３、△印は試料４の測定結果を示す
ものである。印加電圧がプラス、マイナスいずれの場合
にも、試料１の一酸化二窒素を用いた酸窒化による本発
明方法を用いたものは、試料２〜４と比較して１桁寿命
が長くなっている。
試料１〜４においてその多結晶シリコン酸化膜２３の膜
厚を８ｎｍ前後とした。この場合各試料１〜４において
それぞれの試料を１７個作製した。各試料について定電
流ＴＤＤＢ（Time Dependent Dielectric Breakdown ；
時間依存誘電体降伏）試験を行った。（膜の面積：３．
１４×１０-4ｃｍ2 、電流：１０．０ｍＡ／ｃｍ2 ） 各試料１〜４に関して多結晶シリコン層２２、２４間に
電圧を印加し、時間経過とともに破壊を生じさせる。試
料１〜４の各試料数のうちの破壊が生じた数から累積破
壊率（破壊した試料数／全試料数）を算出した。図４に
その結果を示す。図４において、横軸に電界を印加した
経過時間を、縦軸に累積破壊率の対数関数（ｌｎ（−ｌ
ｎ（１−累積破壊率）））をとった（Weibull プロッ
ト）。図４Ａは上部多結晶シリコン層２４にプラスの電
圧、図４Ｂは上部多結晶シリコン層２４にマイナスの電
圧を印加した場合である。図４中■印は試料１、□印は
試料２、○印は試料３、△印は試料４の測定結果を示す
ものである。印加電圧がプラス、マイナスいずれの場合
にも、試料１の一酸化二窒素を用いた酸窒化による本発
明方法を用いたものは、試料２〜４と比較して１桁寿命
が長くなっている。
【００３３】［絶縁膜の生成速度］試料１〜４につい
て、熱酸化処理を行う時間を変えて、多結晶シリコン酸
化膜２３の膜厚を測定した。図５にその熱酸化時間と膜
厚の関係をプロットした図を示す。図５中■印は試料
１、□印は試料２、○印は試料３、△印は試料４の測定
結果を示すものである。本発明方法による試料１は試料
２と試料３、４の間にある。試料２は成長がゆっくり
で、膜厚の制御は容易であるが、絶縁酸化膜を必要な厚
さに成長させるために長い処理時間を要する。一方試料
３および４は成長が速く、処理時間は短くてすむが、１
分ないし２分の違いで膜厚が大きく変わり、所望の膜厚
を確実に得るためには、処理時間や試料の昇温等の細か
い制御が必要である。本発明方法による場合（試料１）
では、膜厚が制御しやすい成長速度を示し、また試料２
におけるほどには長い処理時間を要しないため、所望の
膜厚を工業的に能率良くかつ正確に得ることができる。
て、熱酸化処理を行う時間を変えて、多結晶シリコン酸
化膜２３の膜厚を測定した。図５にその熱酸化時間と膜
厚の関係をプロットした図を示す。図５中■印は試料
１、□印は試料２、○印は試料３、△印は試料４の測定
結果を示すものである。本発明方法による試料１は試料
２と試料３、４の間にある。試料２は成長がゆっくり
で、膜厚の制御は容易であるが、絶縁酸化膜を必要な厚
さに成長させるために長い処理時間を要する。一方試料
３および４は成長が速く、処理時間は短くてすむが、１
分ないし２分の違いで膜厚が大きく変わり、所望の膜厚
を確実に得るためには、処理時間や試料の昇温等の細か
い制御が必要である。本発明方法による場合（試料１）
では、膜厚が制御しやすい成長速度を示し、また試料２
におけるほどには長い処理時間を要しないため、所望の
膜厚を工業的に能率良くかつ正確に得ることができる。
【００３４】上述したところから明らかなように、本発
明方法により形成した絶縁酸化膜は、従来方法による絶
縁酸化膜と比較して、リーク電流が少なく、また長寿命
であり、また膜厚制御が容易である点で優れている。ま
たリーク電流が少なく、長寿命であるので、絶縁酸化膜
が高い信頼性を持つ。さらに膜厚制御が容易であること
から、薄膜化をより容易に実現できる。
明方法により形成した絶縁酸化膜は、従来方法による絶
縁酸化膜と比較して、リーク電流が少なく、また長寿命
であり、また膜厚制御が容易である点で優れている。ま
たリーク電流が少なく、長寿命であるので、絶縁酸化膜
が高い信頼性を持つ。さらに膜厚制御が容易であること
から、薄膜化をより容易に実現できる。
【００３５】尚、上述の実施例は本発明の一部の例であ
り、本発明の要旨を逸脱しない範囲でその他様々な構成
および材料が取り得ることは勿論である。
り、本発明の要旨を逸脱しない範囲でその他様々な構成
および材料が取り得ることは勿論である。
【００３６】
【発明の効果】上述の本発明の酸化窒素ガスを含む酸化
性雰囲気での酸窒化を行うことにより、電荷保持特性に
優れ、信頼性に優れた絶縁酸化膜を形成することができ
る。
性雰囲気での酸窒化を行うことにより、電荷保持特性に
優れ、信頼性に優れた絶縁酸化膜を形成することができ
る。
【００３７】さらに絶縁酸化膜の下層との界面における
ダングリングボンドを窒素原子でおきかえ、またトラッ
プや界面準位を低減することができ、それにより酸化の
際に絶縁膜中の多結晶の粒界にクラックを生じたり上面
に突起が生じることを防止できる。
ダングリングボンドを窒素原子でおきかえ、またトラッ
プや界面準位を低減することができ、それにより酸化の
際に絶縁膜中の多結晶の粒界にクラックを生じたり上面
に突起が生じることを防止できる。
【００３８】また本発明の形成方法によれば、絶縁膜の
膜厚制御がしやすいため、絶縁膜の薄膜化の要求に応え
ることができる。
膜厚制御がしやすいため、絶縁膜の薄膜化の要求に応え
ることができる。
【００３９】こうした特性を持つ絶縁膜をＥＰＲＯＭ、
ＥＥＰＲＯＭ等の半導体メモリデバイスに適用すること
により、信頼性の向上をはかることができる。また絶縁
層の薄膜化ができることによりメモリ素子の細密化を実
現することができる。
ＥＥＰＲＯＭ等の半導体メモリデバイスに適用すること
により、信頼性の向上をはかることができる。また絶縁
層の薄膜化ができることによりメモリ素子の細密化を実
現することができる。
【図１】本発明の一実施例により作製する半導体回路素
子のゲート部を示す概略断面図である。
子のゲート部を示す概略断面図である。
【図２】本発明の一実施例と比較例を比較する特性試験
用に作製する試料の構成を示した断面図である。
用に作製する試料の構成を示した断面図である。
【図３】印加電界とリーク電流の関係を本発明の一実施
例と比較例とで比較した図である。
例と比較例とで比較した図である。
【図４】定電流ＴＤＤＢ試験の結果を本発明の一実施例
と比較例とで比較した図である。
と比較例とで比較した図である。
【図５】絶縁膜の形成速度を本発明の一実施例と比較例
とで比較した図である。
とで比較した図である。
【図６】ＥＰＲＯＭの一例のゲート部の概略断面図であ
る。
る。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ ゲート部 ５ ゲート絶縁膜 ６ 第１のゲート電極（フローティングゲート） ７ 中間絶縁膜 ８ 第２のゲート電極（コントロールゲート） １１ シリコン酸化膜 １２ シリコン窒化膜 １３ シリコン酸化膜 ２１ 半導体基板 ２２ 多結晶シリコン層 ２３ 多結晶シリコン酸化膜（酸化絶縁膜） ２４ 多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/318 C30B 25/16 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 多結晶半導体パターンを形成する工程
と、 上記多結晶半導体パターン上に上記多結晶半導体パター
ンとは別体に多結晶半導体膜をスパッタリングにより形
成する工程と、 上記多結晶半導体膜をＲＴＰ（Rapid Thermal Process
）装置により少なくとも酸化窒素ガスを含む酸化性雰
囲気で酸窒化処理して上記多結晶半導体パターン表面に
絶縁膜を形成する工程を有することを特徴とする多結晶
半導体パターン上の絶縁膜の形成方法。 - 【請求項２】 上記酸窒化処理における上記酸化窒素ガ
スを、一酸化一窒素ガス、一酸素二窒素ガス、二酸化窒
素ガスおよび三酸化窒素ガスのうちの一種または複数
種、またはこれらのガスを不活性ガスや酸素ガスで希釈
したガスとしたことを特徴とする請求項１に記載の多結
晶半導体パターン上の絶縁膜の形成方法。 - 【請求項３】 上記酸窒化処理を８００℃〜１１５０℃
の温度範囲で行うことを特徴とする請求項１、または２
に記載の多結晶半導体パターン上の絶縁膜の形成方法。 - 【請求項４】 多結晶半導体よりなる第１のゲート電極
と第２のゲート電極とが中間絶縁膜を介して積層されて
なるゲート部を有する半導体装置の製法において、 上記第１のゲート電極を構成する多結晶半導体パターン
上に該多結晶半導体パターンとは別体に形成した多結晶
半導体膜に上記酸窒化処理を行って該多結晶半導体パタ
ーン表面に上記中間絶縁膜を形成することを特徴とする
請求項１、２、または３に記載の多結晶半導体パターン
上の絶縁膜の形成方法を用いたことを特徴とする半導体
装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26766694A JP3336772B2 (ja) | 1994-10-31 | 1994-10-31 | 多結晶半導体パターン上の絶縁膜の形成方法とこれを用いた半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26766694A JP3336772B2 (ja) | 1994-10-31 | 1994-10-31 | 多結晶半導体パターン上の絶縁膜の形成方法とこれを用いた半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130215A JPH08130215A (ja) | 1996-05-21 |
| JP3336772B2 true JP3336772B2 (ja) | 2002-10-21 |
Family
ID=17447852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26766694A Expired - Fee Related JP3336772B2 (ja) | 1994-10-31 | 1994-10-31 | 多結晶半導体パターン上の絶縁膜の形成方法とこれを用いた半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3336772B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6660664B1 (en) | 2000-03-31 | 2003-12-09 | International Business Machines Corp. | Structure and method for formation of a blocked silicide resistor |
-
1994
- 1994-10-31 JP JP26766694A patent/JP3336772B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130215A (ja) | 1996-05-21 |
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Legal Events
| Date | Code | Title | Description |
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