JP2000164592A - 界面に窒素を取り込む積層型又は複合型ゲ―ト誘電体 - Google Patents
界面に窒素を取り込む積層型又は複合型ゲ―ト誘電体Info
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】
【課題】 欠陥密度の低いゲート誘電体構造
【解決手段】 本発明の一実施例は、第1の構造体と第
2の構造体の間に形成された誘電体層を含む半導体基板
の上に電子デバイスを製造する方法であって、この方法
は、第1の構造体(図2a〜2dの基板202)上に酸
化物含有層(図2a〜2dの層204)を成長させ、酸
化物含有層上にシリコン含有層(図2bの層206)を
形成し、シリコン含有層の実質的に全体を、約700℃
から800℃の基板温度で酸素及び窒素を含む雰囲気に
曝すことによって酸化させ、酸化させたシリコン含有層
上に第2の構造体(図2dの層214)を形成する工程
を含む。シリコン含有層の実質的に全体を酸化させる工
程は、約700℃から800℃のウエハ温度でN2Oを
含むか、又は約700℃から800℃のウエハ温度でN
Oを含む雰囲気にシリコン含有層を曝すことによって行
われることが好ましい。窒素は、好ましくは、酸化物含
有層と第1の構造体との間、及び/又は、酸化物含有層
と酸化させたシリコン含有層との間に取り込まれる。
2の構造体の間に形成された誘電体層を含む半導体基板
の上に電子デバイスを製造する方法であって、この方法
は、第1の構造体(図2a〜2dの基板202)上に酸
化物含有層(図2a〜2dの層204)を成長させ、酸
化物含有層上にシリコン含有層(図2bの層206)を
形成し、シリコン含有層の実質的に全体を、約700℃
から800℃の基板温度で酸素及び窒素を含む雰囲気に
曝すことによって酸化させ、酸化させたシリコン含有層
上に第2の構造体(図2dの層214)を形成する工程
を含む。シリコン含有層の実質的に全体を酸化させる工
程は、約700℃から800℃のウエハ温度でN2Oを
含むか、又は約700℃から800℃のウエハ温度でN
Oを含む雰囲気にシリコン含有層を曝すことによって行
われることが好ましい。窒素は、好ましくは、酸化物含
有層と第1の構造体との間、及び/又は、酸化物含有層
と酸化させたシリコン含有層との間に取り込まれる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体デバイスの
製造及び処理に関し、更に特定して言えば、1つ又はそ
れ以上の界面に窒素を含む積層型又は複合型ゲート誘電
体層を製造する方法に関連する。
製造及び処理に関し、更に特定して言えば、1つ又はそ
れ以上の界面に窒素を含む積層型又は複合型ゲート誘電
体層を製造する方法に関連する。
【0002】
【従来の技術及びその課題】集積回路の複雑性が増すに
つれて、回路内のデバイスの寸法は必然的に減少する。
一般的に、電界効果トランジスタのソース、ゲート及び
ドレインの寸法を減らすことをまず考えるが、同様にそ
の寸法が縮小されるべき他のデバイス要素は、ゲート誘
電体の厚みである。これらのデバイス要素の多くにとっ
て、数10ナノメートルより薄い厚みが望ましい。しか
し、ゲート誘電体が一層薄くなるにつれて、デバイス性
能に関し、低い欠陥密度及び誘電体処理感度(dielectr
ic processing sensitivity)を含む誘電体の品質の重
要性が一層高まる。低欠陥密度及び処理感度は、もちろ
ん、他の集積回路の用途においても重要である。
つれて、回路内のデバイスの寸法は必然的に減少する。
一般的に、電界効果トランジスタのソース、ゲート及び
ドレインの寸法を減らすことをまず考えるが、同様にそ
の寸法が縮小されるべき他のデバイス要素は、ゲート誘
電体の厚みである。これらのデバイス要素の多くにとっ
て、数10ナノメートルより薄い厚みが望ましい。しか
し、ゲート誘電体が一層薄くなるにつれて、デバイス性
能に関し、低い欠陥密度及び誘電体処理感度(dielectr
ic processing sensitivity)を含む誘電体の品質の重
要性が一層高まる。低欠陥密度及び処理感度は、もちろ
ん、他の集積回路の用途においても重要である。
【0003】実際、VLSI回路において、誘電体層の
品質は、デバイス性能を決定する上で最終的に最も有力
な要素となっている。電界効果トランジスタ(FET)
は、ゲート電極の下に配置された薄いゲート誘電体層に
よって、チャネル領域から電気的に絶縁されるゲート電
極に電圧を印加し、ソース領域とドレイン領域の間のチ
ャネルの電流の流れを制御する。ソース領域及びドレイ
ン領域がn型の導電性を有する場合、正のゲート電圧V
gがチャネルに負の電荷を誘導し、ゲート電圧が閾値電
圧を越えるときチャネルに電流が流れる。理想的なFE
Tでは、ゲート電圧は任意に大きく、誘電体に電流の流
れがなく電荷蓄積を有さない。しかし、実際は、閾値電
圧での電荷誘導シフトによる動作不安定性が起こるた
め、誘電体にトラップされる電荷をなくすことは実行不
可能である。このシフトは、以下を考慮することによっ
て更によく理解されよう。トラップされた電荷による電
圧シフトはQt/Cに比例し、ここで、Qtはトラップさ
れた電荷であり、Cはキャパシタンスである。酸化物の
厚みが減小するにつれて電圧シフトは減少するが、一層
小さい寸法への縮小において、トラップされた電荷の補
償は減少されないことが必要である。事実上、電荷トラ
ップと、欠陥を引起こす誘電体破壊が、薄い酸化物の縮
小限界を決める。このため、最良のデバイス性能には、
誘電体の欠陥の数を最小化することが不可欠である。し
かし、少なくとも1つの半導体デバイス・メーカーが、
シリコン酸化物の厚みを20nmより薄い厚みまで減ら
すと、欠陥密度、特にピンホールが増加すると報告して
いる。現在、シリコン酸化物、SiO2は、少なくとも
シリコン集積回路において、最も一般的に用いられてい
る誘電体材料であり、熱成長又は材料デポジションのい
ずれかによって形成され得る。シリコンの熱酸化は、酸
化種の内向きの動きによって起こる酸化物/シリコン界
面の反応を含む。このように、シリコン表面は継続的に
新しくされ、バルクSiO2は充分な酸素で保たれ、バ
ルク欠陥及び表面欠陥の大部分が取除かれる。表面パッ
シベーションにより、安定したSiO2薄膜が形成され
るため、ダングリングボンドの数を減らすことによって
バンドギャップ内の状態の数が減少する。
品質は、デバイス性能を決定する上で最終的に最も有力
な要素となっている。電界効果トランジスタ(FET)
は、ゲート電極の下に配置された薄いゲート誘電体層に
よって、チャネル領域から電気的に絶縁されるゲート電
極に電圧を印加し、ソース領域とドレイン領域の間のチ
ャネルの電流の流れを制御する。ソース領域及びドレイ
ン領域がn型の導電性を有する場合、正のゲート電圧V
gがチャネルに負の電荷を誘導し、ゲート電圧が閾値電
圧を越えるときチャネルに電流が流れる。理想的なFE
Tでは、ゲート電圧は任意に大きく、誘電体に電流の流
れがなく電荷蓄積を有さない。しかし、実際は、閾値電
圧での電荷誘導シフトによる動作不安定性が起こるた
め、誘電体にトラップされる電荷をなくすことは実行不
可能である。このシフトは、以下を考慮することによっ
て更によく理解されよう。トラップされた電荷による電
圧シフトはQt/Cに比例し、ここで、Qtはトラップさ
れた電荷であり、Cはキャパシタンスである。酸化物の
厚みが減小するにつれて電圧シフトは減少するが、一層
小さい寸法への縮小において、トラップされた電荷の補
償は減少されないことが必要である。事実上、電荷トラ
ップと、欠陥を引起こす誘電体破壊が、薄い酸化物の縮
小限界を決める。このため、最良のデバイス性能には、
誘電体の欠陥の数を最小化することが不可欠である。し
かし、少なくとも1つの半導体デバイス・メーカーが、
シリコン酸化物の厚みを20nmより薄い厚みまで減ら
すと、欠陥密度、特にピンホールが増加すると報告して
いる。現在、シリコン酸化物、SiO2は、少なくとも
シリコン集積回路において、最も一般的に用いられてい
る誘電体材料であり、熱成長又は材料デポジションのい
ずれかによって形成され得る。シリコンの熱酸化は、酸
化種の内向きの動きによって起こる酸化物/シリコン界
面の反応を含む。このように、シリコン表面は継続的に
新しくされ、バルクSiO2は充分な酸素で保たれ、バ
ルク欠陥及び表面欠陥の大部分が取除かれる。表面パッ
シベーションにより、安定したSiO2薄膜が形成され
るため、ダングリングボンドの数を減らすことによって
バンドギャップ内の状態の数が減少する。
【0004】デポジットされる薄膜は、熱酸化物よりも
速く形成され得るが、一般的に、デポジットされた薄膜
の誘電体品質は、熱成長させた酸化物薄膜の誘電体品質
よりも劣る。このため、デポジットされた酸化物は、そ
れらが、一層高い欠陥密度、一層低い破壊電界、及び高
い界面状態密度を典型的に有するため、誘電体として用
いられていない。しかし、低温プラズマ・エンハンスト
CVDプロセスで比較的高品質のSiO2層が生成され
ることが報告されている。JOURNAL OF APPLIEDPHYSICS
3136〜3145(Nov. 1, 1886)参照。界面トラップ密度
は、高速デポジション・アニールによって低減される。
別のデポジション・プロセスには、酸化物の密度を高
め、その電子的完全性を改良するアニール工程がある
が、この酸化物をゲート誘電体として用いる場合、その
結果は、所望とされるほど良好ではない。ゲート誘電体
を形成する別の方法は、シリコン基板上に酸化物膜を成
長させ、成長させた酸化物上に酸化物薄膜をデポジット
し、その後、成長させた酸化物層とシリコン基板との間
に熱成長させた酸化物層を形成するため、酸素雰囲気で
アニール工程を実行することが含まれる。米国特許番号
第5,153,701号を参照されたい。この方法にお
ける問題点は、典型的に、デポジットされた酸化物が、
成長させた酸化物膜よりも電子トラップし易いことであ
る。
速く形成され得るが、一般的に、デポジットされた薄膜
の誘電体品質は、熱成長させた酸化物薄膜の誘電体品質
よりも劣る。このため、デポジットされた酸化物は、そ
れらが、一層高い欠陥密度、一層低い破壊電界、及び高
い界面状態密度を典型的に有するため、誘電体として用
いられていない。しかし、低温プラズマ・エンハンスト
CVDプロセスで比較的高品質のSiO2層が生成され
ることが報告されている。JOURNAL OF APPLIEDPHYSICS
3136〜3145(Nov. 1, 1886)参照。界面トラップ密度
は、高速デポジション・アニールによって低減される。
別のデポジション・プロセスには、酸化物の密度を高
め、その電子的完全性を改良するアニール工程がある
が、この酸化物をゲート誘電体として用いる場合、その
結果は、所望とされるほど良好ではない。ゲート誘電体
を形成する別の方法は、シリコン基板上に酸化物膜を成
長させ、成長させた酸化物上に酸化物薄膜をデポジット
し、その後、成長させた酸化物層とシリコン基板との間
に熱成長させた酸化物層を形成するため、酸素雰囲気で
アニール工程を実行することが含まれる。米国特許番号
第5,153,701号を参照されたい。この方法にお
ける問題点は、典型的に、デポジットされた酸化物が、
成長させた酸化物膜よりも電子トラップし易いことであ
る。
【0005】
【課題を達成するための手段及び作用】基本的に、本発
明の実施例は、成長させた酸化物とデポジットされたシ
リコン含有層(成長させた酸化物上に配置される)を含
むゲート誘電体層を形成する方法であって、シリコン含
有層は、酸素と窒素を含む雰囲気でその後酸化される。
好ましくは、1つ又はそれ以上の次に述べるような界
面:成長させた酸化物とシリコン基板との間(信頼性改
善のため)、及びゲート電極とゲート誘電体との間(チ
ャネル領域にボロンが拡散することを防ぐため)に窒素
が取り込まれる。この実施例の積層構造は、従来のよう
に成長させた酸化物層よりも欠陥密度が低い。
明の実施例は、成長させた酸化物とデポジットされたシ
リコン含有層(成長させた酸化物上に配置される)を含
むゲート誘電体層を形成する方法であって、シリコン含
有層は、酸素と窒素を含む雰囲気でその後酸化される。
好ましくは、1つ又はそれ以上の次に述べるような界
面:成長させた酸化物とシリコン基板との間(信頼性改
善のため)、及びゲート電極とゲート誘電体との間(チ
ャネル領域にボロンが拡散することを防ぐため)に窒素
が取り込まれる。この実施例の積層構造は、従来のよう
に成長させた酸化物層よりも欠陥密度が低い。
【0006】本発明の実施例は、第1の構造体と第2の
構造体との間に形成された誘電体層を含む半導体基板の
上に電子デバイスを製造する方法であって、この方法
は、第1の構造体上に酸化物含有層を成長させ、酸化物
含有層上にシリコン含有層を形成し、シリコン含有層の
実質的に全体を、約700℃から800℃の基板温度で
酸素と窒素を含む雰囲気に曝すことによって酸化させ、
酸化させたシリコン含有層上に前記第2の構造体を形成
する工程を含む。好ましくは、シリコン含有層の実質的
に全体を酸化させる工程は、約700℃から800℃の
ウエハ温度でN2O、又は、約700℃から800℃の
ウエハ温度でNOを含む雰囲気にシリコン含有層を曝す
ことによって行われる。窒素は、酸化物含有層と第1の
構造体との間及び/又は酸化物含有層と酸化させたシリ
コン含有層との間に取り込まれることが好ましい。
構造体との間に形成された誘電体層を含む半導体基板の
上に電子デバイスを製造する方法であって、この方法
は、第1の構造体上に酸化物含有層を成長させ、酸化物
含有層上にシリコン含有層を形成し、シリコン含有層の
実質的に全体を、約700℃から800℃の基板温度で
酸素と窒素を含む雰囲気に曝すことによって酸化させ、
酸化させたシリコン含有層上に前記第2の構造体を形成
する工程を含む。好ましくは、シリコン含有層の実質的
に全体を酸化させる工程は、約700℃から800℃の
ウエハ温度でN2O、又は、約700℃から800℃の
ウエハ温度でNOを含む雰囲気にシリコン含有層を曝す
ことによって行われる。窒素は、酸化物含有層と第1の
構造体との間及び/又は酸化物含有層と酸化させたシリ
コン含有層との間に取り込まれることが好ましい。
【0007】本発明の一実施例において、電子デバイス
はトランジスタであり、第1の構造体はシリコン基板で
あり、第2の構造体はゲート電極である。ゲート電極
は、ドープされた多結晶シリコン、タングステン、窒化
チタン、ルテニウム、ロジウム、イリジウム、及びそれ
らの任意の組合せから成る群から選択された材料を含む
ことが好ましい。本発明の他の実施例において、電子デ
バイスはキャパシタであり、第1の構造体はキャパシタ
の底部電極であり、第2の構造体はキャパシタの頂部電
極である。
はトランジスタであり、第1の構造体はシリコン基板で
あり、第2の構造体はゲート電極である。ゲート電極
は、ドープされた多結晶シリコン、タングステン、窒化
チタン、ルテニウム、ロジウム、イリジウム、及びそれ
らの任意の組合せから成る群から選択された材料を含む
ことが好ましい。本発明の他の実施例において、電子デ
バイスはキャパシタであり、第1の構造体はキャパシタ
の底部電極であり、第2の構造体はキャパシタの頂部電
極である。
【0008】本発明の別の実施例は、半導体基板と導電
性ゲート電極との間に形成されるゲート誘電体層を形成
する方法であって、この方法は、半導体基板上に酸化物
含有層を成長させ、酸化物含有層上にシリコン含有層を
形成し、シリコン含有層の実質的に全体を、約700℃
から800℃の基板温度で酸素と窒素を含む雰囲気に曝
すことによって酸化させ、酸化させたシリコン含有層上
に導電性ゲート電極を形成する工程を含む。シリコン含
有層の実質的に全体を酸化させる工程は、約700℃か
ら800℃のウエハ温度でN2O、又は、約700℃か
ら800℃のウエハ温度でNOを含む雰囲気に前記シリ
コン含有層を曝すことによって行われることが好まし
い。窒素は、酸化物含有層と第1の構造体との間及び/
又は酸化物含有層と酸化させたシリコン含有層との間に
取り込まれる。
性ゲート電極との間に形成されるゲート誘電体層を形成
する方法であって、この方法は、半導体基板上に酸化物
含有層を成長させ、酸化物含有層上にシリコン含有層を
形成し、シリコン含有層の実質的に全体を、約700℃
から800℃の基板温度で酸素と窒素を含む雰囲気に曝
すことによって酸化させ、酸化させたシリコン含有層上
に導電性ゲート電極を形成する工程を含む。シリコン含
有層の実質的に全体を酸化させる工程は、約700℃か
ら800℃のウエハ温度でN2O、又は、約700℃か
ら800℃のウエハ温度でNOを含む雰囲気に前記シリ
コン含有層を曝すことによって行われることが好まし
い。窒素は、酸化物含有層と第1の構造体との間及び/
又は酸化物含有層と酸化させたシリコン含有層との間に
取り込まれる。
【0009】
【発明の実施の形態】図面を参照して本発明を説明す
る。なお、図面において、同様の又は同等の特性は共通
の参照番号で示す。本発明の方法に関する以下の記載は
ゲート誘電体層の形成を中心とするが、本発明の方法を
他の誘電体層を形成するために用いることもできる。例
えば、本発明の方法は、他の構造体のキャパシタ誘電体
又はライナ/障壁層を形成するために用いることができ
る。
る。なお、図面において、同様の又は同等の特性は共通
の参照番号で示す。本発明の方法に関する以下の記載は
ゲート誘電体層の形成を中心とするが、本発明の方法を
他の誘電体層を形成するために用いることもできる。例
えば、本発明の方法は、他の構造体のキャパシタ誘電体
又はライナ/障壁層を形成するために用いることができ
る。
【0010】図1の工程102及び図2aに関し、基板
202上にゲート絶縁体204が形成される。ゲート絶
縁体層204は、約1nmから2nm(更に好ましく
は、約1.5nm)の厚みであることが好ましい。しか
し、ゲート絶縁体層204は、2nmよりもずっと厚い
こともある。現在の半導体デバイス製造の傾向は、一層
薄いゲート絶縁体を有するようになっているため、ゲー
ト絶縁体層204をできるだけ薄くすることが望まし
い。現在の技術を用い、層204が熱成長された酸化物
である場合、この層の、再現可能なもっとも薄い厚みは
約1nmである。しかし、この一層薄い熱酸化物層を再
現性をもって製造する熱酸化技術が見つかれば、層20
4を更に薄くすることが可能である。現在、ゲート絶縁
体層204は、約600℃から650℃でO2及びN2を
含む雰囲気(好ましくは、およそ15%がO2で85%
がN2の雰囲気)にウエハを曝すか、約650℃から7
00℃でN2O及びN2を含む雰囲気(好ましくは、およ
そ15%がN2Oで85%がN2の雰囲気)にウエハを曝
すか、又は、約700℃から800℃でNO及びN2を
含む雰囲気(好ましくは、およそ50%がNOで50%
がN2の雰囲気)にウエハを曝すかのいずれかによっ
て、シリコン基板上に酸化物を成長させることによって
製造されることが好ましい。これらの各処理工程におい
て、いくらかの窒素が、層204と基板202との間の
界面に取り込まれる。代替例として、熱酸化物層204
は、層204に非常に少量の窒素を取り込むことによっ
て形成され得る。
202上にゲート絶縁体204が形成される。ゲート絶
縁体層204は、約1nmから2nm(更に好ましく
は、約1.5nm)の厚みであることが好ましい。しか
し、ゲート絶縁体層204は、2nmよりもずっと厚い
こともある。現在の半導体デバイス製造の傾向は、一層
薄いゲート絶縁体を有するようになっているため、ゲー
ト絶縁体層204をできるだけ薄くすることが望まし
い。現在の技術を用い、層204が熱成長された酸化物
である場合、この層の、再現可能なもっとも薄い厚みは
約1nmである。しかし、この一層薄い熱酸化物層を再
現性をもって製造する熱酸化技術が見つかれば、層20
4を更に薄くすることが可能である。現在、ゲート絶縁
体層204は、約600℃から650℃でO2及びN2を
含む雰囲気(好ましくは、およそ15%がO2で85%
がN2の雰囲気)にウエハを曝すか、約650℃から7
00℃でN2O及びN2を含む雰囲気(好ましくは、およ
そ15%がN2Oで85%がN2の雰囲気)にウエハを曝
すか、又は、約700℃から800℃でNO及びN2を
含む雰囲気(好ましくは、およそ50%がNOで50%
がN2の雰囲気)にウエハを曝すかのいずれかによっ
て、シリコン基板上に酸化物を成長させることによって
製造されることが好ましい。これらの各処理工程におい
て、いくらかの窒素が、層204と基板202との間の
界面に取り込まれる。代替例として、熱酸化物層204
は、層204に非常に少量の窒素を取り込むことによっ
て形成され得る。
【0011】図1の工程104及び図2bに関し、絶縁
体層204上にシリコン含有層206が形成される。層
206は、非晶質シリコン又は多結晶シリコン(「ポ
リ」又は「ポリシリコン」)のいずれかを含み、約1n
mから2nm(より好ましくは、1.5nm)の厚みで
あることが好ましい。しかし、層204の厚み、製造さ
れるデバイスの種類(低電力のデバイスに比べ一層高電
力のデバイス;又はキャパシタ)、及び、熱酸化物とシ
リコン含有層の形成に関して普及処理技術の進歩に従っ
て、層206はこれよりも薄く又は厚くなり得る。層2
06が非晶質シリコンを含む場合、層206は、約45
0℃から650℃(より好ましくは、約550℃)のウ
エハ温度でSiH4(又はSi2H6)を用いて、層20
4上にデポジットされることが好ましい。
体層204上にシリコン含有層206が形成される。層
206は、非晶質シリコン又は多結晶シリコン(「ポ
リ」又は「ポリシリコン」)のいずれかを含み、約1n
mから2nm(より好ましくは、1.5nm)の厚みで
あることが好ましい。しかし、層204の厚み、製造さ
れるデバイスの種類(低電力のデバイスに比べ一層高電
力のデバイス;又はキャパシタ)、及び、熱酸化物とシ
リコン含有層の形成に関して普及処理技術の進歩に従っ
て、層206はこれよりも薄く又は厚くなり得る。層2
06が非晶質シリコンを含む場合、層206は、約45
0℃から650℃(より好ましくは、約550℃)のウ
エハ温度でSiH4(又はSi2H6)を用いて、層20
4上にデポジットされることが好ましい。
【0012】図1の工程106及び図2cに関し、次
に、層206が酸化されることが好ましい。これは、約
700℃から750℃のウエハ温度でN2Oを含む雰囲
気にウエハを曝すことによって、又は、約700℃から
800℃のウエハ温度でNOを含む雰囲気にウエハを曝
すことによって成され得る。工程106は、層206の
酸化を終了した結果、二酸化シリコン層212を形成す
ることが好ましい。更に、この工程を実行するために窒
素を含む雰囲気が用いられるため、層204と基板20
2との間の界面(構造208として示す)、及び層20
4と酸化させた層212との間の界面(構造210とし
て示す)に窒素が取り込まれ得る。
に、層206が酸化されることが好ましい。これは、約
700℃から750℃のウエハ温度でN2Oを含む雰囲
気にウエハを曝すことによって、又は、約700℃から
800℃のウエハ温度でNOを含む雰囲気にウエハを曝
すことによって成され得る。工程106は、層206の
酸化を終了した結果、二酸化シリコン層212を形成す
ることが好ましい。更に、この工程を実行するために窒
素を含む雰囲気が用いられるため、層204と基板20
2との間の界面(構造208として示す)、及び層20
4と酸化させた層212との間の界面(構造210とし
て示す)に窒素が取り込まれ得る。
【0013】図1の工程108及び図2dに関し、導電
体層214が絶縁体層212上に形成される。好ましく
は、導電体層は導電性ゲート構造体であるが、領域20
2がキャパシタの底部電極(トランジスタの基板に対し
て)である場合、導電体層214は、キャパシタの頂部
電極となり得る。トランジスタの形成において、導電体
層214は、約150nmから450nmの厚みで、ド
ープされたポリシリコン、タングステン、チタン、窒化
チタン、上述の組合せ、又はゲート電極として用いるこ
とのできる任意の他の導電性材料を含むことが好まし
い。
体層214が絶縁体層212上に形成される。好ましく
は、導電体層は導電性ゲート構造体であるが、領域20
2がキャパシタの底部電極(トランジスタの基板に対し
て)である場合、導電体層214は、キャパシタの頂部
電極となり得る。トランジスタの形成において、導電体
層214は、約150nmから450nmの厚みで、ド
ープされたポリシリコン、タングステン、チタン、窒化
チタン、上述の組合せ、又はゲート電極として用いるこ
とのできる任意の他の導電性材料を含むことが好まし
い。
【0014】本発明の特定の実施例をここで説明した
が、これらは本発明の範囲を制限するものと解釈される
べきではない。本発明の多くの実施例は、この明細書の
方法論を考慮すれば当業者には明らかであろう。本発明
の範囲は、添付の特許請求の範囲によってのみ制限され
る。
が、これらは本発明の範囲を制限するものと解釈される
べきではない。本発明の多くの実施例は、この明細書の
方法論を考慮すれば当業者には明らかであろう。本発明
の範囲は、添付の特許請求の範囲によってのみ制限され
る。
【0015】以上の説明に関して更に次の項を開示す
る。 (1) 第1の構造体と第2の構造体との間に形成され
た誘電体層を含む半導体基板の上に電子デバイスを製造
する方法であって、前記方法は、前記第1の構造体上に
酸化物含有層を成長させ、前記酸化物含有層上にシリコ
ン含有層を形成し、前記シリコン含有層の実質的に全体
を、約700℃から800℃の基板温度で酸素及び窒素
を含む雰囲気に曝すことによって酸化させ、前記酸化さ
せたシリコン含有層上に前記第2の構造体を形成する工
程を含む方法。 (2) 第1項に記載の方法であって、前記電子デバイ
スはトランジスタである方法。 (3) 第2項に記載の方法であって、前記第1の構造
体はシリコン基板であり、前記第2の構造体はゲート電
極である方法。 (4) 第3項に記載の方法であって、前記ゲート電極
は、ドープされた多結晶シリコン、タングステン、窒化
チタン、ルテニウム、ロジウム、イリジウム、及びそれ
らの混合物から成る群から選択された材料を含む方法。 (5) 第1項に記載の方法であって、前記電子デバイ
スはキャパシタである方法。 (6) 第5項に記載の方法であって、前記第1の構造
体は前記キャパシタの底部電極であり、前記第2の構造
体は前記キャパシタの頂部電極である方法。 (7) 第1項に記載の方法であって、前記シリコン含
有層の実質的に全体を酸化させる前記工程は、約700
℃から800℃のウエハ温度でN2Oを含む雰囲気に前
記シリコン含有層を曝すことによって行われる方法。 (8) 第1項に記載の方法であって、前記シリコン含
有層の実質的に全体を酸化させる前記工程は、約700
℃から800℃のウエハ温度でNOを含む雰囲気に前記
シリコン含有層を曝すことによって行われる方法。 (9) 第1項に記載の方法であって、前記酸化物含有
層と前記第1の構造体との間に窒素が取り込まれる方
法。 (10) 第1項に記載の方法であって、前記酸化物含
有層と前記酸化させたシリコン含有層との間に窒素が取
り込まれる方法。 (11) 半導体基板と導電性ゲート電極との間に形成
されるゲート誘電体層を形成する方法であって、前記方
法は、前記半導体基板上に酸化物含有層を成長させ、前
記酸化物含有層上にシリコン含有層を形成し、前記シリ
コン含有層の実質的に全体を、約700℃から800℃
の基板温度で酸素及び窒素を含む雰囲気に曝すことによ
って酸化させ、前記酸化させたシリコン含有層上に前記
導電性ゲート電極を形成する工程を含む方法。 (12) 第11項に記載の方法であって、前記シリコ
ン含有層の実質的に全体を酸化させる前記工程は、約7
00℃から800℃のウエハ温度でN2Oを含む雰囲気
に前記シリコン含有層を曝すことによって行われる方
法。 (13) 第11項に記載の方法であって、前記シリコ
ン含有層の実質的に全体を酸化させる前記工程は、約7
00℃から800℃のウエハ温度でNOを含む雰囲気に
前記シリコン含有層を曝すことによって行われる方法。 (14) 第11項に記載の方法であって、前記酸化物
含有層と前記第1の構造体との間に窒素が取り込まれる
方法。 (15) 第11項に記載の方法であって、前記酸化物
含有層と前記酸化させたシリコン含有層との間に窒素が
取り込まれる方法。 (16) 本発明の一実施例は、第1の構造体と第2の
構造体の間に形成された誘電体層を含む半導体基板の上
に電子デバイスを製造する方法であって、この方法は、
第1の構造体(図2a〜2dの基板202)上に酸化物
含有層(図2a〜2dの層204)を成長させ、酸化物
含有層上にシリコン含有層(図2bの層206)を形成
し、シリコン含有層の実質的に全体を、約700℃から
800℃の基板温度で酸素及び窒素を含む雰囲気に曝す
ことによって酸化させ、酸化させたシリコン含有層上に
第2の構造体(図2dの層214)を形成する工程を含
む。シリコン含有層の実質的に全体を酸化させる工程
は、約700℃から800℃のウエハ温度でN2Oを含
むか、又は約700℃から800℃のウエハ温度でNO
を含む雰囲気にシリコン含有層を曝すことによって行わ
れることが好ましい。窒素は、好ましくは、酸化物含有
層と第1の構造体との間、及び/又は、酸化物含有層と
酸化させたシリコン含有層との間に取り込まれる。
る。 (1) 第1の構造体と第2の構造体との間に形成され
た誘電体層を含む半導体基板の上に電子デバイスを製造
する方法であって、前記方法は、前記第1の構造体上に
酸化物含有層を成長させ、前記酸化物含有層上にシリコ
ン含有層を形成し、前記シリコン含有層の実質的に全体
を、約700℃から800℃の基板温度で酸素及び窒素
を含む雰囲気に曝すことによって酸化させ、前記酸化さ
せたシリコン含有層上に前記第2の構造体を形成する工
程を含む方法。 (2) 第1項に記載の方法であって、前記電子デバイ
スはトランジスタである方法。 (3) 第2項に記載の方法であって、前記第1の構造
体はシリコン基板であり、前記第2の構造体はゲート電
極である方法。 (4) 第3項に記載の方法であって、前記ゲート電極
は、ドープされた多結晶シリコン、タングステン、窒化
チタン、ルテニウム、ロジウム、イリジウム、及びそれ
らの混合物から成る群から選択された材料を含む方法。 (5) 第1項に記載の方法であって、前記電子デバイ
スはキャパシタである方法。 (6) 第5項に記載の方法であって、前記第1の構造
体は前記キャパシタの底部電極であり、前記第2の構造
体は前記キャパシタの頂部電極である方法。 (7) 第1項に記載の方法であって、前記シリコン含
有層の実質的に全体を酸化させる前記工程は、約700
℃から800℃のウエハ温度でN2Oを含む雰囲気に前
記シリコン含有層を曝すことによって行われる方法。 (8) 第1項に記載の方法であって、前記シリコン含
有層の実質的に全体を酸化させる前記工程は、約700
℃から800℃のウエハ温度でNOを含む雰囲気に前記
シリコン含有層を曝すことによって行われる方法。 (9) 第1項に記載の方法であって、前記酸化物含有
層と前記第1の構造体との間に窒素が取り込まれる方
法。 (10) 第1項に記載の方法であって、前記酸化物含
有層と前記酸化させたシリコン含有層との間に窒素が取
り込まれる方法。 (11) 半導体基板と導電性ゲート電極との間に形成
されるゲート誘電体層を形成する方法であって、前記方
法は、前記半導体基板上に酸化物含有層を成長させ、前
記酸化物含有層上にシリコン含有層を形成し、前記シリ
コン含有層の実質的に全体を、約700℃から800℃
の基板温度で酸素及び窒素を含む雰囲気に曝すことによ
って酸化させ、前記酸化させたシリコン含有層上に前記
導電性ゲート電極を形成する工程を含む方法。 (12) 第11項に記載の方法であって、前記シリコ
ン含有層の実質的に全体を酸化させる前記工程は、約7
00℃から800℃のウエハ温度でN2Oを含む雰囲気
に前記シリコン含有層を曝すことによって行われる方
法。 (13) 第11項に記載の方法であって、前記シリコ
ン含有層の実質的に全体を酸化させる前記工程は、約7
00℃から800℃のウエハ温度でNOを含む雰囲気に
前記シリコン含有層を曝すことによって行われる方法。 (14) 第11項に記載の方法であって、前記酸化物
含有層と前記第1の構造体との間に窒素が取り込まれる
方法。 (15) 第11項に記載の方法であって、前記酸化物
含有層と前記酸化させたシリコン含有層との間に窒素が
取り込まれる方法。 (16) 本発明の一実施例は、第1の構造体と第2の
構造体の間に形成された誘電体層を含む半導体基板の上
に電子デバイスを製造する方法であって、この方法は、
第1の構造体(図2a〜2dの基板202)上に酸化物
含有層(図2a〜2dの層204)を成長させ、酸化物
含有層上にシリコン含有層(図2bの層206)を形成
し、シリコン含有層の実質的に全体を、約700℃から
800℃の基板温度で酸素及び窒素を含む雰囲気に曝す
ことによって酸化させ、酸化させたシリコン含有層上に
第2の構造体(図2dの層214)を形成する工程を含
む。シリコン含有層の実質的に全体を酸化させる工程
は、約700℃から800℃のウエハ温度でN2Oを含
むか、又は約700℃から800℃のウエハ温度でNO
を含む雰囲気にシリコン含有層を曝すことによって行わ
れることが好ましい。窒素は、好ましくは、酸化物含有
層と第1の構造体との間、及び/又は、酸化物含有層と
酸化させたシリコン含有層との間に取り込まれる。
【図1】本発明の一実施例の方法を示すフローチャー
ト。
ト。
【図2a】図1に示した本発明の実施例の方法を用いて
部分的に製造された半導体デバイスの断面図。
部分的に製造された半導体デバイスの断面図。
【図2b】図1に示した本発明の実施例の方法を用いて
部分的に製造された半導体デバイスの断面図。
部分的に製造された半導体デバイスの断面図。
【図2c】図1に示した本発明の実施例の方法を用いて
部分的に製造された半導体デバイスの断面図。
部分的に製造された半導体デバイスの断面図。
【図2d】図1に示した本発明の実施例の方法を用いて
部分的に製造された半導体デバイスの断面図。
部分的に製造された半導体デバイスの断面図。
202 第1の構造体 204 酸化物含有層 208,210 界面 212 絶縁体層 214 第2の構造体
フロントページの続き (72)発明者 ジョン ダブリュ、クーン アメリカ合衆国 テキサス、ダラス、シェ ルビイ アベニュー 2727、ナンバー エ ル
Claims (1)
- 【請求項1】 第1の構造体と第2の構造体との間に形
成された誘電体層を含む半導体基板の上に電子デバイス
を製造する方法であって、前記方法は、 前記第1の構造体上に酸化物含有層を成長させ、 前記酸化物含有層上にシリコン含有層を形成し、 前記シリコン含有層の実質的に全体を、約700℃から
800℃の基板温度で酸素及び窒素を含む雰囲気に曝す
ことによって酸化させ、 前記酸化させたシリコン含有層上に前記第2の構造体を
形成する工程を含む方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
BR9905664-0A BR9905664A (pt) | 1999-11-24 | 1999-11-24 | Sinterizado de radical alumina e seu método de fabricação |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10970398P | 1998-11-24 | 1998-11-24 | |
US109703 | 1998-11-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
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Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11333001A Pending JP2000164592A (ja) | 1998-11-24 | 1999-11-24 | 界面に窒素を取り込む積層型又は複合型ゲ―ト誘電体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6323114B1 (ja) |
JP (1) | JP2000164592A (ja) |
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US6686298B1 (en) | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
US6649543B1 (en) * | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
US20030040171A1 (en) * | 2001-08-22 | 2003-02-27 | Weimer Ronald A. | Method of composite gate formation |
US8334220B2 (en) * | 2007-03-21 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of selectively forming a silicon nitride layer |
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EP0571692B1 (en) * | 1992-05-27 | 1998-07-22 | STMicroelectronics S.r.l. | EPROM cell with a readily scalable down interpoly dielectric |
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