JP4301138B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関するものである。特に、電極上にオフセット膜が形成された構造を有する半導体装置の製造方法に関するものである。

半導体装置の電極上にオフセット膜が形成された構造としては、例えばゲート電極上にＣＶＤ酸化膜を形成してオフセット膜とすることなどが行われている。

ところで、ゲート電極として、少なくともその上層にシリサイド層を形成した構造のものが知られている。例えば、ポリＳｉ層上に高融点金属シリサイド層を形成して、ゲート構造とすることが知られており、このようなゲート構造はポリサイド構造と称されている。（ポリサイド構造については、例えば月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ １９９２，１２の「ＣＶＤ−ＷＳｉのＵＬＳＩポリサイドアプリケーション」（２１６頁〜）参照）。

ところが、電極の上層が上記のようなシリサイドである場合、該シリサイドにおいて「剥がれ」が生じることがある。これは、その上にオフセット膜を形成する場合に更に顕著である。

このようなシリサイド層における「剥がれ」は、タングステンシリサイド（以下ＷＳｉｘあるいは単にＷＳｉと記すこともある）について典型的に生ずるので、以下ＷＳｉｘについてその剥がれの問題を説明する。

ＷＳｉｘには、代表的には、低温で形成できるモノシラン系のＬＴ−ＷＳｉｘとスパックＷＳｉｘがあり、また高温でカバレージが良く形成できかつフッ素含有量を減らせるジクロルシラン系ＨＴ−ＷＳｉｘがある。ここでは従来多用されてきたＬＴ−ＷＳｉｘについて知られている物性をもとに記述する。

ＳｉＨ_４系低温ＷＳｉｘ（ｘ＝２，４〜２，６〜２，８のような各組成をとる）は、Ｎ_２アニール後の組成はｘ＝２．２程度で、過剰Ｓｉは膜の下に析出する。

形成されたＷＳｉｘ中のフッ素含有量は、椎積時で２〜５Ｅ２０Ｆａｔｏｍｓ／ｃｍ_２程度であり、Ｅ２１以上の含有では剥離する。Ｎ_２アニール後にＷＳｉｘ／ＰｏｌｙＳｉ界面にＥ１９程度存在する。酸化膜界面ではＥ２１オーダーで偏析する。

ＷＳｉｘ膜の耐ストレス性は、膜厚が〜５００ｎｍ以上で剥離する。引っ張り応力は、〜１７Ｅ８Ｐａ、７００℃以上の熱処理後での引っ張り応力は１１Ｅ８Ｐａである。

結晶性は、堆積時はアモルファス、熱処理後の結晶相変化は、〜６００℃までｈｅｘａｇｏｎａｌ構造、〜７００℃でｔｅｔｒａｇｏｎａｌ構造に相転移する。結晶子径は、Ｎ_２アニールの温度や処理時間によるが、４０〜４５０ｎｍ程度である。

ステップカバレッジ（被覆性）は、アスペクト比１までは７０％のステップカバレッジが得られるが、生成のために気相反応領域の反応を使っているため、アスペクト比２では２０〜３０％と急激に悪化する。

ＷＳｉｘの酸化物については、低級酸化物ＷＯｘは、タングステンブルーに代表されるように大気中の水分等と反応しやすく、２５℃でも昇華する。酸化物は各種変態を持ち、数種類の組成を持つ。安定な酸化膜はオレンジ色に発色する。（フッ素等のハロゲン化合物も蒸気圧が高い。）

上記のようなＷＳｉｘがポリＳｉ上で剥離を生じるのは、ポリＳｉ上に自然酸化膜（ｎ−ＳｉＯ_２）が生成していることが大きな要因と考えられる。ポリＳｉ上のｎ−ＳｉＯ_２の成長は、例えばＰをドープしたポリＳｉについては、Ｓｉ基板の２〜４倍の増速酸化する。ドーパントが入ると、更に厚く形成し、ＡｓやＢがドーピングされたポリＳｉ上のｎ−ＳｉＯ_２については、そのエッチングレートが遅くなる。

酸化膜の耐圧は無い。パイロ酸化は、ほとんどｎ−ＳｉＯ_２並の、ドライ酸化で生成したものも、ＣＶＤＳｉＯ_２以下である。

ＷＳｉｘの剥がれは、その一般的な形態としては、次のように考えることができる。ＷＳｉｘの剥がれ過程の形態は、（ａ）剥がれ初期がｒｉｆｔｉｎｇ（開裂）、過渡期がｃｒａｃｋｉｎｇ（割れ）、最終段階がｐｅｅｌｉｎｇ（むけ）という場合と、ｒｉｆｔｉｎｇ、次いでｆｏａｍｉｎｇ（発泡）、次いでｅｘｐｌｏｓｉｏｎ（破裂）の場合の２種類が一般的に分類できる。出発形態は同じであるので、ｒｉｆｔｉｎｇの発生について述べる。

従来のＷＳｉｘは剥がれ構造の概要としては、ＷＳｉｘに関しては、
１）ＷＳｉｘの形成
２）ポリサイド（Ｐｏｌｙｃｉｄｅ）ドライエッチング
３）ＬＤＤ領域形成用のＣＶＤ−ＳｉＯ_２形成
４）ＬＤＤエッチバック
５）ＷＳｉｘ露出面への２度目のＳｉＯ_２（キャッピング用ＳｉＯ_２、以下キャップ−ＳｉＯ_２と称する）形成
の５つの段階で剥がれが発見され、その後キャップ−ＳｉＯ_２が被覆された後での剥離の報告は従来は無い。

その中で
２）ポリサイド（Ｐｏｌｙｃｉｄｅ）ドライエッチング後、
３）ＬＤＤ領域形成用のＣＶＤ−ＳｉＯ_２形成、
４）ＬＤＤエッチバック
の３つの段階に関して言えば、はじめの工程での問題や、その物性から発生したものが多い。段階５）のみ、プロセス・モジュールにおける組み合わせで発生したものが多い。発生した剥がれの具体的な状況は下記１．〜５．の如きものであった。
１．ＷＳｉｘの形成後に、
（イ）下地にベタ形成された酸化膜、あるいはポリＳｉから皮むけ状の剥がれを発生
（ロ）高濃度ＡｓやＢドープした下地密パターンの片隅のポリＳｉから気泡状に浮いた剥がれを発生
２．ポリサイドドライエッチング後に、
（イ）ＷＳｉｘの形成後に、高濃度ドーブした下地ポリＳｉ密パターン下から剥がれを発生
（ロ）ポリサイド構造の異なるウエーハ周辺の狭いパターンで剥がれを発生
３．ＬＤＤＣＶＤ−ＳｉＯ_２形成後に、
ポリサイドエッチング後すでにｒｉｆｔｉｎｇし、剥がれを発見
４．ＬＤＤエッチバック後に、
ポリサイドエッチング後すでに微細にｒｉｆｔｉｎｇし、ＬＤＤエッチバックではっきり剥がれを発見
５．ＷＳｉｘ露出面に２度目のキャップ−ＳｉＯ_２形成に、
（イ）パイロ酸化やＴＥＯＳ等のＣＶＤ膜の膜厚によって、微細パターンで剥がれを発生
（ロ）ＷＳｉｘのＳｉ組成小やＷＳｉｘ膜厚によって、微細パターンで剥がれを発生

上記したような剥がれ現象はいずれにしても防止しなければならないが、かかる剥がれ防止は、とりわけ、ＬＤＤのＴＥＯＳ−ＳｉＯ_２化のプロセス安定化のために、必須である。

ＷＳｉｘの形成後の剥がれとしては、ＷＳｉｘの形成後に、下地べタ状の酸化膜、ポリＳｉから皮むけ状剥がれを発生し、あるいは高濃度にＡｓやＢをドープした下地密パターンの下隅のポリＳｉから気泡状に浮いた剥がれを発生するという、２点が最も初期段階に発生し、その後もたびたび経験されることである。

ＷＳｉｘの剥がれの内、クラックからビールに至るもので、ＳｉＯ_２／ＷＳｉｘ界面での剥がれは、（１）界面の低級ＷＯｘの昇華、（２）フッ素化合物の昇華、メンテナンス後にＨＦ等発生、（３）ＷＳｉｘの組成変動界面がｘ＝２．３以下（ｘ＝２．７以上は剥離しない）、（４）膜厚５００ｎｍ以上ではストレス、がそれぞれ主たる原因である。

一方、気泡発生から膨張破壊に至った構造については、ポリＳｉ／ＷＳｉｘ形成後のアニールで段差パターンに発生したもの、あるいは微細パターンで膨れが発生するもので、ポリＳｉに例えばイオン注入Ａｓ^＋５Ｅ１５／ｃｍ^２、ＢＦ_２ ^＋５Ｅ１５／ｃｍ^２を行った後、通常のライトエッチングの場合、（１）低級ＷＯｘの昇華（ｎ−ＳｉＯ_２の残膜が厚かったような場合）、（２）段差部のストレス集中が原因となる。

ＷＳｉｘ−ポリサイド構造のドライエツチバック後の剥がれには、次の２形態がある。
（１）ＷＳｉｘの形成後に、ＢＦ_２ ^＋を高濃度ドープした下地ポリＳｉ密パターン下から剥がれを発生
（２）ポリサイド構造の異なるウエーハ周辺の狭いパターンで剥がれを発生

剥がれが発生する構造が、ポリＳｉ／ＷＳｉｘの場合、ドライエッチング後のウエーハエッジのパターンエッジにおいて剥がれが発生する。これは、ＳｉＯ_２／ポリＳｉ／ＷＳｉｘ構造がエッジのみ異なっていた（エッジのみＴＥＯＳでキャッピングを行っていた）場合で、ストレス低減のため、全面打ちを行う場合、エッジのみ、ポリＳｉの膜厚が薄かったため、オーバーエッチングで、サイドエッチングが入ったことが原因となっている。また、ＢＦ^２＋イオン注入したものを、ドライエッチングしたことにより全面剥がれ発生するものは、イオン注入がＢＦ^２＋５Ｅ１５以上の場合であり、フッ素含有量が１Ｅ１６以上（他のイオン種では考慮の必要が無かった）であることが原因とされる。

ＷＳｉｘ露出面に２度目のキャップーＳｉＯ_２形成後に剥がれが生じるのは、（１）パイロ酸化やＴＥＯＳ膜厚によって微細パターンで剥がれを発生
（２）ＷＳｉｘのＳｉ組成小やＷＳｉｘ膜厚によって微紳パターンで剥がれを発生
の各場合である。

特開平３−１８０３４号公報 特開平１−２４３４７１号公報 特開昭６２−２１９５５８号公報 特開平６−３１７０８号公報

本発明は、電極上にオフセット膜が形成された構造を有する場合について、シリサイド等の剥がれの問題点や、さらには膜質が水分を有する場合の問題点を解決して、安定した構造を有するものとした半導体装置の製造方法を提供することを課題とする。

本発明に係る半導体装置の製造方法は、下記構成をとることにより、上記目的を達成する。
すなわち、本発明に係る半導体装置の製造方法は、
セルフ・アライン・コンタクトプロセスにより形成されるオフセット酸化膜付きゲート電極を有する半導体装置の製造方法において、
りんドープのポリシリコンからなる下層ポリシリコン層を形成し、その上にタングステンシリサイドからなる上層シリサイド層を形成し、
脱ガスを目的とした熱処理を行い、
その後該シリサイド層の上にシリコンナイトライドまたはシリコン・オキシ・ナイトライドを形成し、これを水分バリアー機能及び酸化と−ＯＨ基の拡散を防止する機能を有する水分バリアー層とし、この水分バリアー層の膜厚は酸化アニールと酸化膜膜厚とトランジスタ寿命とにより決定するものとし、さらにＣＶＤ酸化膜を形成し、これをオフセット膜とし、
このとき上記オフセット膜は、セルフ・アライン・コンタクトプロセスに適正な任意の膜厚で形成し、
更に上記下層ポリシリコン層と上記上層シリサイド層と上記ＣＶＤ酸化膜からなるオフセット膜とからなる積層膜を加工してゲート電極構造とし、
該ゲート電極構造上に、更にシリコンナイトライドを形成しその後ＣＶＤ酸化膜を形成 して積層膜を形成し、エッチバックにより該ゲート電極構造の側壁に水分バリアー性及び酸化と−ＯＨ基の拡散を防止する機能を有する層をなすシリコンナイトライドと、ＣＶＤ酸化膜とからなる積層膜からなるスペーサーを形成し、
その後ソース／ドレインを形成する工程を備えた
ことを特徴とする半導体装置の製造方法
である。

本発明によれば、電極上にオフセット膜が形成された構造を有する場合について、シリサイド等の剥がれの問題点や、さらには膜質が水分を有する場合の問題点を解決して、安定した構造を有する半導体装置の製造方法を提供することができた。

なお、特開平６−２６７９７５号及び前掲の特開平３−１８０３４号には、ゲート電極の側壁にシリコンナイトライドを形成してサイドウォールを形成する技術が開示されているが、この技術ではポリシリコン上面からの剥がれ防止はできず、また、この技術はオフセット膜形成の場合を考慮していない。

本発明においては、オフセット膜（例えばオフセット酸化膜）付き電極を有する構造において、電極上の酸化膜の形成方法やＬＤＤ酸化膜等の形成時に酸素バリアー等となるバリアー層（例えばＳｉ_３Ｎ_４膜）を挟んだ構造にすることにより、電極を形成する例えばＷＳｉｘの微小剥がれによる各種不都合（例えばＬＤＤ−ＳｉＯ_２形成時のＷＳｉｘ膜崩壊）を防止でき、併せて、その後に形成する層間膜からのゲートへの水分進入を防止し、トランジスタ特性の早期劣化を防止できる。

以下、図面を参照して、本発明の実施例について説明する。なお当然のことではあるが、本発明は以下に述べる実施例により限定を受けるものではない。

実施例１
この実施例では、セルフ・アライン・コンタクト（ＳＡＣ）プロセス等のオフセット酸化膜付き電極を有する半導体装置において、電極上の酸化膜の形成方法やＬＤＤ酸化膜の形成時に酸素バリアーとしてＳｉ_３Ｎ_４膜を挟んだ構造にすることにより、ＷＳｉｘの微小剥がれによるＬＤＤ−ＳｉＯ_２形成時のＷＳｉｘ膜破壊を防止し、併せて、その後に形成する層間膜からのゲートへの水分進入を防止して、トランジスタ特性の早期劣化を少なくできる品質に作り込んだ構造を示す。

本実施例の半導体装置は、図１に示すように、電極１（本実施例ではＭＯＳ型トランジスタのゲート電極）上にオフセット膜２が形成された構造を有する半導体装置において、該電極１の少なくとも上層はシリサイド１ｂにより形成し、かつ該シリサイド１ｂの上にバリアー層３を介して上記オフセット膜２を形成したものである。

ここで、本実施例における上記シリサイド１ｂは、タングステンシリサイドである。

また本実施例における上記バリアー層３は、シリコンナイトライド層である。

本実施例の半導体装置の製造方法は、図２ないし図６に示すように、電極１上にオフセット膜２が形成された構造を有する半導体装置（図１参照）の製造方法において、電極材料１ａ，１ｂを成膜して、熱処理を行い、バリアー層３形成材料を成膜し、オフセット膜２形成材料（ここではＬＰ−ＴＥＯＳ膜、１５０ｎｍ厚）を成膜する工程（図２、図３参照）を備えたものである。

ここで、上記電極材料の少なくとも最上層は、タングステンシリサイド１ｂ（ここでは特にＬＴ−ＷＳｉｘ）であり、上記バリアー層３は、シリコンナイトライド層（ここでは特にＬＰ−Ｓｉ_３Ｎ_４層、５０ｎｍ厚）である。

本実施例においては、図１に示すように、オフセット酸化膜２付き電極１を有する半導体装置において、電極１上の酸化膜の形成やＬＤＤ酸化膜の形成時に酸素バリアーのためにバリアー層３としてＳｉ_３Ｎ_４膜を挟んだ構造にすることにより、ＷＳｉｘ１ｂの微小剥がれによる．ＬＤＤ−ＳｉＯ_２形成時のＷＳｉｘ膜崩壊等を防止し、併せて、その後に形成する層間膜からのゲートへの水分進入を防止できるようにする。これによりトランジスタ特性の早期劣化を少なくできる。

ここでは具体的には、図２に示すＬＯＣＯＳ素子分離領域１１が形成された半導体基板１（Ｓｉ基板）上に、ゲート電極１材料のポリサイド１ａ，１ｂ形成後、オフセット酸化膜２を形成する前に、ＣＶＤ−ＷＳｉｘであれば少なくとも脱ガスを目的としたアニールを行う。併せて多結晶成長させてもよい。いずれにしても５５０℃以上の熱処理を加え、その後、シリコン・ナイトライド３を形成し、つづけてＣＶＤ酸化膜２（ここではＴＥＯＳ−ＣＶＤ膜）を形成し、オフセット絶縁膜とする（図３）。

その後、ゲートパターン４を、フォトレジストで形成する（図４）。次いでＥＣＲドライエッチング等でエッチング加工する（図５）。このとき、プロセスガスとしてＢＣｌ_３／Ｃｌ_２系ガスを用いたドライエッチングを採用できる。つづけて形成するＬＤＤ用の酸化膜に代えて、シリコン・ナイトライド５／ＣＶＤ酸化膜６と言う積層膜を形成し（図６）、サイドスペーサー５ａ，６ａとする（図１）。

その後の工程でソース／ドレイン等の通常のトランジスタ作成工程を経て、半導体装置を完成する。本実施例によれば、水分を含有する層間膜を使っても、ナイトライド膜が、水分バリアーとしての役割を果たし、水分による悪影響を遮断することができる。

水分バリアーとなるためのナイトライドの膜厚は、酸化アニールと酸化膜膜厚とトランジスタ寿命によって決定されるが、通常は５〜１００ｎｍが使われる。余りに厚い膜は、ゲート電極に応力を与えることになるので好ましくない。また、薄膜で形成する場合は、Ｓｉ−Ｎ基の結合ネットワークが膜内で切れ、バリアー性が無くなるおそれがあるので、薄い膜で形成する場合には数レイヤーで積層形成することが好ましい。

本実施例においてオフセット酸化膜は、形成上幾何学構造のみ問題が無ければ、任意の構成で使用できるようになる。上述のように、オフセット酸化膜により膜ガス等でシリサイド剥がれが生じるような問題が避けられるからである。

シリコンナイトライドは、トランジスタ特性に影響が無い程度にダメージが制御されていれば、Ｓｉ−ＮやＷ−Ｎ等のボンド形成を目的とした、Ｎ_２、ＮＨ_３中でのアニールによって形成されても、あるいはプラズマ励起によるものでも、減圧加熱での形成によるＳｉ_３Ｎ_４でもよい。

更に詳しくは、本実施例では次の具体例デバイス作成フローを行う。
（１）図２に示すような、半導体基板（ここではＳｉ基板）上に素子分離領域１１としてＬＯＣＯＳが形成された構造に、図３に示すように、ゲート絶縁膜１２（ＳｉＯ_２）形成、及びＰドープのポリＳｉ１ａとＬＴ−ＷＳｉｘ１ｂを形成してゲート電極材料のポリサイド形成後、オフセット酸化膜を形成する前にＣＶＤ−ＷＳｉｘであれば少なくとも脱ガスを目的としたアニールを行い、併せて多結晶成長させてもよく、このための５５０℃以上の熱処理を加え、その後、シリコン・ナイトライド３を形成し、つづけてＣＶＤ酸化膜２を形成し、オフセット絶縁膜とする。以上で図３の構造が完成する。
（２）その後、ゲートパターン４を、フォトレジストで形成し、ＥＣＲドライエッチ等でエッチング加工する。これにより図５の構造を得る。つづけて形成するＬＤＤ用の酸化膜に代えて、シリコン・ナイトライド５／ＣＶＤ酸化膜６と言う積層膜を形成し、図６の構造として、更にエッチバックによりサイドスぺ−サー５ａ，５ｂとする（図１参照）。

その後の工程でソース／ドレイン等の通常のトランジスタ作成工程を経て、ＭＯＳ半導体装置とする。これら工程で水分を含有する層間膜を使っても、バリアー層３をなすナイトライド膜（及び本実施例ではサイドスペーサーとなっているナイトライド膜５ａ）が水分バリアーとなるので、水分による不都合は防止される。

オフセット絶縁膜やサイドウォールスペーサ絶縁膜構成については、本実施例では次の工程をとる。
（１）水分バリアーとなるバリアー層３のナイトライド膜厚は、酸化アニールと酸化膜膜厚とトランジスタ寿命によって決定される。通常は５〜１００ｎｍが使われる。余りに厚い膜はゲートの応用を与え好ましくない。また薄膜では、Ｓｉ−Ｎ基の結合ネットワークが切れ、バリアー性が無くなるので、数レイヤー必要となる。
（２）バリアー層３としては、シリコンナイトライドでなくても、厚くすることで水分バリアーとできるならば、例えばプラズマ励起ＣＶＤや減圧ＣＶＤで、モノシランやＮ_２Ｏやアンモニアを用いたシリコン・オキシ・ナイトライドを形成してこのバリアー層３とするのでもよい。
（３）酸化膜の形成方法は、通常のＣＶＤ酸化膜でよく、バリアー層が存在するので、水分含有が多くてもよい。また、比較的高温のＴＥＯＳの熱分解等で形成するものでもよい。また、膜厚制限も無いので、有利である。
（４）シリコン・ナイトライド膜の形成も、ジクロルシランとアンモニアの減圧ＣＶＤでも、比較的低温のモノシランとアンモニアによるプラズマ励起ＣＶＤで形成するものでもよい。

本実施例によれば、次の具体的効果を得ることができた。

即ち、オフセット酸化膜下やサイドウォール酸化膜下にシリコンナイトライドを形成することで、酸化や−ＯＨ基の拡散を阻止し、シリサイドの剥がれを防止できる。

また、上記によって、オフセット膜厚に制限が無くなり、任意の膜設計が行えるようになった。

更に、材料についても条件が緩和され、特に、酸化膜膜質に対する水分含有量に対し制限が無くなる。

また併せて、ゲート酸化膜の水分劣化が知られているが、上部層間膜からの進入経路をふさぐ構造になったので、低級酸化膜の成長に伴うトランジスタ特性に劣化が防止できる構造を提供でき、信頼性が構造から作り込める。

シリコンナイトライドには製法によらず水分バリアー性が有ることが知られているので、これも膜種を選ばないため、プロセスマージンが広いデバイスが低コストで設計できる。

実施例１の半導体装置を示す断面図である。 実施例１の半導体装置の製造工程を順に断面図で示すものである（１）。 実施例１の半導体装置の製造工程を順に断面図で示すものである（２）。 実施例１の半導体装置の製造工程を順に断面図で示すものである（３）。 実施例１の半導体装置の製造工程を順に断面図で示すものである（４）。 実施例１の半導体装置の製造工程を順に断面図で示すものである（５）。

符号の説明

１ 電極構造（ゲート電極）
１ａ 電極材料（ポリＳｉ）
１ｂ （上層）電極材料（シリサイド、ＷＳｉ）
２ オフセット膜（ＣＶＤ酸化膜）
３ バリアー層（ＳｉＮ）
４ ゲートパターン（フォトレジスト）
５ａ サイドスペーサー（ＳｉＷ）
６ａ サイドスペーサー（酸化膜）

Claims (1)

1. セルフ・アライン・コンタクトプロセスにより形成されるオフセット酸化膜付きゲート電極を有する半導体装置の製造方法において、
   りんドープのポリシリコンからなる下層ポリシリコン層を形成し、その上にタングステンシリサイドからなる上層シリサイド層を形成し、
   脱ガスを目的とした熱処理を行い、
   その後該シリサイド層の上にシリコンナイトライドまたはシリコン・オキシ・ナイトライドを形成し、これを水分バリアー機能及び酸化と−ＯＨ基の拡散を防止する機能を有する水分バリアー層とし、この水分バリアー層の膜厚は酸化アニールと酸化膜膜厚とトランジスタ寿命とにより決定するものとし、さらにＣＶＤ酸化膜を形成し、これをオフセット膜とし、
   このとき上記オフセット膜は、セルフ・アライン・コンタクトプロセスに適正な任意の膜厚で形成し、
   更に上記下層ポリシリコン層と上記上層シリサイド層と上記ＣＶＤ酸化膜からなるオフセット膜とからなる積層膜を加工してゲート電極構造とし、
   該ゲート電極構造上に、更にシリコンナイトライドを形成しその後ＣＶＤ酸化膜を形成 して積層膜を形成し、エッチバックにより該ゲート電極構造の側壁に水分バリアー性及び酸化と−ＯＨ基の拡散を防止する機能を有する層をなすシリコンナイトライドと、ＣＶＤ酸化膜とからなる積層膜からなるスペーサーを形成し、
   その後ソース／ドレインを形成する工程を備えた
   ことを特徴とする半導体装置の製造方法。

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