KR100356259B1 - 트랜지스터, 반도체 디바이스 및 반도체 디바이스 제조 방법 - Google Patents

트랜지스터, 반도체 디바이스 및 반도체 디바이스 제조 방법 Download PDF

Info

Publication number
KR100356259B1
KR100356259B1 KR1020010011389A KR20010011389A KR100356259B1 KR 100356259 B1 KR100356259 B1 KR 100356259B1 KR 1020010011389 A KR1020010011389 A KR 1020010011389A KR 20010011389 A KR20010011389 A KR 20010011389A KR 100356259 B1 KR100356259 B1 KR 100356259B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
source
drain
semiconductor
region
Prior art date
Application number
KR1020010011389A
Other languages
English (en)
Other versions
KR20010087342A (ko
Inventor
니시야마아끼라
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010087342A publication Critical patent/KR20010087342A/ko
Application granted granted Critical
Publication of KR100356259B1 publication Critical patent/KR100356259B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

0.1 ㎛ 생성 시 또는 그 이후에도 트랜지스터 특성의 저하없이 채널 저항이 낮은 반도체 디바이스 및 그 제조 방법이 제공된다. 또한, 선택적 금속 성장법을 사용하지 않고 원하는 소스/드레인 전극 및 게이트 전극을 제조하는 기술이 제공된다.
게이트 전극 형성 후, 반도체 막은 선택적으로 소스/드레인 영역 내에 일시적으로 형성된다. 유전막은 기판 상에 증착되고, 그 다음에 표면은 반도체 막이 표면 상에 노출되는 범위까지 화학적/기계적 폴리싱(CMP) 기술에 의해 에칭된다. 이때, 반도체 막은 이것의 두께를 따른 중간 부분이 제거될 때까지 부분적으로 에칭된다. 그 후, 원하는 금속 또는 실리사이드가 전표면 상에 증착된다. 다음에, CMP 에칭이 실행되고, 따라서 전극을 소스/드레인 반도체 층들 및 게이트 절연층 상에 또는 그 상부에 남기면서 전극을 형성한다.

Description

트랜지스터, 반도체 디바이스 및 반도체 디바이스 제조 방법{TRANSISTOR, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 트랜지스터, 반도체 디바이스 및 반도체 디바이스 제조 방법에 관한 것이다. 좀 더 구체적이나 배타적이지 않게는, 본 발명은 금속 절연막 반도체 전계 효과 트랜지스터(MISFET) 구조에 관한 것이다. 본 발명은 또한 MISFET를 제조하는 방법에 관한 것이다.
최근 반도체 미세 제조 기술은 최소 특성 길이를 실질적으로 무한히 감소시키는 방향으로 발전되고 있다. FET가 미세화됨에 따라, 게이트 길이는 거의 0.1 μm까지 축소된다. 이것은, 보다 높은 속도 성능 및 동시에 소비되는 전력을 보다 낮게 하려고 하는 두가지 것을 달성하기 위해서는 특성 크기 감소 규칙이 정해지기 때문이다. 미세화 그 자체는 집적 회로(IC) 소자의 점유 면적을 감소시켜, 그 결과 단일 칩내에 보다 많은 소자를 탑재할 수 있게 한다. 즉, 이러한 것에 의해VLSI 또는 ULSI 칩은 확장된 다중 기능을 가질 수 있다.
유감스럽게도, 최소 특성 크기가 0.1 μm까지 축소될 경우 발생하는 심각한 문제에 봉착함에 따라 미세기술에서의 성장이 조만간 느려지거나 멈출 것으로 예상된다. 이 문제는 단순히 IC 소자를 미세화하는 것으로는 보다 빠른 성능을 성공적으로 달성할 수 없다는 것이다. 이것은 특성 크기를 더욱 더 축소함에 따라 IC 소자의 기생 저항의 증가를 초래하기 때문이며, 이것은 소자의 전기적 구동능력의 증가를 불가능하게 하거나 적어도 매우 어렵게 만든다.
이러한 문제점을 피할 수 있는 종래의 알려진 접근법중의 하나는 자기-정렬 실리사이드 또는 "샐리사이드(salicide)" 기술을 사용하는 특별히 설계된 디바이스 구조, 또는 FET의 게이트 및 소스/드레인에 추가로 금속을 선택적으로 증착시키는 다른 구조를 사용하는 것이다.
도 26은 샐리사이드 구조를 사용하는 MISFET의 단면도를 도시한 것이다. 이러한 샐리사이드 MISFET는 실리콘 기판(1101), 게이트(1103)와 기판(1101) 사이에 끼워진 게이트 절연막(1102), 및 이 게이트 절연막(1102) 위에 형성된 절연 게이트 전극(1103)을 구비한다. 게이트(1103)는 게이트 절연 측벽층(1104)이 형성되는 측면을 가진다. 실리콘 기판(1101)은 그 상부 표면에 형성된 드레인 영역(1105)을 갖는다. 낮은 비저항층(1106)이 드레인(1105) 내에 매립된다. 상기 층은 금속과 같이 전기적 비저항이 낮은 실리사이드 재료로 이루어진다. 실리사이드층(1106)은 게이트 절연 측벽(1104)의 외부 수직 표면과 자기-정렬된다. 본원에서, 드레인(1105)은 불순물을 기판(1101)으로 확산하여 형성한다. 기판(1101)이 "p"도전형인 경우에, 드레인(1105)은 "n"형이다. 기판(1101) 및 드레인(1105)은 그 사이에 계면(1200)을 형성하며, 그곳에서는 공핍층이 사이에 끼워진 p-n 접합이 형성된다. 또한, MISFET는, 도시되지는 않았지만, 드레인 영역과 구조가 비슷한 소스 영역을 가진다.
샐리사이드 MISFET의 경우, 소스/드레인 전극에서 비저항을 감소시키는 것이 가능하다. 불행하게도, 이러한 이점은 다음의 단점이 없이는 얻어질 수 없다. pn접합(1200) 및 실리사이드(1106) 사이의 거리의 감소(약 100 nm 이하)는 pn 접합의 정류특성의 감소를 초래하여 내부에 누설 전류를 야기시킨다. 일단, 상기 문제가 발생하면, 상술한 형태의 샐리사이드 MISFET를 사용하는 DRAM 칩은 데이터 저장 유지능력 특성이 저하된다. 로직 IC 칩에서, 전력 소모가 증가할 수 있다. 최악의 경우에는, 임의의 의도된 트랜지스터 동작이 더 이상 얻어질 수 없다.
누설 전류 문제를 피하기 위해 pn 접합을 보다 깊게 만들 경우, 다른 문제, 소위 "쇼트-채널" 효과 - 트랜지스터의 임계 전위가 불규칙하게 감소함 - 가 발생한다. 간단히 말해서, 이러한 상충되는 또는 "트레이드-오프(trade-off)"적인 문제를 해결하기 위하여, pn 접합을 가능한 한 얕게 형성함과 동시에 소스/드레인 영역의 비저항을 감소시킬 필요가 있다.
pn 접합을 얕게 하면서 소스/드레인 비저항을 낮추는 알려진 하나의 접근법은 "실리사이드 탑재(silicide mount)" 기술을 사용하는 것이다. 좀 더 구체적으로, 소스/드레인 영역은 선택적 에피택셜 성장(SEG) 방법에 의해 증가된 두께를 갖도록 제조된다. 그 후, 실리사이드 층은 이러한 영역들의 각각에 형성되고, 실리사이드와 pn 접합 사이의 "네트(net)" 거리 또는 유효 거리를 실질적으로 증가시킨다.
따라서, 이러한 방식으로 형성된 전형적인 샐리사이드가 탑재된 하나의 FET 구조는 도 27에 단면이 도시되어 있다.
이러한 FET는 실리콘 기판(1201) 및 게이트 전극(1203), 그들 사이에 끼워진 게이트 절연막(1202)을 구비한다. 게이트 전극(1203)은 유전막(1204)이 형성되는 측벽 - 즉, 게이트 절연 측벽 - 을 가진다. 드레인 영역(1205)은 기판 표면상에 막 성장 기술에 의해 형성된다. 드레인 영역(1205)은 사이에 끼워진 게이트 절연 측벽(1204)을 갖는 게이트(1203)에 옆으로 인접해 있다. 드레인 영역(1205)은 실리사이드층(1206)이 형성되거나 "다층화된(multilayered)" 상부 표면을 가진다. 기판(1201) 및 드레인 영역(1205)은 서로 도전형이 반대이다. 일례는 기판(1201)이 p 도전형을 가지는 반면, 드레인 영역(1205)은 n형을 가진다. 기판(1201) 및 드레인 영역(1205)은 그들 사이에 계면(1200)을 형성하며, 여기에서, pn 접합은 사이에 끼워진 연관된 공핍층으로 규정된다. FET는 또한 소스 영역을 가지며, 이는 드레인 영역(1205)과 구조가 유사하다.
도 27의 FET 구조는 게이트 길이 0.1 μm 이하인 차세대의 초미세화된 트랜지스터로 사용되기에 적합한 것으로 생각될 수 있다. 이것은, 도 27에 도시된 바와 같이 약 0.1 μm의 명확히 증가된 두께로 드레인 영역(1205)이 제조될 수 있기 때문이다. 이것은 pn 접합(1200)과 실리사이드(1206) 사이의 거리를 증가시키는 것을 가능하게 한다. 유감스럽게도, 반도체 디바이스 분야의 숙련된 사람들에게는용이하게 일어날 수 있는 것과 같이, 게이트 절연 측벽(1204)의 막 두께의 연관된 감소와 함께 상기 거리의 증가는 결과적으로 드레인 영역(1205)과 게이트 전극(1203) 사이의 기생 커패시턴스를 증가시킨다. 이러한 기생 커패시턴스의 증가는 LSI의 동작 속도에 직접적으로 영향을 주는, 필수적인 고속 디바이스 성능을 얻을 수 없게 되는 문제를 야기시킨다.
즉, 차세대 또는 0.1 μm 특성 크기의 "미래" 디바이스에 관한 한, 다른 트랜지스터의 특성을 저하시키지 않고 - 즉, 기생 커패시턴스의 증가 및 pn 접합 누설 전류에서의 최소한의 위험을 가지면서 동시에 쇼트-채널 효과를 달성할 수 있음 -, 게이트 또는 소스/드레인 영역의 필요한 비저항의 감소를 얻는 것이 어렵게 될 것이다. 추가적으로, 트랜지스터 스케일링에 따른 채널 비저항의 감소는 기생 저항을 더욱 감소시킬 뿐이다.
또한, 전형적인 샐리사이드 공정들은 선택적 금속 성장 기술들을 이용하여 행해진다는 것을 숙지하자. 그러나, 이러한 선택적 금속 성장을 이용하는 경우, 높은 선택성을 얻기 위해 매우 엄격한 공정 조건들이 요구되며, 그 결과 금속이 때때로 유전체막의 원치 않는 부분 상에 부분적으로 형성되게 된다. 이러한 "선택되지 않은(non-selected)" 막 상의 의도하지 않은 금속 형성은 종종 소스/드레인 전극들 사이에 전기적 단락(electrical short-circuiting)의 발생을 야기할 수 있다. 이러한 전기적 단락은 또한 반도체 디바이스의 제조 수율을 감소시키는 요인으로서 작용한다. 칩당 구성 요소들의 개수 증가로 인한 온-칩 IC 구성 소자들의 최소 특성 크기의 감소에 의해서 이러한 문제점이 보다 잘 인식되어지고 있다. 선택적 금속 성장 방법에 직면한 다른 문제점은 실리콘에 대한 선택성을 증가시키기 위해 이용가능한 금속들이 제한된다는 것이다.
본 발명은 상술한 문제점들을 방지하기 위한 것으로, 그 주요 목적은 0.1 ㎛ 특성 크기 생성 시 또는 그 이후에도 트랜지스터 특성의 저하없이 채널 비저항 현상을 실현할 수 있는 트랜지스터, 및 그의 소스/드레인 및 게이트 전극에서 충분히 낮은 접촉 비저항을 갖는 반도체 디바이스를 제조하기 위한 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 선택적 금속 성장 기술들을 이용하지 않고도 소스/드레인 및 게이트 전극들에 임의의 바람직한 종류의 금속들을 이용가능하게 하는 반도체 디바이스 제조 방법을 제공하기 위한 것이다.
상기의 목적들을 달성하기 위해, 본 발명은,
반도체 기판;
상기 반도체 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 게이트 전극;
상기 게이트 절연막 하부의 상기 반도체 기판 내에 형성된 채널 영역;
상기 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-;
상기 소스 영역 상에 형성된 소스 반도체 층 -상기 소스 반도체 층은 그의상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 반도체 기판의 표면 사이에 규정된 각은 예각(acute angle)을 형성함 -;
상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함 -;
상기 소스 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 소스 전극; 및
상기 드레인 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 드레인 전극
을 포함하는 트랜지스터를 제공한다.
상기 규정된 각은 10。 이상 및 80。 이하인 것이 바람직하다.
상기 규정된 각은 20。 이상 및 70。 이하인 것이 바람직하다.
상기 게이트 절연막은 금속 산화막, 금속 질화막, 금속 산질화막 및 실리케이트로부터 선택된 재료로 이루어진 것이 바람직하다.
상기 소스 반도체층 및 상기 드레인 반도체층이 상기 소스 전극 및 상기 드레인 전극과 각각 접촉하고 있는 면들은 이방성 에칭에 의해 형성되는 것이 바람직하다.
상기 소스 반도체층 및 상기 드레인 반도체층이 상기 소스 전극 및 상기 드레인 전극과 각각 접촉하고 있는 면들은 등방성 에칭에 의해 형성되는 것이 바람직하다.
본 발명은,
1) 공통 반도체 기판;
2) 2-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
2-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
2-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
2-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
2-5) 상기 소스 영역 상에 형성된 소스 반도체 층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
2-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
2-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 소스 전극, 및
2-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 드레인 전극
을 포함하는, 상기 공통 반도체 기판 상의 n-채널 MISFET; 및
3) 3-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
3-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
3-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
3-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
3-5) 상기 소스 영역 상에 형성된 소스 반도체층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
3-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
3-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된소스 전극, 및
3-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된 드레인 전극
을 포함하는, 상기 공통 반도체 기판 상의 p-채널 MISFET
를 포함하며,
상기 n-채널 MISFET의 상기 소스 전극과 상기 드레인 전극은 상기 p-채널 MISFET의 상기 소스 전극과 상기 드레인 전극과는 다른 재료로 된 반도체 디바이스를 제공한다.
본 발명은,
1) 공통 반도체 기판;
2) 2-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
2-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
2-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
2-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
2-5) 상기 소스 영역 상에 형성된 소스 반도체 층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을형성함-,
2-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
2-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 소스 전극, 및
2-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 드레인 전극
을 포함하는, 상기 공통 반도체 기판 상의 n-채널 MISFET; 및
3) 3-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
3-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
3-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
3-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
3-5) 상기 소스 영역 상에 형성된 소스 반도체층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
3-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
3-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된 소스 전극, 및
3-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된 드레인 전극
을 포함하는, 상기 공통 반도체 기판 상의 p-채널 MISFET
를 포함하며,
상기 n-채널 MISFET의 상기 게이트 전극은 상기 p-채널 MISFET의 상기 게이트 전극과는 다른 재료로 된 반도체 디바이스를 제공한다.
본 발명은,
반도체 기판 위에 제1 유전막을 형성하는 단계;
상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층들을 형성하는 단계;
상기 제1 유전막, 제1 반도체 층 및 제2 반도체 층 위에 제2 유전막을 증착하는 단게;
상기 제1 반도체 층 및 제2 반도체 층의 상부면이 나타날 때까지 제2 유전막을 제거하는 단계;
상기 제2 반도체 층의 최소한 일부를 잔류시키면서 상기 제1 반도체 층 및 제2 반도체 층을 제거하는 단계; 및
상기 제2 반도체 층 상에 금속 또는 실리사이드를 증착하는 단계
를 포함하는 반도체 디바이스 제조 방법을 제공한다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 것이 바람직하다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 것이 바람직하다.
본 발명은,
반도체 기판 위에 제1 유전막을 형성하는 단계;
상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층을 형성하는 단계;
상기 제2 반도체 층 위에 상기 제2 반도체 층과 조성이 다른 제1 및 제2 도전형의 제3 반도체 층을 형성하는 단계;
상기 제1 유전막, 제1 반도체 층, 제2 반도체 층 및 제3 반도체 층 위에 또는 그 위에 제2 유전막을 증착하는 단계;
상기 제1 반도체 층 및 제3 반도체 층의 상부표면이 나타날 때까지 제2 유전막을 제거하는 단계,
상기 제2 반도체 층의 표면이 나타날 때까지 제1 반도체 층 및 제3 반도체 층을 제거하는 단계; 및
상기 제2 반도체 층의 상부면 상에 금속 또는 실리사이드를 증착시키는 단계
를 포함하는 반도체 디바이스 제조 방법을 제공한다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 것이 바람직하다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 것이 바람직하다.
본 발명은,
반도체 기판 위에 제1 유전막을 형성하는 단계;
상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층을 형성하는 단계;
상기 제1 유전막, 제1 반도체 층 및 제2 반도체 층 위에 제2 유전막을 증착하는 단계;
상기 제1 반도체 층 및 제2 반도체 층의 상부면이 나타날 때까지 제2 유전막을 제거하는 단계;
상기 제2 반도체 층의 최소한 일부를 잔류시키면서 제1 반도체 층 및 제2 반도체 층을 산화시키는 단계;
상기 제1 반도체 층 및 제2 반도체 층의 산화된 부분을 제거하는 단계; 및
상기 제2 반도체 층 상에 금속 또는 실리사이드를 증착하는 단계
를 포함하는 반도체 디바이스 제조 방법을 제공한다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 것이 바람직하다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 것이 바람직하다.
본 발명은,
반도체 기판 위에 제1 유전막을 형성하는 단계;
상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층을 형성하는 단계;
상기 제2 반도체 층 상에 제2 반도체 층과 다른 조성을 갖는 제1 및 제2 도전형의 제3 반도체 층을 형성하는 단계;
상기 제1 유전막, 제1 반도체 층, 제2 반도체 층 및 제3 반도체 층 위에 제2 유전막을 증착하는 단계;
상기 제1 반도체 층 및 제3 반도체 층의 상부면이 나타날 때까지 제2 유전막을 제거하는 단계;
상기 제1 반도체 층 및 제3 반도체 층을 산화시키는 단계;
상기 제2 반도체 층의 상부면이 나타날 때까지 제1 반도체 층 및 제3 반도체 층을 제거하는 단계; 및
상기 제2 반도체 층 위에 또는 그 위에 금속 또는 실리사이드를 증착하는 단계
를 포함하는 반도체 디바이스 제조 방법을 제공한다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 것이 바람직하다.
제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 것이 바람직하다.
제2 반도체 층의 기체 또는 증기 상태의 성장은 게이트 전극을 마주보는 측면에서 패싯(facet)을 형성하는 것이 가능해진다. 이 때에 적합한 결정 평면 방향에서 반도체 기판의 성장면을 선택함으로써 이 패싯의 기울기 또는 경사를 조정하는 것이 가능해진다.
또 다른 이점으로는 나머지 트랜지스터 특성에 나쁜 영향을 끼치는 일이 없이(즉, 쇼트-채널 효과, 기생 캐패시턴스 증가, 및 pn 접합부에서의 전류 누설) 기생 저항을 감소시키는 것이 가능해진다.
본 발명의 실시예는 먼저 리세스 영역을 형성하고, 전체 표면 위에 금속을 형성하고, 그후에 이것이 에칭-백 처리를 받도록 하는 단계들을 포함하는 방법에 의해 소스/드레인 및 게이트 전극을 제조하는 기술을 제공한다. 본 제조 방법은 더 이상 종래의 선택적 금속 성장 공정을 사용하기를 요구하지 않는다. 따라서, 귀결되는 디바이스 구조는 사용된 금속의 선택적인 성장도에 의존함이 없이 소스와 드레인 전극 사이의 전기적 단락의 위험으로부터 벗어나게 된다.
도 1은 본 발명의 한 양호한 실시예에 따른 두개의 트랜지스터를 구비한 반도체 디바이스의 단면도.
도 2는 본 발명의 다른 실시예에 따른 두개의 트랜지스터를 구비한 반도체 디바이스의 단면도.
도 3에서 도 10은 본 발명을 구현하는 반도체 디바이스를 제조할 때의 몇몇 주요 공정 단계들을 예시한 단면도,
도 11은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면도.
도 12에서 도 25는 본 발명의 또 다른 실시예의 제조 시의 몇몇 주요 공정 단계들을 예시한 단면도,
도 26 및 도 27의 각각은 종래 기술의 반도체 디바이스의 단면도.
도 28에서 도 30은 본 발명의 또 다른 추가 실시예에 따른 반도체 디바이스를 제조할 때의 몇몇 주요 공정 단계들을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판
102, 204 : 게이트 절연막
103, 205, 206 : 게이트 전극
104, 208 : 게이트 측벽
105, 210, 212 : 소스/드레인 반도체층
106 : 유전체층
107, 213, 214 : 소스/드레인 영역
108 : 소스/드레인 전극
130 : pn 접합면
지금부터 첨부된 도면을 참조하면서 본 발명의 실시예들에 대해 기술하기로 한다.
도 1을 참조해 보면, 본 발명의 일 실시예에 따른 금속 절연체 반도체 전계 효과 트랜지스터(MISFET)의 단면이 도시되어 있다.
도 1에 도시된 바와 같이, 이러한 MISFET는 전형적으로는 실리콘으로 제조되는 상부면을 갖는 반도체 기판(101) 상에 형성된다. 이 MISFET는 반도체기판(101)의 표면 상에 형성된 게이트 절연막(102)을 갖는다. 게이트 절연막(102)은 실리콘 산화물 등으로 제조된다. MISFET는 게이트 절연막(102) 상에 형성된 게이트 전극(103)을 갖는다. MISFET는 또한 반도체 기판(10)에 형성된 한 쌍의 고농도 도핑된 소스 영역(107A)과 드레인 영역(107B)을 갖는다. 소스 영역(107A)과 드레인 영역(107B)은 서로 측방향으로 분리되어 있다. MISFET는 소스 영역(107A)과 드레인 영역(107B) 사이에 형성된 채널 영역(10)을 갖는다. 게이트 전극(103)은 채널 영역과 사실상 중첩한다. 환언하자면, 소스 영역(107A) 및 드레인 영역(107B)은 게이트 전극(103)의 대향측 상의 반도체 기판(101)에 배치된다. MISFET는 소스 영역(107A) 상에 형성된 소스 반도체층(105A)과 드레인 영역(107B) 상에 형성된 드레인 반도체층(105B)을 갖는다. 소스 반도체층(105A) 및 드레인 영역(107B)의 상단부에는 각각 오목부가 형성되어 있다. MISFET는 소스 반도체층(105A)의 상단부에 형성된 오목부에 소스 전극(108A)을, 드레인 반도체층(105B)의 상단부에 형성된 오목부에 드레인 전극(108B)을 갖고 있다. 이하에서는, 기슬 편의 상, 각각의 독립된 부분을 나타내기로 하는 경우에는 접미사 "A" 및 "B"를 생략하기로 한다.
도 1에서 도시된 MISFET 구조에 고유한 구조적인 특징은 게이트 전극(103)에 면한 소스 반도체층(105A)의 측면(120)과 반도체 기판(101)의 표면(121)이 이루는 각 θ는 예각을 이루며, 게이트 전극(103)에 면한 소스 반도체층(105B)의 측면(120)과 반도체 기판(101)의 표면(121)이 이루는 각 θ는 예각을 이룬다는 것이다. 소스 반도체층(105A) 및 드레인 반도체층(105B) 각각은 경사진 측면에 대해거의 사다리꼴 단면을 갖도록 설계되어 있다. 보다 상세히 기술하자면, 소스/드레인 반도체층(105)은 각각 게이트 전극(103)의 대응하는 수직 측벽에 대향하는 한 측면 상에 경사진 또는 "슬롭형" 측벽(120)을 가지며, 반도체 기판(101)의 측벽(120)과 표면(121) 사이에는 예각 θ가 형성된다.
트랜지스터는 소스 반도체층(105A)의 상단부의 오목부에 형성된 소스 전극(108A)을 갖는다. 또한, 트랜지스터는 드레인 반도체층(105B)의 상단부의 오목부에 형성된 드레인 전극(108B)을 갖는다. 소스 반도체층(105A) 및 드레인 반도체층(105B)의 상단면에는 소스 전극(108A)과 드레인 전극(108B) 중 대응하는 하나가 매립되어 있는 리세스부가 형성되어 있다.
참조부호 "106"은 층간 유전체(ILD)막을 설계하는 데 사용된다. 참조부호 "104"는 게이트 측벽을 나타내며, 게이트 측벽의 전기적 절연을 위해 선택된 유전체 재료로 제조된다. 소스/드레인 반도체층(105) 각각은 게이트 절연막(102)에서 게이트 측벽(104)의 막두께 "a"에 대응하는 소정 거리만큼 게이트 측벽(104)에 의해 이격되도록 형성된다. 이러한 구성에 의해, 소스/드레인 반도체층(105)과 게이트 전극(103) 간에는 누설 전류가 흐르는 것을 방지시킬 수 있다.
이러한 MISFET는 게이트 전극(103)에 면한 소스/드레인 반도체층(105) 각각의 측면(120)과 반도체 기판(101)의 표면(121)이 이루는 각은 도 1에서 도시된 바와 같이 예각 θ로 되어, 소스/드레인 반도체층(105)은 게이트 전극(103)으로부터 증가된 거리만큼 이격되어진다. 따라서, 관련된 기생 캐패시턴스를 감소시키는 것이 가능해진다.
예각 θ는 기생 캐패시턴스를 감소시키기 위해 10°또는 그 이상으로 설정되는 것이 바람직하다. 보다 바람직하기로는, 이 예각 θ는 20°또는 그 이상이 되어야 한다. 이와 동시에, 기생 캐패시턴스를 감소시키기 위해서는, 이 각을 80°나 그 이하로 하는 것이 바람직하며, 보다 바람직하기로는, 70°나 그 이하로 하는 것이 바람직하다.
또한, 소스/드레인 반도체층(105)의 상단부 각각에는 리세스부가 형성된다. 이들 리세스부에는 소스 및 드레인 전극(108) 각각이 매립된다. 따라서, 소스/드레인 전극(108)과 소스/드레인 반도체층(105)의 최종 접촉 영역은 커질 수 있다. 이에 의해, 접촉 비저항을 감소시킬 수 있다.
또한, 소스/드레인 반도체층(105)이 상부에 형성되는 소스/드레인 영역(107)이 얕게 형성된다. 이로써, pn 접합면(130)과 소스/드레인 전극(108) 간의 거리는 길어진다.
따라서, pn 접합은 임의 쇼트-채널 효과가 발생하는 것을 방지하기에 충분하게 얕다. 이러한 pn 접합은 금속 증착으로 인한 전류 누설 특성이 저하될 위험이 없다.
도 1에서 도시된 MISFET는 소스/드레인 반도체층(105)이 반응성 이온 에칭(RIE) 등의 이방성 에칭 기술에 의해 부분적으로 제거되어 소스/드레인 전극(108)을 매립시키게 된다는 것에 주목할 필요가 있다. 따라서, 최종 구조물은 소스/드레인 반도체층(105) 각각이 소스/드레인 전극(108) 중 그에 대응하는 것과 접촉하는 측면이 거의 수직으로 에칭되어진다.
다른 MISFET가 도 2에 도시되어 있으며, 이는 소스/드레인 반도체층(105)을 플라즈마 에칭 등의 등방성 에칭 기술에 의해 제거시키는 것을 제외하고는 도 1의 것과 동일하다. 이러한 등방성 에칭을 이용함으로써 소스/드레인 반도체층(105)을 등방적으로 에칭시킬 수 있어 소스/드레인 반도체층(105)의 상단부에 형성된 리세스부가 "U"자형 단면을 갖게 된다. 또한, 게이트 전극(103)에 면한 각각의 소스/드레인 반도체층(105)의 측면과 반도체 기판(101)의 표면(121)이 이루는 각 θ는 예각이다. 소스/드레인 전극(108)은 소스/드레인 반도체층(105) 각각의 리세스 내에 매립되며, 소스/드레인 전극(108)이 소스/드레인 반도체층(105) 상에 중첩되도록 형성된다. 게이트 전극(103)에 면한 소스/드레인 전극(108) 각각의 측면(123)은 측면(123)과 반도체 기판(101)의 표면(121)이 이루는 예각 θ과 동일한 각을 갖는다. 이들 측면(120 및 123)은 서로 동일 평면이며, "심리스(seamless)" 평탄면을 형성한다.
게이트 전극(103)에 면한 각 소스/드레인 반도체 층(105)의 측면과 반도체 기판(101)의 표면(121) 사이에 형성된 예각이 예각 θ로 설정되면, 소스/드레인 반도체 층(105)과 게이트 전극(103) 사이의 "네트(net)" 거리, 및 소스/드레인 전극(108)과 게이트 전극(103) 사이의 거리가 증가하여, 기생 캐패시턴스를 감소시킬 수 있다.
도 2에 도시된 MISFET에서는, 동일 부분에 동일한 참조 부호로 나타내었으며, 본 명세서에서는 그 설명이 생략되었다는 것을 주의하라.
도 2에 도시된 MISFET의 경우에, 리세스 내에 소스/드레인 전극(108)이 각각매립된 소스/드레인 반도체층(105)의 상부에 리세스부(오목부)가 형성된다. 따라서, 소스/드레인 전극(108)과 소스/드레인 반도체 층(105)의 최종 접촉 영역이 증가될 수 있다. 이것은 접촉 비저항을 감소시킬 수 있다.
게다가, 소스/드레인 반도체 층(105)이 각각 얕게 형성되어 있는 소스/드레인 영역(107)이 형성된다. 따라서, pn 접합면(130)과 소스/드레인 전극(108)간의 거리가 더 길어진다.
따라서, 쇼트-채널 효과의 발생을 억제할 수 있을 정도로 pn 접합이 얕게 형성된다. 이러한 pn 접합은 금속 증착으로 인한 누설 전류 특성을 저하시킬 위험이 없다.
(1) 도 1-2에 도시된 전계 효과 트랜지스터, (2) 도 26에 도시된 샐리사이드 공정에 의해 형성된 전계 효과 트랜지스터, 및 (3) 도 27에 도시된 샐리사이드 공정에 의해 형성된 상승형 소스/드레인 구조를 갖는 전계 효과 트랜지스터 중 각각의 기생 캐패시턴스 Ctot, 기생 저항 Rsd 및 게이트 지연 시간 Tpd은 다음과 같다.
(1) Ctot[fF/㎛]=5.9 Rsd[ohm(S/D)]=120 Tpd[ps]=5.5
(2) Ctot[fF/㎛]=5.1 Rsd[ohm(S/D)]=440 Tpd[ps]=7.3
(3) Ctot[fF/㎛]=11.1 Rsd[ohm(S/D)]=200 Tpd[ps]=11.5
상기 값 리스트로부터 명백해진 바와 같이, (2) 트랜지스터의 경우, 기생 캐패시턴스 값은 감소되지만, 기생 저항은 증가된다. 반면에, (3) 트랜지스터의 경우, 기생 저항은 작지만, 기생 캐패시턴스는 크다. 반면에, (1) 트랜지스터의 경우, 기생 캐패시턴스 및 기생 저항 모두 감소된다. 게이트 지연 시간에 관해서는,본 발명을 구현하는 트랜지스터는 (2) 및 (3) 트랜지스터보다 짧다는 것을 알 수 있다.
매우 중요한 것은, 본 실시예는 TiO2등과 같이 고 유전율을 갖는 금속 산화막으로 형성되는 게이트 절연막을 갖는 소정 트랜지스터에 적용될 때 효과가 증가된다는 것이다. 이것은 대부분의 경우에 고 유전율 금속 산화막을 사용하면 게이트 막 두께가 증가되기 때문이다. 이것은 소스/드레인 반도체층의 측면이 관련 게이트 막과의 접촉 영역을 증가시켜 기생 캐패시턴스를 증가시키게 되기 때문이다. 그러나, 본 실시예의 경우, 소스/드레인 반도체 층의 측면이 상술된 각도 영역 내에 속하도록 특별히 설계되기 때문에, 게이트 절연막에 관한 최종 접촉 면적이 감소되어, 기생 캐패시턴스가 감소될 수 있다.
이하, 도 3 내지 10을 참조하여 본 발명의 반도체 디바이스를 제조하는 방법에 대해 설명하기로 한다.
먼저, 도 3에 도시된 바와 같이, 실리콘(Si) 기판(반도체 기판)의 주표면 상에 소자 분리 영역(201)을 형성하기 위해, Si 기판이 에칭되어, 얕은 트랜치 분리(STI)를 위한 그루브를 약 0.4 ㎛의 깊이로 형성한다. 그 후, 화학 증기 증착(CVD) 기술에 의해 전체 표면 상에 SiO2층이 증착된다. 그 후, 화학/기계 폴리싱(CMP)이 수행되어 전표면이 평탄화된다. 도 3에서, STI 그루브(201)보다 깊은 기판의 하부는 본 발명의 설명과 직접 관련이 없으므로 도시하지 않았다. 첨부된 도면의 나머지에 대해서도 동일하다.
그 후, p-채널 트랜지스터 형성 영역 및 n-채널 트랜지스터 형성 영역에 대응하는 기판의 선택된 부분들이 포토리소그래피 공정에 의해 마스크된 후, 이온 주입이 수행되어 n형 웰 영역(203) 및 p형 웰 영역(202)을 각각 형성한다.
이러한 트랜지스터의 임계 전압치를 조정하기 위해, 각 채널 영역에서 이온 주입이 수행된다.
TiO2막(204)-이것은 게이트 절연막(제1 유전막)이 될 것임-이 테트라이소프로필 티탄산염(TPT) (Ti(OC3H7)4)과 산소의 혼합 기체를 380℃에서 반응시켜 Si 기판(반도체 기판) 전표면 상에 20 nm 두께로 증착된다.
그 후, 다결정 실리콘 또는 "폴리-Si" 층(제1 반도체 층)이 게이트 절연막(204)의 전표면 상에 50 ㎚ 두께로 증착된다. 이러한 폴리-Si 층은 CVD 또는 스퍼터링 기술에 의해 제조될 수도 있다.
포토리소그래피 공정을 사용하여 p-채널 형성 영역 및 n-채널 형성 영역을 마스크한 후, 선택된 불순물 - 여기서는 인(P), 붕소(B) -이 다양한 에너지로 약 1×1015cm-2의 도우즈로 이온 주입 기술에 의해 도핑된다.
전표면 상에 SiO2막(207)이 20 ㎚ 두께로 증착된다. 그것을 위해 CVD 및 스퍼터 기술중 하나가 채용될 수 있다.
폴리-Si에 도핑된 불순물은 어닐링(800℃의 N2기체에서 30분동안)을 통해 활성화되어, n-채널 및 p-채널 형성 영역 상에 각각 고농도로 도핑된 n(n+)형 Si게이트 전극(205) 및 p+형 Si 전극(206)을 형성한다.
그 후, 반응성 이온 에칭(RIE) 기술이 사용되어, 게이트 절연막(제1 유전막)(204) 및 폴리-Si 게이트 전극(205, 206)과 SiO2막(207)을 게이트 형태로 에칭한다.
CVD 기술에 의해 전표면 상에 SiO2막을 10 ㎚ 두께로 증착한 후, 게이트 전극(제1 반도체 층)(205, 206)의 측면 상에 RIE 공정에 의해 게이트 측벽(208)을 제조한다. 게이트 측벽(208)은 각각 게이트 전극(205, 206)의 대응 측면으로부터 측정하면 약 10 ㎚ 두께를 갖는다.
도 4에 도시된 바와 같이, SiN막은 전표면 상에 50 nm의 두께로 증착된다. 그 다음, 포토리소그래피를 이용하여 에칭을 행함으로써, SiN막(209)이 p채널 트랜지스터 형성 영역을 덮는 선택된 부분에만 잔류하게 한다.
다음으로, 600℃의 SiH4, PH3및 HCl의 혼합 기체 내에서의 기상 성장을 통해, 인 불순물이 1×1020㎝-3의 농도로 도핑되어 있는 Si 소스/드레인 반도체층(제1 도전형의 제2 반도체층)이 70㎚ 두께로 반도체 기판의 노출부(n 채널 트랜지스터 형성 영역)에만 선택적으로 적층된다. 이 경우, SiO2막(207)이 게이트 전극(205) 상에 존재하기 때문에, Si층은 거의 적층되지 않는다. 따라서, 최종의 폴리-Si 게이트 전극(205)과 Si 소스/드레인 반도체층(210)은 실질적으로 그 상단면에서 서로 동일면으로 된다.
증착 온도를 600℃ 이상으로 하면, 증착된 Si 소스/드레인 반도체층(210)은 단결정질로 된다. 이로 인해, 게이트 측벽(208)에 대향하는 개별적인 소스/드레인 반도체층(210)들의 지정된 면은 {111} 또는 {311}면(배향)으로 되어, 패싯(facet)을 형성한다. 이와 같은 패싯의 결정면 배향은 제조 조건에 따라 변할 수 있으며, Si 소스/드레인 반도체층(210)의 측면과 반도체 기판의 표면 간의 각도가 예각이 될 것을 보장하도록 처리 제어가 행해진다. 그 다음, p 채널 트랜지스터 형성 영역을 덮는 SiN막(209)은 "핫(hot)" 인산을 이용하여, 또는 대안적으로 건식 에칭 기술에 의해 제거된다.
도 5에 도시되어 있는 바와 같이, 표면 전체에 50㎚ 두께로 SiN막을 증착한 후, 포토리소그래피 공정을 이용하여 에칭이 행해짐으로써, SiN막(211)이 n 채널 트랜지스터 형성 영역을 덮는 선택된 부분에만 잔류하게 된다.
다음으로, 600℃의 SiH4, B2H6및 HCl의 혼합 기체 내에서의 기상 성장을 통해, 붕소(B) 불순물이 1×1020㎝-3의 농도로 도핑되어 있는 Si 소스/드레인 반도체층(제2 도전형의 제2 반도체층)(212)이 70㎚ 두께로 반도체 기판의 노출부(p 채널 트랜지스터 형성 영역)에만 선택적으로 증착된다. 이 경우, SiO2막(207)이 게이트 전극(206) 상에 존재하기 때문에, Si층은 거의 증착되지 않는다. 따라서, 최종의 폴리-Si 게이트 전극(206)과 Si 소스/드레인 반도체층(212)은 실질적으로 그 상단면에서 서로 동일면으로 된다.
증착 온도를 600℃ 이상으로 하면, 증착된 Si 소스/드레인 반도체층(212)은단결정질로 된다는 것에 유의하자. 이로 인해, 게이트 측벽(208)에 면한 개별적인 소스/드레인 반도체층(212)들의 지정된 면은 {111} 또는 {311}면으로 되어, 패싯을 형성한다. 이와 같은 패싯의 결정면 배향은 제조 조건에 따라 변할 수 있으며, 소스/드레인 반도체층(212)의 측면과 반도체 기판의 표면 간의 각도가 예각이 될 것을 보장하도록 처리 제어가 행해진다. 그 다음, n 채널 트랜지스터 형성 영역을 덮는 SiN막(211)은 "핫" 인산을 이용하거나, 또는 대안적으로 건식 에칭 기술에 의해 제거된다.
도 6에 도시되어 있는 바와 같이, 600℃의 아르곤(Ar) 기체 내에서 60분간 열처리가 수행되어, 도핑된 인 불순물이 n형 Si 소스/드레인 반도체(201)를 통해 반도체 기판으로 확산되는 한편, 붕소(B) 불순물이 p형 Si 소스/드레인 반도체(212)를 통해 기판으로 확산되게 함으로써, n형 소스/드레인 영역(213)과 p형 소스/드레인 영역(214)을 각각 형성한다. 이들 소스/드레인 영역(213, 214)은 각각 반도체 기판 내에서 약 10 내지 20 ㎚의 감소된 깊이를 갖는 범위로 얕게 형성된다. 그 결과, 제조된 트랜지스터의 쇼트-채널 효과를 충분히 방지할 수 있다.
도 7에 도시되어 있는 바와 같이, SiO2(제2 유전체막)(215)이 표면 전체에 100 ㎚ 두께로 증착된다.
그 다음, 화학/기계적 폴리싱(CMP) 방법을 이용하여, 게이트 전극(제1 반도체층)(205, 206) 및 소스/드레인 반도체층(제2 반도체층)(210, 212)의 상부 표면이 n 채널 트랜지스터 형성 영역 및 p 채널 트랜지스터 형성 영역 양자 모두에서 노출되도록 하는 범위까지, SiO2막(215)의 상부를 제거한다.
도 8에 도시되어 있는 바와 같이, 포토리소그래피 공정을 이용하여 n 채널 트랜지스터 형성 영역만을 덮는 레지스트막(도시되지 않음)을 형성한 후, 소스/드레인 반도체층(제2 반도체층)(212) 및 Si 게이트 전극(제1 반도체층)(206)의 지정된 부분을 RIE 처리에 의해 에칭한다.
이러한 처리 단계에서, 게이트부에서의 폴리-Si층(206)은 완전히 제거되는 반면에, 소스/드레인 반도체층(212)의 단결정질 Si는 그 바닥부에 부분적으로 잔류하도록 에칭되게 하는 세심한 주의가 필요하다.
이 에칭에서는 이용되는 에칭 기체가 예를 들어 TiFx, TiClx와 같은 티타늄(Ti) 화합물과 혼합되기 때문에, 이 에칭의 종점은 쉽게 검출될 수 있다. 이러한 Ti 화합물은 게이트 절연막(204)으로부터 생성할 수 있다. 본 예시에서, 이상적으로는, 바닥부가 소스/드레인 영역(214)의 "본래의" 표면보다 약 20 ㎚ 정도 높도록 미리 지정된 레벨에 도달할 때까지 에칭이 행해진다. 그 다음, 이용된 레지스트막이 제거되어, 각각의 에칭된 부분이 리세스형의 단면 형태를 갖게 한다.
도 9에 도시된 바와 같이, 소스/드레인 및 게이트 전극으로 이용하기 위하여 선택된 도전 물질층은 전체 표면 상에 증착된다. 그 물질은 금속 또는 실리사이드, 또는 특히 예를 들어 Pt, PtSi, 혹은 Pd와 같이 p-형 Si과 관련된 쇼트키 장벽 높이(Shottky barrier height:SBH)가 낮은 물질들이 가능하다. 이 증착은 CVD, 스퍼터 및 다른 공지의 전면 증착 방법 중의 어느 하나에 의해 수행되어질 수 있다.
다음에, SiO2막(215)이 검지되고 그에 따라 게이트 절연막(204)에 규정된 리세스 형의 필요한 전극을 형성할 때까지, 전면 에칭이 CMP 기술에 의해 행해진다. 특히, 게이트 전극(216)은 게이트 절연막(204)의 상부 표면에서의 리세스에 형성되는 반면에, 소스/드레인 전극(금속 혹은 실리사이드)(216)은 소스/드레인 반도체층(제2 반도체층)(212)의 리세스에 형성된다.
도 10에 도시된 바와 같이, p-채널 트랜지스터를 덮는 선택된 부분에만 레지스트막(도시되지 않음)을 포토리소그래피 공정에 의해 형성한 후에, 소스/드레인 반도체층(제2 반도체층)(210)의 일부분 및 Si 게이트 전극(제1 반도체층)(205)은 RIE 방법에 의해 에칭된다.
이 공정 단계에서, 게이트부에서의 폴리-Si 층(205)이 전체적으로 제거되는 반면에, 소스/드레인 반도체층(210)의 단결정 Si은 그것의 바닥 표면 상에 부분적으로 잔류하도록 하는 방식으로 에칭된다는 사실에 주의를 기울여야 한다.
이 에칭의 종단점은 사용된 에칭 기체가 예를 들어 TiFx, TiClx와 같은 티타늄(Ti) 화합물과 혼합되어 있다는 사실에 비추어 볼때 쉽게 검지 가능하다. 이 예에서, 바닥이 소스/드레인 영역(213)의 "원래" 표면보다 약 20 nm가량 더 높은 미리 지정된 레벨에 도달할 때까지 에칭은 이상적으로 이루어진다. 그 후에, 레지스트막이 제거되어 에칭된 부분들만이 각각 리세스 형의 단면 형태를 갖도록 남아있게 한다.
다음에, 소스/드레인 및 게이트 전극으로 이용하기 위하여 선택된 도전 물질층은 전체 표면 상에 증착된다. 그 물질은 금속 또는 실리사이드, 또는 특히, 예를 들어 ErSi2와 같이 n-형 Si과 관련된 쇼트키 장벽 높이(Shottky barrier height:SBH)가 낮은 물질들이 가능하다. 이 증착은 CVD, 스퍼터 및 다른 공지의 전면 증착 방법 중의 어느 하나에 의해 수행되어질 수 있다.
다음에, SiO2막(215)이 검지될 때까지, 전면 에칭이 CMP 기술에 의해 행해진다. 이러한 방식으로, 소스/드레인 전극(금속 혹은 실리사이드)(217)이 제2 반도체층(210)에 형성된 채로 리세스에 형성된다. 이 때, 게이트 전극(216)은 게이트 절연막(204)의 상부 표면에 정의된 리세스에 동시에 형성된다.
다음에, SiO2막(도시되지 않음)이 전체적으로 증착되고 그후에, 선택적으로 에칭되어, 전기적 상호접속 배선 또는 온칩 리드(onchip lead)(도시되지 않음)를 형성하기 위하여 그 안에 콘택홀(도시되지 않음)을 형성하며, 그에 의해 LSI를 형성한다.
이 실시예에서는 게이트 절연막(204)이 예시로써 고 유전율을 갖는 TiO2로 이루어졌지만, 이 물질은 Ta2O5, Al2O3, Y2O3, ZrO2, (Ba,Sr)TiO3를 포함하고 이에 한정되지 않는 다른 유사한 적합한 물질들로 대체 가능하다.
또한, TiO2게이트 절연막(204)이 유기 금속 CVD(MOCVD) 기술에 의해 형성되었지만, 이 막은 대안적으로 스퍼터링에 의해 형성되어질 수 있다.
선택적으로, TiO2게이트 절연막을 증착하는 동안, 200 와트(W)의크세논(Xe) 램프가 이용될 수 있다. Xe 램프는 300 nm의 파장을 갖는 근자외선을 방출하도록 동작가능하며, 증착 장비의 윈도우를 통과하여 웨이퍼(반도체 기판)의 전면에 조사된다. 이 램프는 증착 기체의 유동 이전에 동작하게 되고, 의도된 증착 공정의 종결 시까지 계속적으로 활성된다. 이러한 구성으로, 사용되는 유기 소스 기체에 의해 발생되는 탄소(C) 및/또는 수소(H)의 원하지 않는 혼합을 막는 것이 가능해져서, 거의 완전한 TiO2의 혼합물을 갖는 막을 증착하는 것이 가능하다.
또한, MOCVD 공정에 이용되는 가공하지 않은 물질의 기체는 상술한 조합을 갖는 기체에만 한정되어야만 하는 것은 아니며, 에틸티타네이트(ethyltitanate:TET) (Ti(OC2H5)4) 혹은 티타늄-테트라키스-이소프로폭사이드(titanium-tetrakis-isopropoxide:TTIP)와 산소의 혼합 기체일 수 있다. TTIP의 경우에, TiO2는 산소를 혼합하지 않고 가공할 수 있다. 또한, 대안적으로 유기 소스가 TiCl4와 같은 무기 소스로 대체가능하다. 이 경우에는, 반응 온도를 약간 높게, 예를 들어 600℃ 또는 그 이상으로 하는 것이 바람직할 것이다.
게이트 절연막(204)은 언제나 상술한 고 유전율의 막이어야만 하는 것은 아니며, 대안적으로 SiO2또는 SiN으로 이루어지는 것도 가능하다.
게이트 절연막(204)은 제1 증착 유전막을 필수적으로 이용하는 것은 아니다. 한가지 예로, 도 8의 공정 단계에서 게이트부의 폴리-Si(206)를 제거한 후에 유전막(204)이 일시적으로 제거되고, 그후에 다른 물질(예를 들어, SiO2, SiN, 고-유전율막, 강유전성막 등)이 게이트 절연막으로 이용되기 위해서 새롭게 증착된다.
분명하게, 이 때에는 게이트 절연막(204)의 일부가 남겨질 수 있다. 예를 들어, 도 8의 단계에서 소스/드레인 반도체층(210)이 소스/드레인 영역(214) 상에 20 nm 보다는 차라리 40 nm의 두께로 남겨질 필요가 있는 경우에, 에칭 처리의 종단점은 TiO2막의 두께를 40 nm로 설정함으로써 검지할 수 있다. 어떤 경우에는, 이 40 nm의 두께는 게이트 절연막으로는 너무 두껍다. 그러한 경우에, 추가적 에칭 공정이 행해져서 막 두께를 20 nm로 감소시킨다.
필요한 경우에, TiN 층은, 예를 들어 게이트 절연막(204)과 그의 연관된 게이트 물질 사이의 화학 반응을 방지하기 위하여 TiO2게이트 절연막(204) 상에 형성될 수도 있다.
도 8의 단계에서 에칭은 항상 게이트부의 폴리-Si(206)을 전체적으로 제거하도록 설계되어져야만 하는 것은 아니다. 이 경우에, 도 11에 도시된 바와 같이, 게이트 전극은 본질적으로 금속(301, 303) 및 폴리-Si(302, 304)으로 이루어진 다층 구조를 가지도록 된다. 따라서, n-형 Si을 이용한 n-채널 트랜지스터, 및 p-형 Si을 이용하는 p-채널 트랜지스터의 표면 채널 구성을 달성하는 것이 가능한 한편, 동시에 게이트 전극이 금속들의 존재로 인해 낮은 비저항을 제공할 수 있게 한다. 명백하게, 이 경우에도 또한, n과 p에 장착된 금속들은 서로 독립적인 방법으로 일함수로 설정될 수 있으며; 따라서, 폴리-Si(302, 304)과 금속(301, 303) 사이의 접촉 비저항을 최소화하는 것이 가능하다.
반면에, 폴리-Si(206)이 도 8의 단계에서 전체적으로 제거되는 경우에, 다른 불순물을 포함하는 폴리-Si 층들(205-206)은 단일 종류의 불순물(예를 들면, 인 확산된 폴리-Si)을 포함하도록 설계되거나 혹은 대안적으로 불순물을 포함하지 않도록 설계되어질 수 있다. 그러나, 이 경우에, 도 8의 에칭 단계에서 불순물 도핑된 Si과 동일한 속도로 제어하는 것은 어렵게 된다. 이러한 점 때문에, 층들이 동일한 불순물을 포함하는 것이 바람직할 것이다.
선택적 에피택셜 성장(selective epitaxial growth:SEG) 공정에 의해 증착된 단결정 Si 층들(210, 212)은 CVD로의 도핑을 위한 설계에만 한정되는 것은 아니다. 예를 들어, 도 4의 공정 단계에서, 불순물을 포함하지 않는 "순수" 단결정 Si은 n-채널 트랜지스터 형성 영역과 p-채널 트랜지스터 형성 영역의 Si 노출부에서 선택적으로 미리 증착되고, 그 후에 이온 주입이 행해짐으로써, 개별적인 불순물 함유부(들)을 형성한다. 이 이온 주입은 단결정 Si의 가공 직후에 행해질 수 있고, 또는 대안적으로 도 7에 도시된 바와 같이 유전막(215)의 CMP 공정이 완료된 후에 행해질 수 있다. 이온 주입에 기인하여 발생하는 점 결함의 존재가 이후의 단계에서 불순물 확산 제어를 어렵게 하기 때문에, pn 접합을 기판에서 10 내지 20 nm의 범위 내로 들어오도록 정확하게 제어하는 것이 불가능하다는 점을 유의해야 한다. 따라서, CVD 동시 도핑 방법은 더욱 바람직한 것으로 여겨진다. 명백하게, CVD계 도핑 방법에서, 불순물 양은 Si의 두께를 따른 방향에서 일정하지 않을 수 있다. 하나의 고려될 수 있는 변동의 예는 불순물의 농도가 Si 기판의 근처 부분에서 더 높고, 기판으로부터 떨어진 부분에서는 낮은 경우이다.
n 채널 트랜지스터 형성 영역 및 p 채널 트랜지스터 형성 영역 내의 pn 접합은 단결정 Si의 증착에 앞서 이온 주입에 의해 수행될 수 있다.
단결정 Si의 선택적인 증착 동안, 선택도를 더 높게 유지하기 위하여, 예컨대 노출된 Si 표면 상의 잔여 자연 산화막을 제거하도록 800℃에 가까운 온도에서 CVD 장치 내에서의 H2어닐링 또는 진공 어닐링이 실시되어 우수한 결정성을 가진 Si가 Si 상에 또는 그 상부에 신뢰성 있게 형성될 수 있게 된다.
이렇게 증착된 단결정 Si의 결정성은 도 8 단계에서의 에칭 처리의 재현성에 영향을 미치고, 금속 접촉 비저항의 재현성의 형태로 IC 소자의 특성에 영향을 줄 수 있다.
소스/드레인 반도체층(210, 212)의 선택적인 CVD 제조에 앞서 형성되는 게이트 측면 상의 유전체막(208)이 CVD 및 RIE 공정에 의해 형성되지만, 이 막은 반도체층(205, 206)의 산화 또는 질화에 의해서도 형성될 수 있다.
또한, 필요에 따라서는 게이트 절연막(204)이 반도체층(205-206)과 소스/드레인 반도체층(210,212) 사이를 전기적으로 절연하는 데 사용되도록 하면서 게이트 측면 상의 유전체막(208)을 제거하는 것도 가능하다. 예컨대, 유전체층(106)을 사용하여 의도된 절연을 이룰 수 있다.
SEG 공정 동안 마스크로 사용되는 재료(209, 211)는 SiN으로만 제한되지 않고, 탄소막, 또는 SiO2와 Si에 대한 강화된 선택 제거성을 제공하는 임의의 다른 유사한 적당한 재료로 대체될 수 있다. 그러나, 탄소막을 사용하는 경우에는 탄소막에칭 공정 동안에 사용되는 레지스트막의 제거에 통상의 애싱 기술이 사용될 수 없기 때문에 습식 처리(예컨대 황산 및 과산화수소수의 혼합액을 사용)를 이용해야 한다. 마스크(209, 211)가 탄소막으로 형성된 경우 이들을 애싱 기술에 의해 쉽게 제거할 수 있다는 것을 반도체 당업자는 쉽게 이해할 것이다. 분명히 이 탄소막은 단지 애싱을 통해 쉽게 제거될 수 있는 대표적인 것일 뿐이다. 마스크막은 주성분으로서의 탄소 외에 Si 또는 Ge 등과 같은 다른 원소도 함유하는 다른 탄소 함유 재료로 대체될 수 있다.
금속 재료(216-217)는 소스/드레인 전극 또는 게이트 전극의 비저항을 낮추기 위해 n 채널 트랜지스터 및 p 채널 트랜지스터에 각각 사용되지만, 동일한 재료가 사용될 수도 있다. 이 경우, n 채널 및 p 채널 트랜지스터의 금속 매립을 위한 리세스를 서로 별개로 형성할 필요가 없게 된다. 이것은 필요한 공정 단계의 수를 감소시키게 된다. 이 경우 n형 Si 및 p형 Si에 대해 SBH가 실질적으로 서로 동일한 특정 금속 또는 실리사이드 재료를 사용하는 것이 바람직하다.
금속층(216-217) 각각은 단일층으로 형성될 필요가 없다. 예컨대, n형 Si 및 p형 Si에 대해 SBH가 낮은 선택된 재료를 증착한 후 예컨대 Al, W 또는 귀금속과 같은 낮은 비저항 재료가 그 위에 형성되며, 이에 따라 소스/드레인 전극 또는 게이트 전극의 전기적 비저항이 감소된다.
Si와 직접 접촉하는 금속 실리사이드의 제조를 위해 샐리사이드 공정이 이용될 수 있지만, 샐리사이드 공정은 하부 pn 접합까지를 덮는 영역에 특정 두께를 가진 Si 층의 제공을 필요로 한다. 이 Si 층의 두께를 최소화하기 위하여 가능한 한얇은 Si 층을 형성하는 특정 기술이 사용되어야 한다. Si 층 두께 최소화는 게이트 전극과 소스/드레인 영역 간의 원치 않는 기생 용량의 증가를 억제하는 동시에 관련 IC 소자의 고속 성능을 달성하는 데 효과적이다.
도 8에 도시된 에칭은 RIE 등과 같은 이방성 에칭에 제한될 필요는 없다. 이것은 예컨대 CF4함유 기체를 이용하는 플라즈마 에칭과 같은 등방성 에칭, 또는 불질산과 같은 선택된 액체를 사용하는 에칭일 수 있다.
이방성 에칭 및 등방성 에칭을 조합하여 사용하는 경우, 최종적으로 얻어지는 금속의 형상과 소스/드레인 전극의 접촉면의 형상은 도 1 및 2에 도시된 바와 같이 상이하다.
n 채널 트랜지스터와 p 채널 트랜지스터를 개별적으로 형성하기 위하여 각 영역을 마스크하면서 제조가 진행되지만, 이렇게 개별적으로 형성하지 않을 수도 있다. 개별 형성의 경우, 먼저 형성되는 것은 경우에 따라 p 채널 트랜지스터 또는 n 채널 트랜지스터일 수 있다.
p형 Si에 비해 SBH가 낮은 재료는 백금(Pt) 및 팔라듐(Pd)으로 제한될 필요가 없으며, 이리듐(Ir), 니켈(Ni) 또는 이들의 실리사이드일 수도 있다.
n형 Si에 비해 SBH가 낮은 재료는 ErSi2로 제한될 필요가 없으며, 하프늄(H.F.), 탄탈륨(Ta), 스칸듐(SC) 또는 이들의 실리사이드일 수도 있다.
도 10에 도시된 전계 효과 트랜지스터는 소스/드레인 영역(213-214) 위의 구조를 볼 때 소스/드레인 반도체 층(210, 212) 각각의 측면이 반도체 기판 표면에대해 예각을 이루도록 형성된 것이다. 따라서, 소스/드레인 반도체층(210, 212) 각각의 측면 및 게이트 전극의 측면은 평행한 것이 아니라 소정의 각도로 서로 대향하게 된다. 따라서, 기생 용량이 크게 증가하는 것을 방지할 수 있다.
소스/드레인 전극이 매립된 소스/드레인 반도체층의 상부 표면에 리세스가 형성되므로, 장치 구조에서 접촉 면적이 확대되어 접촉 비저항을 감소시킬 수 있게 된다. 명백히, 쇼트-채널 효과의 발생을 방지할 만큼 충분히 얕은 접촉 또는 접합이 형성된다. 이것은 결과적인 pn 접합이 금속 증착으로 인해 누설 특성이 저하되는 것을 방지할 수 있게 해준다.
이하, 도 12 내지 19를 참조하여 본 발명의 다른 반도체 장치 제조 방법을 설명한다.
먼저, 도 12에 도시된 바와 같이, 반도체 기판의 주표면 상에 소자 분리 영역을 형성하기 위하여 Si 기판을 에칭하여 약 0.4 μm의 깊이로 얕은 트렌치 아이솔레이션(STI)을 위한 그루브를 형성한다. 이후, 전표면에 CVD 방법에 의해 SiO2층이 증착된다. 그 다음, 화학 기계적 폴리싱(CMP)을 실시하여 전표면을 평탄화한다.
다음에, p 채널 트랜지스터 형성 영역과 n 채널 트랜지스터 형성 영역에 대응하는 선택부들을 포토리소그래피 공정에 의해 마스크하며, 그후, 이온주입을 행하여 n형 웰 영역(403)과 p형 웰 영역(402)을 각각 형성한다.
이러한 트랜지스터의 임계 전위의 조정을 위해, 각각의 채널 형성 영역에서이온 주입을 행한다.
다음에, TiO2막(404) - 이 막은 게이트 절연막(제1 유전체막)이 됨 -을 20 nm의 두께로 Si 기판(반도체 기판)의 전체 표면에 증착하며, TPT (Ti(OC3H7)4)와 산소의 혼합 기체가 380℃의 온도에서 반응하도록 한다.
다음에, 폴리-SiGe(제1 반도체층)층을 두께 50nm의 두께로 게이트 절연막(404)의 전체 표면에 증착하며, 증착된 이 층은 CVD나 혹은 스퍼터링 법으로 형성될 수도 있다.
이어서, p 채널 형성 영역과 n 채널 형성 영역을 포토리소그래피 공정을 이용하여 마스크한 후, 선택된 불순물 - 여기서는 인(P)이나 붕소(B) -을 대략 1×1015cm-2의 도우즈로 이온주입법을 이용하여 도핑한다.
다음에, 20nm의 두께로 전체 표면에 SiO2막(407)을 형성한다. 이를 위해 CVD와 스퍼터링법을 채택할 수 있다. 이어서, 폴리-SiGe에 도핑된 불순물을 어닐링(800℃에서 30분 동안 N2기체에서)을 통해 활성화함으로써, n+형 SiGe 게이트 전극(405)과 p+형 SiGe 게이트 전극(406)을 n-채널 영역과 p-채널 형성 영역에 각각 형성한다.
다음에, 반응성 이온 에칭법(RIE)을 이용하여 SiO2막(407) 외에 게이트 절연막(제1 유전막;404)과 폴리-SiGe 게이트 전극(405-406)을 에칭한다.
이어서, 전체 표면상의 SiO2막을 10nm의 두께로 CVD법으로 증착한 후, RIE공정을 이용해서 게이트 전극(제1 반도체층;405-406)의 측면에 게이트 측벽(408)을 형성한다. 각각의 게이트 측벽(408)은 대략 10nm의 두께이다.
다음에, 도 13에 도시한 바와 같이, 전체 표면에 50nm의 두께로 SiN막을 증착한다. 그후, 포토리소그래피 공정을 이용하여 에칭을 수행함으로써, p-채널 트랜지스터 형성 영역 위에 있는 선택된 부분에서만 SiN막(409)이 남겨지도록 한다.
다음에, HCl외에 SiH4및 PH3의 혼합 기체에서 600℃로 기체 혹은 기상 성장을 통해, 1×1020cm-3의 도핑 농도로 그 안에 인 불순물을 함유하고 있는 Si 소스/드레인 반도체 층(제1 도전형의 제2 반도체층)(410)을 20nm의 두께로 반도체 기판의 노출된 부분(n-채널 트랜지스터 형성 영역)에서만 선택적으로 증착시킨다.
이어서, 동일한 진공 상태에서, GeH4, SiH4, PH3및 HCl의 혼합 기체에서 기상 성장을 행함으로써 1×1020cm-3의 도핑 농도로 그 안에 인 불순물을 함유하고 있는 SiGe 소스/드레인 반도체 층(제2 반도체 층과는 조성이 상이한 제1 도전형의 제3 반도체층;411)을 50nm의 두께로 소스/드레인 반도체층(410)상에 선택적으로 증착시킨다. 이러한 경우, SiO2막(407)은 게이트 전극(405)상에만 존재하고, Si와 SiGe층은 전혀 증착되지 않기 때문에; 결과적인 폴리-SiGe 게이트 전극(405)과 Si 소스/드레인 반도체층(410)은 그 상부면 상에서 서로 거의 동일면이 된다.
증착 온도를 600℃ 이상으로 설정하면 증착된 Si이나 SiGe층은 단결정화된다. 이로인해, 게이트 측벽(408)에 대향하는 소스/드레인 반도체층(410)중의 개개의 층의 특정면은 {111} 혹은 {311}면이 되어 패싯을 형성한다. 이 패싯의 결정면 배향을 제조 조건에 따라 변화시킬 수 있도록 하면서, 소스/드레인 반도체층(410)의 측면과 반도체 기판의 표면간의 각이 예각이 되도록 공정 제어가 행해진다. 그 후, p 채널 트랜지스터 형성 영역 위에 있는 SiN막(409)을 "핫" 인산을 이용하거나 드라이 에칭법을 사용하여 제거한다.
도 14에 도시한 바와 같이, 전체 표면상의 SiN막을 50nm의 두께로 증착한 후, 포토리소그래피 공정을 이용하여 에칭을 수행함으로써, n-채널 트랜지스터 형성 영역위의 선택된 부분에만 SiN막(412)이 남겨지도록 한다.
HCl외에 SiH4및 B2H6의 혼합 기체에서 600℃에서의 기상 성장을 통해, 그 안에 1×1020cm-3의 농도로 붕소(B) 불순물을 함유하고 있는 Si 소스/드레인 반도체층(제2 도전형의 제2 반도체층;413)을 20nm의 두께로 반도체 기판의 노출된 부분(p-채널 트랜지스터 형성 영역)에서만 선택적으로 증착한다.
다음에 동일한 진공 환경에서, GeH4, SiH4, B2H2및 HCl의 혼합 기체에서 기상 성장을 행함으로써, 1×1020cm-3의 농도로 도핑된 붕소(B)를 그 안에 함유하고 있는 SiGe 소스/드레인 반도체층(제2 반도체층의 조성과는 상이한 제2 도전형의 제3 반도체층)을 50nm 두께로 선택적으로 증착한다. 이 경우, SiO2막(407)은 게이트 전극(406)에만 존재하고, Si와 SiGe는 전혀 증착되지 않으므로; 결과적인 폴리-SiGe 게이트 전극(406)과 Si 소스/드레인 반도체층(413)은 그 상부면이 서로 거의 동일하다.
증착 온도를 600℃ 이상으로 설정하면, 증착된 Si이나 SiGe층은 단결정화된다. 이로인해, 게이트 측벽에 대향하는 소스/드레인 반도체층(413)중 개개의 층의 특정부는 {111} 혹은 {311}면이 되어 패싯을 형성한다. 이 패싯의 결정면 배향을 제조 조건에 따라 변화시킬 수 있도록 하면서, 소스/드레인 반도체층(413)의 측면과 반도체 기판의 표면간의 각이 예각이 되도록 공정 제어가 행해진다. 그 후, n-채널 트랜지스터 형성 영역 위에 있는 SiN막(412)을 "핫" 인산을 이용하거나 드라이 에칭법을 사용하여 제거한다.
도 15에 도시한 바와 같이, 600℃에서 60분 동안 아르곤(Ar) 기체에서 열처리가 행해져서, 도핑된 인 불순물이 n형 Si 소스/드레인 반도체(410)를 통해 반도체 기판내로 외부확산(outdiffuse)되게 하고, 동시에 p형 소스/드레인 반도체(413)를 통해 기판내로 붕소(B) 불순물이 확산되도록 함으로써, n형 소스/드레인 영역(415)과 p형 소스/드레인 확산 영역(416)을 각각 형성한다. 이들 소스/드레인 영역(415-416)은 반도체 기판내에서 매우 얕으며, 각각은 대략 10 내지 20nm 범위의 감소된 깊이를 갖는다. 이것은 제조되는 트랜지스터의 쇼트-채널 효과를 충분히 억제할 수 있게 해준다.
도 16에 도시한 바와 같이, SiO2막(제2 유전체막;417)은 100nm의 두께로 전체 표면에 증착된다.
CMP 공정은 게이트 전극(제1 반도체 층)(405-406) 및 소스/드레인 반도체층(제3 반도체 층)(411,414)의 상부 표면이 n-채널 트랜지스터 형성 영역 및 p-채널 트랜지스터 형성 영역 모두에 노출되는 범위까지 SiO2 막(417)의 상부 부분을 제거하는데 사용된다.
도 17에 도시된 바와 같이, 포토리소그래피 공정을 이용함으로써 단지 n-채널 트랜지스터 형성 영역 위에 놓인 레지스트 막(도시되지 않음)을 형성한 후, 소스/드레인 반도체 층(제3 반도체 층)(414) 및 SiGe 게이트 전극(제1 반도체 층)(406)의 특정 부분에 RIE 방법으로 에칭한다. 이러한 경우, 적절한 조건 하에서 CF4및 아르곤(Ar)의 혼합 기체를 이용하면, Si에 대해 SiGe를 선택적으로 제거할 수 있어서, 소스/드레인 반도체 층(411) 및 소스/드레인 반도체 층(410)의 계면에서 에칭이 멈추도록 상기 공정을 용이하게 제어할 수 있다. 그 후, 레지스트가 제거되어 에칭 부분이 리세스 형태로 남게 된다.
도 18에 도시된 바와 같이, 소스/드레인 및 게이트 전극으로서 사용하기 위해 선택된 도전 물질층이 전표면 상에 증착된다. 상기 물질은 금속 또는 실리사이드일 수 있으며, 특히 이들 물질은 예를 들어 백금(Pt), PtSi, 팔라듐(Pd) 등과 같은 p-형 Si에 대해 쇼트키 장벽 높이(SBH)가 낮다. 이러한 증착은 CVD, 스퍼터 및 다른 공지된 전면 증착 방법중 임의의 방법에 의해 행해진다.
다음, SiO2막(417)이 검출될 때까지 CMP 기술에 의해 전면 에칭이 행해진다. 이러한 공정을 통해, 소스/드레인 반도체 층(413)의 상부 표면에 형성되는 바와 같이 리세스 부분에 소스 및 드레인 전극(418)을 형성할 수 있다. 동시에, 게이트 절연막(404)의 상부 표면에 형성되는 바와 같이 게이트 전극(418)을 리세스에 형성할 수 있다.
도 19에 도시된 바와 같이, p-채널 트랜지스터 위에 놓인 선택 부분에만 레지스트 막(도시되지 않음)을 포토리소그래피 공정에 의해 형성한 후, 소스/드레인 반도체 층(제3 반도체 층)(411) 및 SiGe 게이트 전극(제1 반도체 층)(407)의 부분이 RIE 방법으로 에칭된다. 이러한 경우, 적절한 조건 하에서 CF4및 아르곤(Ar)의 혼합 기체의 사용이 Si에 대해 SiGe를 선택적으로 제거할 수 있기 때문에, 소스/드레인 반도체 층(411) 및 소스/드레인 반도체 층(410)의 계면에서 에칭 스톱을 용이하게 달성할 수 있다. 그 후, 레지스트가 제거되어 에칭 부분만이 리세스 형태로 남게 된다.
예를 들어 ErSi2와 같이 n-형 Si에 대해 쇼트키 장벽 높이(SBH)가 낮은 선택 물질이 전면 상에 증착된다. 이러한 증착은 CVD, 스퍼터 및 임의의 다른 유사한 전면 증착 기술을 이용함으로써 행해질 수 있다. 또한, SiO2막이 검출될 때까지 전면에 증착되는 바와 같이 CMP에 기초한 에칭에 의해 규정된 리세스에 필요한 전극이 형성된다. 즉, 게이트 전극(419)이 게이트 절연막(204) 상에 형성되는 한편, 소스/드레인 전극(금속 또는 실리사이드)(419)가 소스/드레인 반도체 층(제2 반도체 층)(410) 상에 형성된다.
다음, SiO2막(도시되지 않음)이 전체적으로 증착된 다음, 선택적으로 에칭되어 전기적 상호접속 배선 또는 온칩 리드(도시되지 않음)의 수립을 위해 거기에콘택홀(도시되지 않음)을 형성하며, 이로서 LSI를 형성한다.
비록 본 실시예에서 게이트 절연막(410)이 고유전율을 갖는 TiO2로 이루어져 있지만, 이러한 물질은 Ta2O5, Al2O3, Y2O3, ZrO2, (Ba, Sr)TiO3를 포함하는 다른 유사한 적당한 물질로 대체될 수 있지만 이에 제한되지 않는다.
추가적으로, 비록 TiO2막이 MOCVD 기술에 의해 형성되지만, 이러한 막은 대안적으로 스퍼터링에 의해 형성될 수 있다.
선택적으로, TiO2게이트 절연막(410)의 증착 동안, 200W의 크세논(Xe) 램프가 이용가능하다. Xe 램프는 300 nm의 파장을 갖는 근자외선을 방출하는 데 사용되며, 이는 증착 장비의 윈도우를 통해 전달되어 웨이퍼의 전면 상으로 조사된다. 이러한 램프는 증착 기체의 흐름 이전에 작동되고 소정의 증착 공정의 종료까지 계속 이루어진다. 이러한 장치를 통해, 사용된 유기 소스 기체로부터 비롯된 탄소(C) 및/또는 수소(H)의 바람직하지 않은 혼합을 방지할 수 있으며, 거의 완전히 TiO2의 조성물을 갖는 막을 교대로 증착할 수 있다.
추가적으로, MOCVD 공정에 사용된 미가공 물질 기체는 상술한 바와 같이 조합된 기체에만 제한되어서는 안되며, 에틸티타네이트(TET)(Ti(OC2H5)4) 또는 티타늄-테트라키스-이소프로폭사이드(titanium-tetrakis-isopropoxide, TTIP) 및 산소의 혼합 기체일 수 있다. TTIP의 경우, TiO2는 산소의 혼합 없이도 제조가능하다. 대안적으로, TiCl4와 같은 무기 소스로 유기 소스가 대체될 수 있다. 만약 이러한 경우, 반응 온도는 조금 높은 온도, 예를 들어 600℃ 이상이 되는 것이 바람직하다.
게이트 절연막(404)은 상술한 고유전율막으로 항상 형성되어야 하는 것은 아니며, 대안적으로 SiO2또는 SiN으로 이루어질 수 있다.
게이트 절연막(404)은 제1 증착 유전막을 반드시 이용하지는 않는다. 일례가 도 17의 공정 단계에서 게이트 부의 폴리-SiGe(406)를 제거한 후, 유전막(404)이 일시적으로 제거된 후, (SiO2, SiN, 고유전율막, 강유전체막 등과 같은) 다른 물질이 게이트 절연막으로서 사용하기 위해 새롭게 증착된다는 것이다.
이 때 명백하게, 게이트 절연막(204)의 부분이 남겨질 수 있다. 일례가 도 17의 단계에서 40nm의 선정된 두께를 가지도록 SiGe를 에칭한 후, TiO2막(404)의 상부 표면을 충분히 클린하도록 상기 두께가 상기 단계에서 20nm로 감소시키는 표면 컷어웨이가 행해진다.
필요하다면, 게이트 절연막(204) 및 관련 게이트 물질 간의 화학 반응을 방지하기 위해 TiO2게이트 절연막(404) 상에 예로서 TiN 층이 형성될 수 있다.
도 17의 단계에서의 에칭이 게이트부의 폴리-SiGe(407)를 전체적으로 제거하도록 항상 설계되는 것은 아니다. 이러한 경우, 도 11에 도시된 바와 같이, 게이트 전극은 금속(301, 303) 및 폴리-SiGe(302, 304)를 포함하는 다층 구조를 가지게 된다. 그래서, n-형 SiGe를 이용하여 n-채널 트랜지스터 및 p-형 SiGe를 이용하여 p-채널 트랜지스터의 표면 채널 구성을 달성할 수 있는 한편, 동시에 게이트 전극이 이러한 금속의 존재로 인해 낮은 비저항을 제공할 수 있게 된다. 명백하게, 이러한 경우, n 및 p에 설치된 금속은 서로 독립적인 방식의 일함수로 설정될 수 있어서, 폴리-SiGe(302, 304) 및 금속(301, 303) 간의 접촉 저항을 최소화할 수 있다.
반면에, 폴리-SiGe(406)가 도 17의 단계에서 완전히 제거되는 경우, 서로 다른 불순물을 포함하는 폴리-SiGe층(405-406)은 단일 종류의 불순물(예를 들어, 인-확산 폴리-SiGe)을 포함하도록 설계되거나, 대안적으로 불순물을 포함하지 않도록 설계될 수 있다. 그러나, 이 경우에 불순물 도핑된 SiGe와 동일한 비율로 제어하는 것이 도 17의 에칭 단계에서 어려워진다. 이런 측면에서, 층들이 동일한 불순물을 포함하는 것이 바람직할 것이다.
SEG 공정에 의해 증착되는 단결정 SiGe 층(411, 414)은 CVD로 도핑하는 방식에만 한정되어서는 안된다. 예를 들어, 도 13의 공정 단계에서, 어떤 불순물도 포함하지 않는 "순수한" 단결정 Si는 n 채널 트랜지스터 형성 영역과 p 채널 트랜지스터 형성 영역의 Si 노출 부분에서 선택적으로 미리 증착된다. 도핑된 어떤 불순물도 갖지 않은 다음 단결정 SiGe가 선택적으로 증착되고, 그 후, 이온 주입이 개별 불순물 포함 부분을 형성함으로써 행해진다. 이 이온 주입은 단결정 SiGe의 제조 직후 또는 도 16에 도시된 바와 같이 유전체막(417)의 CMP 공정의 완성 후에 행해질 수 있다. 이온 주입으로 인해 일어나는 결점의 존재가 더 나중 단계에서 불순물 확산 제어를 어렵게 하기 때문에, 기판에서 10㎚ 내지 20㎚의 범위 내에 있는 pn 접합부를 정확히 제어하는 것이 불가능해진다. 따라서, CVD 동시 도핑 방법은이 경우에 더 바람직한 것으로 생각된다. 명백히, CVD 기반 도핑 방법에서, 불순물 양은 Si의 두께에 따른 방향으로 일정하지 않을 수 있다. 불순물 농도가 Si 기판의 가까운 부분에서 더 높고, 기판으로부터 멀리 떨어진 부분에서 더 낮은 것이 가능한 변형으로 고려되는 일례이다.
n 채널 형성 영역과 p 채널 형성 영역에서 pn 접합부는 단결정 Si의 증착 전에 이온 주입에 의해 수행될 수 있다.
단결정 Si의 선택적인 증착 동안에, 선택성을 더 높게 유지하기 위해서, CVD 장치내의 H2어닐링 및 진공 어닐링이 800℃ 가까이에서 수행되어서, 예를 들어 노출된 Si 표면상의 잔여 자연 산화막을 제거하여 Si 상에 또는 그 상부에 우수한 결정성을 갖는 Si가 신뢰성있게 제조되도록 한다.
이렇게 증착된 단결정 Si의 결정성은 도 17단계에서 에칭 처리의 재현성에 영향을 미치고, 또한 금속 접촉 저항의 재현성의 형태로 IC 소자의 특성에 영향을 준다.
금속 물질(418-419)은 소스/드레인 전극 또는 게이트 전극의 비저항을 낮추기 위해서 각각 n 채널 트랜지스터와 p 채널 트랜지스터에 이용되지만, 동일한 것이 이용될 수 있다. 이 경우에, 서로 n 채널과 p 채널 트랜지스터 각각에 내장된 금속에 대해 그루브를 형성하는 것이 더 이상 필요하지 않다. 이는 요구되는 공정 단계의 수를 줄이는 것을 가능하게 한다. 이 경우에 n형 Si과 p형 Si에 관해 SHB가 서로 실질적으로 동일한 소정의 금속 또는 실리사이드 금속을 이용하는 것이 바람직할 것이다.
금속층(418-419)의 각각은 단일층에서 형성되어서는 안된다. 예를 들어, n형 Si 및 p형 Si에 대해 SHB가 낮은 선택된 금속을 배치한 후에, 예를 들어 알루미늄(Al), 텅스텐(W) 또는 부식하지 않는 금속과 같은 낮은 비저항 물질이 그 위에 형성되고, 그럼으로써 소스/드레인 전극 또는 게이트 전극의 전기적 비저항을 낮출 수 있다.
샐리사이드 공정이 Si와 직접 접촉되어 금속 실리사이드의 제조에 이용될 수 있지만, 그러한 샐리사이드 공정의 실행은 하부 pn 접합까지 커버하는 영영에서 특정한 두께를 가지는 Si층의 영역을 필요로 할 것이다. 이러한 Si층의 두께를 최소화하기 위해서, 소정의 기술이 가능한 한 얇은 실리사이드를 형성하기 위해 이용되어야 한다. Si 두께의 최소화는 게이트 전극과 소스/드레인 전극 사이의 기생 용량의 불필요한 증가를 억제하는데 효과적인 한편, 동시에 IC 소자의 고속 성능을 달성하게 한다.
도 17에 도시된 SiGe의 에칭은 RIE 등과 같은 이방성 에칭에 한정되어서는 안된다. 예를 들어 CF4를 포함하는 기체를 이용하거나 대안적으로 불화질산과 같은 선택된 액체를 이용한 플라즈마 에칭과 같은 등방성 에칭이 될 수도 있다.
이방성 에칭과 등방성 에칭이 결합되어 이용되는 경우에, 최종적으로 얻어지는 금속 형태와 소스/드레인 전극의 접촉면의 형태가 도 1 및 도 2에 도시된 바와 같이 다르다.
각각 n 채널 트랜지스터와 p 채널 트랜지스터를 형성하기 위해서 각각의 영역이 마스킹되면서 제조가 행해지지만, 그러한 각각의 형성이 제거될 수 있다. 각각 형성하는 경우에, 먼저 형성되는 것은 케이스별로 p 채널 트랜지스터와 n 채널 트랜지스터의 어느 하나가 형성될 수 있다.
p형 Si와 관련된 SBH가 낮은 금속은 단지 백금(Pt)과 팔라듐(Pd)에만 한정되어서는 안되며, 대안적으로 이리듐(Ir), 니켈(Ni), 또는 그것의 실리사이드일 수 있다.
n형 Si과 관련되어 SBH가 낮은 물질은 ErSi2에만 한정되어서는 안되며, 대안적으로 하프늄(H.F.), 탄탈(Ta), 스칸듐(Sc) 또는 그것의 실리사이드일 수 있다.
그 외에도, 소스/드레인 영역 위에 있는 두 개의 반도체층은 상부층이 Si이고, 하부층이 SiGe이 되도록 형성되지만, 그것들의 적층순서는 하부층이 SiGe이고, 상부층이 Si가 되는 방식으로 반전될 수도 있다. 이것이 완료된 때, 도 17의 단계에 대응하는 SiGe의 선택적인 에칭이 SiGe에 대한 Si의 선택적인 에칭이 되는 것을 기억하는 주의가 필요하다. 이 경우에 에칭 용액 또는 에천트(echant)가 또한 변화되어야 한다. 예를 들어, 10-wt% 암모니아수가 SiGe에 관련한 증가되는 선택성을 가지고 Si의 성공적인 에칭을 가능하게 하기 위해 이용될 수 있다. 또한, 바람직하게는 SiGe보다 Si가 도 12의 게이트 물질로서 이용될 수 있다. 이러한 경우라면, 물질(418, 419)과 접촉하는 것이 Si가 아니라 SiGe이다. 따라서, 결과적인 접촉 저항이 특히 p 채널 트랜지스터에서 더 낮은 것이 기대될 것이다.
SiGe의 농도가 1:1로 설정되지만, 본 발명은 이 농도 비율에 한정되어서는 안된다. 그러나 Si상의 단결정 성장에서, 격자의 일정한 차이로 인해 변형이 생기고 또한 그러한 변형이 너무 크면 결함이 발생하게 되는 점이 지적되듯이, 충분한 에칭 선택성의 확립이 가능한 특정 레벨에서 Ge의 농도가 감소되는 것이 바람직하는 것에 주의해야 한다.
SiGe가 제2 반도체로 이용되지만, 본 발명은 여기에 한정되지 않는다. SiGe는 SiC로 대체될 수 있다. SEG와 동일한 개선된 선택성을 가지고 Si 상에 또는 그 상부에 증착될 수 있는 한편, 동시에 Si와 관련해서 양호한 선택성을 가진 에칭가능성을 제공하는 한, 다른 유사한 물질이 또한 이용가능하다.
본 발명의 다른 실시예에 따르는 반도체 디바이스 제조 방법은 이하 도 20-25를 참고로 하여 설명된다.
도 20에 도시된 디바이스 구조를 먼저 제조한다. 이런 디바이스는 반도체 기판의 주표면상에서 여러 소자 분리 영역(503), 게이트 절연막(제1 유전막)(504), Si막(제1 반도체층)(505-506), 게이트 측벽(508), SiO2유전막(507), 및 Si 소스/드레인 반도체층(제1 및 제2 도전형의 제2 반도체 층들)(509 및 510)을 구비하며, 얕은 n+및 p+형 확산층이 하부층(509 및 510)에 형성된다. 이들 층의 제조 공정은 도 3-6을 참고로 이전에 논의된 반도체 디바이스 제조 방법의 공정 단계와 유사하다.
도 21에 도시된 바와 같이, SiO2막(제2 유전막)(513)은 100nm의 두께로 전체표면상에 증착된다.
다음으로, CMP 방법은 게이트 전극(제1 반도체층)(505 및 506) 및 소스/드레인 반도체층(제2 반도체층)(509 및 510)의 상부면이 n채널 트랜지스터 형성 영역 및 p채널 트랜지스터 형성 영역 모두에 노출될 때까지 SiO2막(513)의 상부를 제거하는데 사용된다.
다음으로, 도 22에 도시된 바와 같이, 게이트 전극부에서 TiO2막(504)에 도달할때까지 Si막(505 및 506)의 50nm 산화를 통해 SiO2막(514)을 형성하기 위해 표면 열 처리가 행해지며, 동시에 Si 소스/드레인 반도체(제2 반도체 층)(509 및 510)이 부분적으로 남아있는 것을 보장하기 위해 산화를 수행한다. 이런 공정에서, 소스/드레인 반도체층(509 및 510)의 표면부는 반도체 기판 계면으로부터 두께 20 nm인 특정부분이 남아있는 방식으로 산화처리된다. 이때, 동일한 조건이 인(P) 및 붕소(B)로 도핑된 Si의 산화율에 사용되는 것이 바람직하다. 이때, 산화 처리가 불순물 도핑된 Si 소스/드레인 반도체층(509 및 510)의 표면으로부터 이방성으로 진행되기 때문에, 리세스부는 소스/드레인 반도체층(509 및 510)의 표면에 형성된다.
도 23에 도시된 바와 같이, n채널 트랜지스터 형성 영역을 중첩하는 임의의 부분에서만 포토리소그래피 공정에 의해 선택적으로 형성된 레지스트막(도시 안됨)을 가진 후, 희석된 불화 수소산(HF)을 함유한 선택된 용액은 소스/드레인 반도체층(510)과 중첩하는 SiO2막(514) 및 p 채널 트랜지스터 형성 영역의 게이트절연막(504)의 선택된 부분을 제거하도록 사용된다. 이런 공정 단계에서, CVD 형성 SiO2막(513)이 불순물을 포함하지 않고 반면에 SiO2막(514)이 많은 양의 붕소(B)를 포함한다는 사실에 비추어, 희석된 불화 수소산 용액에 기인한 에칭 레이트는 SiO2막(514)이 도 23에 도시된 바와 같이 에칭되게 높게 유지되며, 반면에 SiO2막(513)은 에칭되어 제거되기 어렵게 된다.
다음으로, 소스/드레인 및 게이트 전극으로서 사용되는 선택된 도전 물질층은 전체 표면상에 증착된다. 이 물질은 금속 또는 실리사이드이거나, 또는 예컨데 백금(Pt), PtSi, 및 팔라듐(Pd)과 같은 p형 Si에 대해 쇼트키 장벽 높이(SBH)가 낮은 물질이다. 이런 증착은 CVD, 스퍼터 및 다른 공지된 전체면 증착 방법들 중 임의의 하나에 의해 행해질 수 있다.
도 24에 도시된 바와 같이, 전체면 에칭은 SiO2막(513)이 검출될 때까지 CMP법에 의해 행해진다. 이런 공정으로, 소스/드레인 반도체층(510)의 상면에 형성된 리세스에 소스/드레인 전극(515)을 제조하는 것이 가능하게 된다. 동시에, 게이트 절연막(504)의 상면에 정의된 리세스에 게이트 전극(515)을 형성하는 것이 또한 가능하다.
도 25에 도시된 바와 같이, p채널 트랜지스터 형성 영역과 중첩하는 임의의 부분에서만 포토리소그래피 공정에 의해 선택적으로 형성된 레지스트막(도시 안됨)을 가진 후, 희석된 불화 수소산(HF)을 함유한 선택된 용액은 n 채널 트랜지스터형성 영역에서 소스/드레인 반도체층(514)과 중첩하는 SiO2막(514)의 선택된 부분을 제거하는데 사용된다. 이런 공정 단계에서, CVD 형성 SiO2막(513)이 불순물을 포함하지 않고 반면에 CVD 형성 SiO2막(514)이 많은 양의 인을 포함한다는 사실에 비추어, 희석된 불화 수소산 용액에 기인한 에칭 레이트는 SiO2막(514)가 에칭되게 높게 유지되며 반면에 SiO2막(513)은 에칭되어 제거되기 어렵게 한다.
다음으로, 소스/드레인 및 게이트 전극으로서 사용되는 선택된 도전 물질의 층은 전체 표면상에 증착된다. 이 물질은 금속 또는 실리사이드이거나, 또는 예컨데 ErSi2와 같은 n 형 Si에 대해 쇼트키 장벽 높이(SBH)가 낮은 물질이다. 이런 증착은 CVD, 스퍼터 및 다른 공지의 전체면 증착 방법들 중 임의의 하나에 의해 행해질 수 있다.
다음으로, 전체면 에칭은 SiO2막(513)이 검출될 때까지 CMP법에 의해 행해진다. 이런 공정으로, 소스/드레인 반도체층(509)의 상면에 형성된 리세스에 소스/드레인 전극(217)을 제조하는 것이 가능하게 된다. 동시에, 게이트 절연막(504)의 상면에 정의된 리세스에 게이트 전극(514)을 형성하는 것이 또한 가능하다.
다음으로, 전기적 온칩 리드(도시 안됨)를 제공하기 위하여 SiO2막(도시 안됨)의 전체면 증착 및 콘택홀(도시 안됨)의 형성에 대해 통상의 공정이 행해져 LSI를 형성한다.
이런 반도체 디바이스 제조 방법에 있어서 게이트 절연막(504)이 높은 유전율을 가진 TiO2로 예시적으로 이루어진다 할지라도, 이런 물질은 Ta2O5, Al2O3, Y2O3, ZrO2, (Ba, Sr)TiO3로 제한되지 않고 이를 포함하는 유사한 다른 물질로 대치가능하다.
또한, TiO2막이 MOCVD법으로 형성된다 할지라도, 이런 막은 스퍼터링에 의해 선택적으로 형성될 수 있다.
선택적으로, TiO2막의 증착동안, 200W의 크세논(Xe) 램프가 적용가능하다. Xe 램프는 300nm의 근자외선을 방출하도록 동작가능하며, 웨이퍼 전체면에 떨어지도록 증착 장치의 윈도우를 통해 횡단한다. 이런 램프는 증착 기체의 플로우 이전에 동작하게 되며, 의도된 증착 공정의 종료까지 연속적으로 활성화된다. 이런 구성으로, 사용되는 유기 소스 기체로부터 나오는 C 및/또는 H의 예기치 않은 혼합을 배제하는 것이 가능하며, TiO2의 화합물을 갖는 막을 증착하는 것이 가능하게 된다.
또한, MOCVD 공정에 사용되는 미가공 물질 기체는 상술한 화합물을 갖는 기체만으로 제한되는 것이 아니라, 에틸티타네이트(TET0(Ti(OC2H5)4) 또는 티타늄-테트라키스-이소프로폭사이드(TTIP) 및 산소의 혼합 기체일 수 있다. TTIP의 경우, TiO2는 산소 혼합물 없이 제조된다. 선택적으로 유기 소스가 TiCl4와 같은 무기 소스에 의해 대치가능하다. 이런 경우, 반응 온도는 예컨데 600℃ 이상 또는 이하로 조금 높을 수 있다.
또한, 게이트 절연막은 전술한 고유전율막으로 항상 형성되는 것은 아니며,SiO2또는 SiN으로 형성될 수도 있다.
도 22의 단계에서, 게이트부의 폴리-Si는 항상 완전히 산화되는 것은 아니다. 폴리-Si의 일부를 남겨놓음으로써 도 11에 도시된 바와 같이 금속 및 다결정 반도체층의 다중층으로 되는 게이트 전극이 생성된다. 따라서, 게이트 전극이 이러한 금속으로 인해 낮은 비저항을 제공하게 하면서, n-형 Si를 사용하는 n-채널 트랜지스터와 p-형 Si를 사용하는 p-채널 트랜지스터의 표면 채널 구조를 달성할 수 있게 된다. 이 경우에도 또한, n 및 p로 설치된 금속은 각각이 독립적인 방식으로 개별적인 일함수로 설정될 수 있으며, 이에 따라, 폴리-Si와 금속 사이의 접촉 비저항을 최소화할 수 있게 된다.
게이트부의 폴리 실리콘이 도 22의 열 산화 단계에서 완전히 산화되는 경우, 서로 다른 불순물을 포함하고 있는 폴리 실리콘층(505-506)은 한 종류의 불순물을 포함하도록 구성될 수 있으며(예를 들면, 인 확산된 폴리 실리콘) 혹은 이와 달리 불순물을 포함하지 않도록 구성될 수도 있다. 그러나, 이 경우, 도 22의 산화 단계에서 불순물 도핑된 실리콘과 동일한 레이트로 제어하는 것이 어렵게 된다. 이런 면에서, 이 층은 동일한 불순물을 포함하는 것이 바람직하다.
SEG 공정으로 증착된 단결정 실리콘층(505-506)은 CVD로의 도핑 방법으로만 제한되어서는 안된다. 예를 들면, 불순물을 포함하지 않는 "순수" 단결정 실리콘은 n-채널 트랜지스터 형성 영역 및 p-채널 트랜지스터 형성 영역의 실리콘 노출 부분에서 선택적으로 사전 증착되며, 이 후 이온 주입이 행해져서 개별적인 불순물함유 부분이 형성된다. 이 이온 주입은, 단결정 실리콘 형성 후, 혹은 도 21의 유전막(513)의 CMP 공정 후 즉시 행해질 수도 있다. 이온 주입으로 인해 발생되는 점 결함이 존재함으로써 다음 단계에서의 불순물 확산 제어가 어렵게 되기 때문에, 기판 내에서 10 내지 20nm 내에 해당되도록 pn 접합을 정확하게 제어하는 것은 불가능하다. 따라서, CVD 동시 도핑 방법이 더욱 바람직한 것으로 간주된다. CVD계 도핑 방법에서, 실리콘의 두께 방향에 따른 불순물량이 동일하지 않을 수도 있음은 명백하다. 가능한 하나의 변화 예는, 불순물 농도가 실리콘 기판 근처 부분에서 더 높으며 이로부터 멀리 떨어진 부분에서 더 낮다는 것이다.
n-채널 트랜지스터 형성 영역 및 p-채널 트랜지스터 형성 영역에서의 pn 접합은 단결정 실리콘의 증착 전에 이온 주입에 의해 수행될 수 있다.
단결정 실리콘의 선택적 증착이 행해지는 동안, 그 선택성을 더 높게 유지하기 위해, CVD 장치 내의 H2어닐링 또는 진공 어닐링이 800℃ 근방에서 수행되어서, 예를 들어 노출된 실리콘 기판 상의 임의의 자연적인 잔여 산화막을 제거하도록 하며, 이에 따라 우수한 결정성을 갖는 실리콘이 실리콘 상에 혹은 그 상부에 신뢰성있게 형성될 수 있게 된다. 이에 따라 증착된 단결정 실리콘의 결정성은 금속 접촉 비저항의 재현성의 형태로 IC 소자의 최종적인 특성에 영향을 미치게 된다.
소스/드레인 전극 또는 게이트 전극의 비저항의 감소를 위한 금속 물질(515-516)은 한 종류의 물질로 구성될 수도 있다. 이 경우, 서로 독립적으로 n-형 및 p-형 부분 내에 매립하기 위한 금속에 대한 리세스를 형성할 필요가 없어지게 된다. 이는 요구되는 공정 단계의 수를 감소시킬 수 있게 되는 이점을 갖는다. 이 경우 n-형 실리콘 및 p-형 실리콘에 따라 SBH가 서로 실질적으로 동일한 소정의 금속 또는 실리사이드 물질을 채용하는 것이 바람직할 것이다.
금속층(515-516) 각각은 단일층으로 되어서는 안된다. 예를 들면, n-형 실리콘 및 p-형 실리콘에 대해 SBH가 낮은 선택된 물질을 배열한 후, 예를 들어 Al, W 또는 귀금속과 같은 낮은 비저항 물질이 그 위에 형성되며, 이에 따라 소스/드레인 전극 또는 게이트 전극의 전기적 비저항의 감소가 가능하게 된다.
실리콘과 직접적으로 접촉하여 금속 실리사이드를 형성하기 위해 샐리사이드 공정이 채택된 경우, 이는 하부 pn 접합까지 덮는 영역 내에서의 특정 두께를 실리콘층이 가질 것을 요구한다. 이 실리콘층의 두께를 최소화하기 위해, 실리사이드를 가능한한 얇게 형성하는 소정의 기법이 사용되어야 한다. 실리콘층의 두께를 최소화하는 것은, 관련 IC 소자의 고속 성능을 달성함과 동시에 게이트 전극 및 소스/드레인 영역 사이의 기생 용량의 불필요한 증가를 억제하는 데에 효과적이다.
도 22에 도시된 산화 공정은 드라이 산소를 이용하는 공정으로 제한되어서는 안되며, 습식 증기 산화 혹은 래디컬(radical) 산소, 딜루트(dilute) 산소, HCl(hydrochloric acid) 기체 등의 혼합물을 갖는 산화 환경일 수도 있다.
이 산화 공정은 또한 한 번에 원하는 두께 부분을 모두 산화시키도록 설계될 필요는 없으며, 산화 및 에칭 단계의 주기가 여러번 반복되도록 변경될 수도 있다.
전술한 실시예에서 산화막을 에칭하는 데에 습식 에칭 기술이 사용되었지만, 이는 플라즈마 에칭 방법 등과 같은 다른 건식 에칭 기법을 이용할 수도 있다.
도 20에서 증착된 반도체층(509-510)이 각각 단일층으로 형성되었지만, 개별적으로 예를 들어 SiC를 이용하여 다중층 구조를 갖도록 구성될 수 있다. 이 경우, 산화율 차이로 인해 SiC부를 완전히 산화시키고 그 후 제거하는 방법을 이용하여 잔여 막에 대한 실리콘 두께 조절성을 증가시키는 것도 가능하다.
n-채널 트랜지스터 및 p-채널 트랜지스터를 개별적으로 형성하기 위해 각 영역이 마스크되도록 하면서 제조가 행해졌지만, 이러한 개별적인 형성 공정은 없앨 수도 있다. 개별적인 형성의 경우, 처음에 형성된 것은, 경우에 따라 p-채널 트랜지스터 및 n-채널 트랜지스터중 어느 하나일 수도 있다.
p-형 실리콘에 대해 SBH가 낮은 물질은 Pt 및 Pd에만 한정되어서는 안되며 Ir, 니켈(Ni) 또는 실리사이드일 수도 있다.
n-형 실리콘에 대해 SBH가 낮은 물질은 ErSi2에만 한정되어서는 안되며, H.F., Ta, Sc 또는 실리사이드일 수도 있다.
도 25에 도시된 전계 효과 트랜지스터는, 소스/드레인 영역(511-512)을 통한 구조에서 볼 때, 소스/드레인 반도체층(509-510)의 각각의 측면이 반도체 기판 표면에 따라 이 면이 예각을 형성하도록 형성되게 한다. 이에 따라 이들은, 소스/드레인 전극과 게이트 전극 사이의 기생 용량의 값이 현저히 증가되는 것을 방지하면서 형성된다.
소스/드레인 반도체층의 상부면에 소스/드레인 전극이 매립되는 리세스가 형성되기 때문에, 디바이스 구조가 궁극적인 접촉 영역을 확대하는 것이 가능하게 되어, 접촉 저항을 감소시킬 수 있다. 명백히, 쇼트-채널 효과의 발생을 억제하기에 충분히 얕은 접촉 또는 접합이 형성된다. 이것은 궁극적인 pn 접합이 금속 증착에 기인하는 누설 특성 감소의 위험이 없다는 것을 보장한다.
또한, CMOS 구조를 고려할 때, p-채널 트랜지스터 및 n-채널 트랜지스터에 대해서 서로 다른 금속 재료를 채택하는 것을 보다 쉽게하는 특징을 갖는다. 이러한 특징은 이들 양쪽 트랜지스터의 기생 저항값들을 동시에 현저히 감소시킬 수 있게 한다.
더욱이, 게이트 전극 재료에 대해서도, n-채널 트랜지스터의 경우 Si의 도전 대역 Ec의 에지 레벨에 근접하는 일함수를 갖는 특정 재료를 구현하는 한편, 동시에 p-채널의 경우 Si의 밸런스 전자 대역의 에지 레벨에 근접하는 일 함수를 갖는 특정 재료의 인스톨을 구현하는 것이 가능하다. 이것은 표면에 형성되는 채널을 각각 구비하는 한편 이들이 금속 게이트 구조인 것을 허용하는 IC 소자들로서 이들 양쪽 트랜지스터들을 적절하게 설계하는 것을 가능하게 한다. 따라서, 이러한 접근 방법은 쇼트-채널 효과의 억제에 매우 바람직한 구조 및 공정의 제공을 가능하게 한다.
도 28 내지 30을 참조하여 이하 본 발명의 또 다른 실시예에 따른 반도체 제조 방법이 설명될 것이다.
먼저, 도 28에 도시된 바와 같이, 예를 들어 실리콘으로 이루어진 반도체 기판(1)의 주표면에 소자 분리 영역(701)을 형성하기 위해, Si 기판 내의 얕은 트렌치 분리(이하, 'STI'라 함)용 그루브들을 파낸다(dig). 그 후, CVD법에 의해 전체표면상에 SiO2층을 증착한다. 그리고, 화학적/기계적 또는 "화학-기계적(chemo-mechanical) 연마(이하, 'CMP'라 함)에 의해 전체 표면을 평탄화한다.
포토리소그래피 공정에 의해 p-채널 트랜지스터 형성 영역 및 n-채널 트랜지스터 형성 영역을 마스크한 후, n-형 웰 영역(703) 및 p-형 웰 영역(702) 각각을 형성하는 이온 주입이 수행된다.
그 후, 트랜지스터 임계 전위의 조절을 위해 각 채널부에 이온 주입이 행해진다.
게이트 절연막(제1 유전체막; 704)용 TiO2막(704)이, 380℃ 온도의 테트라이소프로필 티타네이트(tetraisopropyl titanate; Ti(OC3H7)4; 이하, 'TPT'라 함) 및 산소의 혼합 기체에서 화학 반응을 통해서, 20㎚의 두께로 Si 기판의 전체 표면상에 적층된다.
폴리실리콘 또는 "폴리-Si" 층(제1 반도체층)이 50㎚의 두께로 게이트 절연막(704)의 전체 표면상에 증착된다. 이 폴리실리콘층은 CVD 또는 스퍼터 기술에 의해 제조된다.
포토리소그래피 공정을 이용하여 p-채널 형성 영역 및 n-채널 형성 영역을 마스크한 후, 선택된 불순물-여기서는, 인(P) 또는 붕소(B)-이 약 1 x 1015㎝-2의 도우즈량으로 이온 주입 기술에 의해 도핑된다.
SiO2막이 20 ㎚의 두께로 전체 표면상에 증착된다. CVD 및 스퍼터 기술 중하나가 채택될 수 있다. 다음에, 폴리실리콘에 도핑된 불순물은 어닐링(30분 동안 800℃의 N2기체에서)을 통해 활성화되어, n-채널 형성 영역 및 p-채널 형성 영역 위에 n+-형 Si 게이트 전극(705) 및 p+-형 Si 게이트 전극(706)을 각각 형성한다.
그 후, 게이트 절연막(제1 유전체막; 704) 및 폴리실리콘 게이트 전극(705-706)과 SiO2막(707)을 게이트 형상으로 에칭하기 위해, 반응성 이온 에칭(이하, 'RIE'라 함) 기술이 사용된다. 본 단계에서, 게이트 길이의 방향을 {110} 보다는 오히려 {100}이 되게 하는 처리가 수행된다.
CVD 기술에 의해서 10㎚의 두께로 전체 표면상에 SiO2막을 적층한 후, RIE 공정에 의해 게이트 전극들(제1 반도체층; 705-706)의 측면상에 측벽(708)을 제조한다. 게이트 측벽(708) 각각은 게이트 전극의 대응 측면으로부터 측정될 때 약 10㎚의 두께를 갖는다.
도 29에 도시된 바와 같이, SiN 막이 50㎚의 두께로 전체 표면상에 적층된다. 그 후, 에칭을 수행하기 위해 포토리소그래피 공정이 사용되어, p-채널 트랜지스터 형성 영역과 중첩하는 선택된 부분에만 SiN 막(709)이 존재하도록 한다.
600℃의 SiH4및 PH3혼합 기체에서의 기체 성장 또는 기상 성장을 통해, 1 x 1020㎝-3농도의 인 불순물을 함유하는 Si 소스/드레인 반도체층(제1 도전형의 제2 반도체층)들이 반도체 기판의 노출된 부분(n-형 트랜지스터 형성 영역)에만 70 ㎚의 두께로 선택적으로 증착된다. 이 경우에, SiO2막이 게이트 전극(705)상에 존재하기 때문에, 어떠한 층도 증착되지 않는다; 따라서, 궁극적인 폴리실리콘 게이트 전극(705) 및 실리콘 소스/드레인 반도체층(71)들은 그 상부면상에서 상호 거의 같은 높이가 된다.
적층 온도를 600℃ 이상으로 설정하면 적층된 Si가 단결정으로 된다. 이 때문에, 게이트 측벽과 접촉하는 각 부분은 {110}인 바람직한 배향을 갖게되어, 패싯을 형성한다. 그러나, 이 경우 실리콘 성장이 {111} 평면상에 형성된 패싯의 경우보다 빠르기 때문에, 실리콘은 또한 게이트 측벽(708)들 및 STI(701) 상에 또는 그 위에 성장한다. 따라서, 게이트 전극(705)에 접하는 소스/드레인 반도체층(710)들의 각 측면은 감소된 두께로 그 저부에서 게이트 측벽(708)과 접촉하게 되고, 그 상부에서는, 반도체 기판 표면에 대해 정의되는 예각으로 경사지게 된다.
그 후, p-채널 형성 영역에 중첩하는 SiN 막(709)은 핫 인산을 사용하여 또는 대안적으로는 드라이 에칭 기술을 사용하여 제거된다.
도 30에 도시된 바와 같이, 전체 표면상에 50 ㎚의 두께로 SiN 막을 증착한 후, 에칭을 수행하기 위해 포토리소그래피 공정이 사용되어, n-채널 트랜지스터 형성 영역에 중첩하는 선택된 부분에만 SiN 막(711)이 존재하게 된다.
다음에, 600℃의 SiH4와 B2H6및 HCl 혼합 기체에서, 1 x 1020㎝-3농도의 붕소(B) 불순물을 함유하는 Si 소스/드레인 반도체층(제2 도전형의 제2 반도체층)들이 70 ㎚의 두께로 반도체 기판의 노출된 부분(p-채널 트랜지스터 형성 영역)에만 선택적으로 증착된다. 이 경우에, SiO2막(707)이 게이트 전극(706)상에 존재하기때문에, 어떠한 Si 층도 적층되지 않고; 따라서, 궁극적인 폴리실리콘 게이트 전극(706) 및 Si 소스/드레인 반도체층(712)들은 실질적으로 그 상부면 상에서 상호 실질적으로 동일한 높이가 된다.
여기서, 증착 온도를 600℃ 이상으로 설정하면 증착된 Si 소스/드레인 반도체층(712)들이 단결정이 된다는 것을 주의하자. 이 때문에, 게이트 측벽에 접하는 소스/드레인 반도체층(712)들 각각의 특정 표면이 {110} 평면이되어, 패싯을 형성한다. 그러나, 본 경우의 실리콘 성장이 {111} 평면상에 형성된 패싯의 경우보다 빠르기 때문에, 실리콘은 게이트 측벽(708)들 및 STI(701)들 상에 또는 그 상부에 성장한다. 따라서, 게이트 전극(705)에 접한 각 소스/드레인 반도체층(712)의 측면은 게이트 측벽(708)의 두께가 감소된 저부에서 접촉하게 되고, 그 상부에서는 반도체 기판 표면에 대하여 형성된 예각으로 "경사지게(sloped)" 된다.
그 후, p-채널 형성 영역을 중첩하는 SiN 막(709)은 핫 인산 또는 드라이 에칭 방법을 사용하여 제거된다.
위 공정 후의 공정 단계들은 도 6-10과 관련하여 상술된 바와 유사하다.
상술된 바와 같이, 본 발명의 원리에 따르는 디바이스는, 그 소스 반도체층 및 드레인 반도체 층이 반도체 기판과 예각으로 접촉하기 때문에, 기생 캐패시턴스 값이 최대로 상승하는 것을 억제할 수 있도록 설계될 수 있다. 다른 현저한 이점은 소스/드레인 반도체층들의 상부면에 오목부들이 형성되어 소스/드레인 전극들이 이들 리세스 내에 매립 또는 매설되기 때문에 접촉 비저항을 감소시키는 접촉 영역을 증가시킬 수 있다는 것이다.
또한, 본 발명의 반도체 디바이스 제조 방법에서는, 선택적 금속 성장 기술들을 채택하지 않고도 전표면 증착 공정 완료 후에 에칭-백 기술에 의해서 소스/드레인 전극들 및 게이트 전극이 제조된다. 결과적으로, 소스/드레인 전극들간 전기적 단락이 더 이상 발생하지 않으므로, 반도체 디바이스의 제조에 있어서 제조 수율의 개선을 가능하게 한다.

Claims (20)

  1. 트랜지스터에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극;
    상기 게이트 절연막 하부의 상기 반도체 기판 내에 형성된 채널 영역;
    상기 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-;
    상기 소스 영역 상에 형성된 소스 반도체 층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 반도체 기판의 표면 사이에 규정된 각은 예각(acute angle)을 형성함 -;
    상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함 -;
    상기 소스 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 소스 전극; 및
    상기 드레인 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 드레인 전극
    을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 규정된 각은 10。 이상 및 80。 이하인 트랜지스터.
  3. 제1항에 있어서, 상기 규정된 각은 20。 이상 및 70。 이하인 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 절연막은 금속 산화막, 금속 질화막, 금속 산질화막 및 실리케이트(silicate)로부터 선택된 재료로 이루어진 트랜지스터.
  5. 제1항에 있어서, 상기 소스 반도체층 및 상기 드레인 반도체층이 상기 소스 전극 및 상기 드레인 전극과 각각 접촉하고 있는 면들은 이방성 에칭에 의해 형성되는 트랜지스터.
  6. 제1항에 있어서, 상기 소스 반도체층 및 상기 드레인 반도체층이 상기 소스 전극 및 상기 드레인 전극과 각각 접촉하고 있는 면들은 등방성 에칭에 의해 형성되는 트랜지스터.
  7. 반도체 디바이스에 있어서,
    1) 공통 반도체 기판;
    2) 2-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
    2-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
    2-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
    2-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
    2-5) 상기 소스 영역 상에 형성된 소스 반도체 층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    2-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    2-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 소스 전극, 및
    2-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 드레인 전극
    을 포함하는, 상기 공통 반도체 기판 상의 n-채널 MISFET; 및
    3) 3-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
    3-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
    3-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
    3-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
    3-5) 상기 소스 영역 상에 형성된 소스 반도체층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    3-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    3-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된 소스 전극, 및
    3-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된 드레인 전극
    을 포함하는, 상기 공통 반도체 기판 상의 p-채널 MISFET
    를 포함하며,
    상기 n-채널 MISFET의 상기 소스 전극과 상기 드레인 전극은 상기 p-채널 MISFET의 상기 소스 전극과 상기 드레인 전극과는 다른 재료로 된 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    1) 공통 반도체 기판;
    2) 2-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
    2-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
    2-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
    2-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
    2-5) 상기 소스 영역 상에 형성된 소스 반도체 층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    2-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    2-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 소스 전극, 및
    2-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목한 부분에 형성된 드레인 전극
    을 포함하는, 상기 공통 반도체 기판 상의 n-채널 MISFET; 및
    3) 3-1) 상기 공통 반도체 기판 상에 형성된 게이트 절연막,
    3-2) 상기 게이트 절연막 상에 형성된 게이트 전극,
    3-3) 상기 게이트 절연막의 하부의 상기 공통 반도체 기판 내에 형성된 채널 영역,
    3-4) 상기 공통 반도체 기판 내에서 소정 간격을 두고 상호 분리되도록 형성된 소스 영역 및 드레인 영역 -상기 소스 영역과 상기 드레인 영역은 상기 소스 영역과 상기 드레인 영역 사이에 상기 채널 영역이 배치되도록 설치됨-,
    3-5) 상기 소스 영역 상에 형성된 소스 반도체층 -상기 소스 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 소스 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    3-6) 상기 드레인 영역 상에 형성된 드레인 반도체 층 -상기 드레인 반도체 층은 그의 상부 부분에서 오목한 부분을 포함하며, 상기 게이트 전극에 면한 상기 드레인 반도체층의 측면과 상기 공통 반도체 기판의 표면 사이에 규정된 각은 예각을 형성함-,
    3-7) 상기 소스 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된 소스 전극, 및
    3-8) 상기 드레인 반도체층의 상기 상부 부분에서 상기 오목 부분에 형성된 드레인 전극
    을 포함하는, 상기 공통 반도체 기판 상의 p-채널 MISFET
    를 포함하며,
    상기 n-채널 MISFET의 상기 게이트 전극은 상기 p-채널 MISFET의 상기 게이트 전극과는 다른 재료로 된 반도체 디바이스.
  9. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 위에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
    상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
    상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층들을 형성하는 단계;
    상기 제1 유전막, 제1 반도체 층 및 제2 반도체 층 위에 제2 유전막을 증착하는 단게;
    상기 제1 반도체 층 및 제2 반도체 층의 상부면이 나타날 때까지 제2 유전막을 제거하는 단계;
    상기 제2 반도체 층의 최소한 일부를 잔류시키면서 상기 제1 반도체 층 및 제2 반도체 층을 제거하는 단계; 및
    상기 제2 반도체 층 상에 금속 또는 실리사이드를 증착하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
  11. 제9항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
  12. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 위에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
    상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
    상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층을 형성하는 단계;
    상기 제2 반도체 층 위에 상기 제2 반도체 층과 조성이 다른 제1 및 제2 도전형의 제3 반도체 층을 형성하는 단계;
    상기 제1 유전막, 제1 반도체 층, 제2 반도체 층 및 제3 반도체 층 위에 또는 그 위에 제2 유전막을 증착하는 단계;
    상기 제1 반도체 층 및 제3 반도체 층의 상부표면이 나타날 때까지 제2 유전막을 제거하는 단계,
    상기 제2 반도체 층의 표면이 나타날 때까지 제1 반도체 층 및 제3 반도체 층을 제거하는 단계; 및
    상기 제2 반도체 층의 상부면 상에 금속 또는 실리사이드를 증착시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  13. 제12항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
  14. 제12항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에,n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
  15. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 위에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
    상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
    상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층을 형성하는 단계;
    상기 제1 유전막, 제1 반도체 층 및 제2 반도체 층 위에 제2 유전막을 증착하는 단계;
    상기 제1 반도체 층 및 제2 반도체 층의 상부면이 나타날 때까지 제2 유전막을 제거하는 단계;
    상기 제2 반도체 층의 최소한 일부를 잔류시키면서 제1 반도체 층 및 제2 반도체 층을 산화시키는 단계;
    상기 제1 반도체 층 및 제2 반도체 층의 산화된 부분을 제거하는 단계; 및
    상기 제2 반도체 층 상에 금속 또는 실리사이드를 증착하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  16. 제15항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
  17. 제15항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
  18. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 위에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 위에 제1 반도체 층을 증착하는 단계;
    상기 제1 유전막 및 제1 반도체 층을 패턴화하는 단계;
    상기 반도체 기판의 주표면 위에 제1 및 제2 도전형의 제2 반도체 층을 형성하는 단계;
    상기 제2 반도체 층 상에 제2 반도체 층과 다른 조성을 갖는 제1 및 제2 도전형의 제3 반도체 층을 형성하는 단계;
    상기 제1 유전막, 제1 반도체 층, 제2 반도체 층 및 제3 반도체 층 위에 제2 유전막을 증착하는 단계;
    상기 제1 반도체 층 및 제3 반도체 층의 상부면이 나타날 때까지 제2 유전막을 제거하는 단계;
    상기 제1 반도체 층 및 제3 반도체 층을 산화시키는 단계;
    상기 제2 반도체 층의 상부면이 나타날 때까지 제1 반도체 층 및 제3 반도체 층을 제거하는 단계; 및
    상기 제2 반도체 층 위에 또는 그 위에 금속 또는 실리사이드를 증착하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  19. 제18항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 탄소를 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
  20. 제18항에 있어서, 상기 제1 및 제2 도전형의 제2 반도체 층을 증착할 때에, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 중의 어느 하나의 전계 효과 트랜지스터 형성 영역은 그 안에 질화물을 함유한 막으로 피복되는 반도체 디바이스 제조 방법.
KR1020010011389A 2000-03-06 2001-03-06 트랜지스터, 반도체 디바이스 및 반도체 디바이스 제조 방법 KR100356259B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-060184 2000-03-06
JP2000060184 2000-03-06

Publications (2)

Publication Number Publication Date
KR20010087342A KR20010087342A (ko) 2001-09-15
KR100356259B1 true KR100356259B1 (ko) 2002-10-12

Family

ID=18580532

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010011389A KR100356259B1 (ko) 2000-03-06 2001-03-06 트랜지스터, 반도체 디바이스 및 반도체 디바이스 제조 방법

Country Status (3)

Country Link
US (2) US6548875B2 (ko)
KR (1) KR100356259B1 (ko)
TW (1) TW497120B (ko)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358233A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US7405112B2 (en) * 2000-08-25 2008-07-29 Advanced Micro Devices, Inc. Low contact resistance CMOS circuits and methods for their fabrication
DE10126860C2 (de) * 2001-06-01 2003-05-28 Siemens Ag Organischer Feldeffekt-Transistor, Verfahren zu seiner Herstellung und Verwendung zum Aufbau integrierter Schaltungen
JP2003124460A (ja) * 2001-10-15 2003-04-25 Atsushi Ogura ゲート酸化膜、素子、ゲート酸化膜形成方法、ゲート酸化膜形成材料
DE10208904B4 (de) * 2002-02-28 2007-03-01 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement
DE10208728B4 (de) * 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
DE10209059B4 (de) * 2002-03-01 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements
DE10214065B4 (de) * 2002-03-28 2006-07-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung
US6974737B2 (en) * 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
JP2003347229A (ja) * 2002-05-31 2003-12-05 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
DE10240106A1 (de) * 2002-08-30 2004-03-11 Infineon Technologies Ag Ausbildung einer elektrischen Verbindung zwischen Strkturen in einem Halbleitersubstrat
KR100907884B1 (ko) * 2002-12-31 2009-07-15 동부일렉트로닉스 주식회사 반도체 포토 다이오드 및 이의 제조 방법
US20060125061A1 (en) * 2003-01-09 2006-06-15 Wolfgang Clemens Board or substrate for an organic electronic device and use thereof
KR100499159B1 (ko) * 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
US20040175893A1 (en) * 2003-03-07 2004-09-09 Applied Materials, Inc. Apparatuses and methods for forming a substantially facet-free epitaxial film
DE50304800D1 (de) * 2003-03-07 2006-10-05 Fraunhofer Ges Forschung Ionensensitiver feldeffekttransistor und verfahren zum herstellen eines ionensensitiven feldeffekttransistors
DE10338277A1 (de) * 2003-08-20 2005-03-17 Siemens Ag Organischer Kondensator mit spannungsgesteuerter Kapazität
DE10339036A1 (de) 2003-08-25 2005-03-31 Siemens Ag Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu
DE10340643B4 (de) * 2003-09-03 2009-04-16 Polyic Gmbh & Co. Kg Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht
DE10340644B4 (de) * 2003-09-03 2010-10-07 Polyic Gmbh & Co. Kg Mechanische Steuerelemente für organische Polymerelektronik
JP2005085949A (ja) * 2003-09-08 2005-03-31 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法
WO2005029583A2 (en) * 2003-09-19 2005-03-31 Spinnaker Semiconductor, Inc. Schottky barrier integrated circuit
GB2422488B (en) * 2003-10-31 2008-02-13 Advanced Micro Devices Inc An advanced technique for forming transistors having raised drain and source regions with different height
DE10351008B4 (de) * 2003-10-31 2008-07-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement
JP4473710B2 (ja) * 2003-12-05 2010-06-02 株式会社東芝 半導体装置
DE102004002024A1 (de) * 2004-01-14 2005-08-11 Siemens Ag Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung
US6936518B2 (en) * 2004-01-21 2005-08-30 Intel Corporation Creating shallow junction transistors
JP2005209782A (ja) * 2004-01-21 2005-08-04 Toshiba Corp 半導体装置
DE102004040831A1 (de) * 2004-08-23 2006-03-09 Polyic Gmbh & Co. Kg Funketikettfähige Umverpackung
DE102004059465A1 (de) * 2004-12-10 2006-06-14 Polyic Gmbh & Co. Kg Erkennungssystem
DE102004059464A1 (de) * 2004-12-10 2006-06-29 Polyic Gmbh & Co. Kg Elektronikbauteil mit Modulator
DE102004059467A1 (de) * 2004-12-10 2006-07-20 Polyic Gmbh & Co. Kg Gatter aus organischen Feldeffekttransistoren
KR100882930B1 (ko) * 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
DE102004063435A1 (de) 2004-12-23 2006-07-27 Polyic Gmbh & Co. Kg Organischer Gleichrichter
DE102005009820A1 (de) * 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe mit organischen Logik-Schaltelementen
DE102005009819A1 (de) 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe
WO2006105052A1 (en) * 2005-03-31 2006-10-05 Spinnaker Semiconductor, Inc Schottky barrier mosfet device and circuit
DE102005017655B4 (de) * 2005-04-15 2008-12-11 Polyic Gmbh & Co. Kg Mehrschichtiger Verbundkörper mit elektronischer Funktion
US20060252191A1 (en) * 2005-05-03 2006-11-09 Advanced Micro Devices, Inc. Methodology for deposition of doped SEG for raised source/drain regions
DE102005031448A1 (de) 2005-07-04 2007-01-11 Polyic Gmbh & Co. Kg Aktivierbare optische Schicht
DE102005035589A1 (de) 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Verfahren zur Herstellung eines elektronischen Bauelements
DE102005035590A1 (de) * 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Elektronisches Bauelement
DE102005042166A1 (de) * 2005-09-06 2007-03-15 Polyic Gmbh & Co.Kg Organisches Bauelement und ein solches umfassende elektrische Schaltung
DE102005044306A1 (de) * 2005-09-16 2007-03-22 Polyic Gmbh & Co. Kg Elektronische Schaltung und Verfahren zur Herstellung einer solchen
US8900980B2 (en) * 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
KR100656122B1 (ko) * 2006-01-23 2006-12-13 김택종 수상부유물 분쇄장치
US20080122010A1 (en) * 2006-11-02 2008-05-29 International Business Machines Corporation Transistor having source/drain region only under sidewall spacer except for contacts and method
US7800182B2 (en) * 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
FR2915023B1 (fr) * 2007-04-13 2009-07-17 St Microelectronics Crolles 2 Realisation de contacts auto-positionnes par epitaxie
US7718513B2 (en) * 2007-04-13 2010-05-18 International Business Machines Corporation Forming silicided gate and contacts from polysilicon germanium and structure formed
US7595247B2 (en) * 2007-05-25 2009-09-29 International Business Machines Corporation Halo-first ultra-thin SOI FET for superior short channel control
US7981749B2 (en) * 2007-08-20 2011-07-19 GlobalFoundries, Inc. MOS structures that exhibit lower contact resistance and methods for fabricating the same
JP2009093758A (ja) * 2007-10-10 2009-04-30 Shin Etsu Chem Co Ltd 磁気記録媒体用シリコン基板の製造方法および磁気記録媒体
EP2232537B1 (de) * 2008-01-17 2014-08-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Elektrische kontaktierung von halbleiter-bauelementen mit geringem kontaktwiderstand
US8293631B2 (en) * 2008-03-13 2012-10-23 International Business Machines Corporation Semiconductor devices having tensile and/or compressive stress and methods of manufacturing
US20090315120A1 (en) * 2008-06-24 2009-12-24 Lucian Shifren Raised facet- and non-facet 3d source/drain contacts in mosfets
US8524588B2 (en) * 2008-08-18 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N work function and P work function in a high-k/metal gate process
US7768074B2 (en) * 2008-12-31 2010-08-03 Intel Corporation Dual salicide integration for salicide through trench contacts and structures formed thereby
KR101576529B1 (ko) * 2010-02-12 2015-12-11 삼성전자주식회사 습식 식각을 이용한 실리콘 파셋트를 갖는 반도체 장치 및 제조방법
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8236637B2 (en) * 2010-09-29 2012-08-07 International Business Machines Corporation Planar silicide semiconductor structure
US8420491B2 (en) * 2010-11-09 2013-04-16 International Business Machines Corporation Structure and method for replacement metal gate field effect transistors
US8778767B2 (en) 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US8349674B2 (en) * 2011-03-28 2013-01-08 International Business Machines Corporation Forming borderless contact for transistors in a replacement metal gate process
US20120261772A1 (en) * 2011-04-15 2012-10-18 Haizhou Yin Semiconductor Device and Method for Manufacturing the Same
CN102738234B (zh) * 2011-04-15 2016-09-07 中国科学院微电子研究所 半导体器件及其制造方法
US20130032876A1 (en) * 2011-08-01 2013-02-07 International Business Machines Corporation Replacement Gate ETSOI with Sharp Junction
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
US8975672B2 (en) 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
US8853862B2 (en) * 2011-12-20 2014-10-07 International Business Machines Corporation Contact structures for semiconductor transistors
US20130292766A1 (en) 2012-05-03 2013-11-07 International Business Machines Corporation Semiconductor substrate with transistors having different threshold voltages
US9012999B2 (en) * 2012-08-21 2015-04-21 Stmicroelectronics, Inc. Semiconductor device with an inclined source/drain and associated methods
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US8853039B2 (en) 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
TWI513993B (zh) 2013-03-26 2015-12-21 Ind Tech Res Inst 三軸磁場感測器、製作磁場感測結構的方法與磁場感測電路
US9583351B2 (en) * 2013-11-19 2017-02-28 Globalfoundries Inc. Inverted contact
US10170332B2 (en) * 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
US9190272B1 (en) * 2014-07-15 2015-11-17 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10163979B2 (en) 2014-09-11 2018-12-25 Globalfoundries Singapore Pte. Ltd. Selector-resistive random access memory cell
GB2556313B (en) * 2016-02-10 2020-12-23 Flexenable Ltd Semiconductor patterning
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
DE112017005855T5 (de) 2016-11-18 2019-08-01 Acorn Technologies, Inc. Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10079261B1 (en) * 2017-08-17 2018-09-18 Omnivision Technologies, Inc. Raised electrode to reduce dark current
US11004958B2 (en) 2018-10-31 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN109686663A (zh) * 2018-12-27 2019-04-26 上海华力微电子有限公司 一种半导体结构及其制造方法
CN114335152B (zh) * 2022-03-02 2022-05-24 江苏游隼微电子有限公司 一种碳化硅功率半导体器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57204148A (en) * 1981-06-10 1982-12-14 Toshiba Corp Manufacture of semiconductor device
JP3391418B2 (ja) * 1994-04-28 2003-03-31 富士通株式会社 半導体装置及びその製造方法
JP2894283B2 (ja) * 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
US6124189A (en) * 1997-03-14 2000-09-26 Kabushiki Kaisha Toshiba Metallization structure and method for a semiconductor device
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
JPH11186546A (ja) 1997-12-22 1999-07-09 Toshiba Corp 半導体装置及びその製造方法
US6252272B1 (en) * 1998-03-16 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device, and method of fabricating the same
US6225168B1 (en) * 1998-06-04 2001-05-01 Advanced Micro Devices, Inc. Semiconductor device having metal gate electrode and titanium or tantalum nitride gate dielectric barrier layer and process of fabrication thereof
US6211026B1 (en) * 1998-12-01 2001-04-03 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors

Also Published As

Publication number Publication date
US20030148563A1 (en) 2003-08-07
US6746909B2 (en) 2004-06-08
US20020008261A1 (en) 2002-01-24
KR20010087342A (ko) 2001-09-15
TW497120B (en) 2002-08-01
US6548875B2 (en) 2003-04-15

Similar Documents

Publication Publication Date Title
KR100356259B1 (ko) 트랜지스터, 반도체 디바이스 및 반도체 디바이스 제조 방법
US11004976B2 (en) Semiconductor device including MOS transistor having silicided source/drain region and method of fabricating the same
US5817562A (en) Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
US6274419B1 (en) Trench isolation of field effect transistors
US5723893A (en) Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors
US6872627B2 (en) Selective formation of metal gate for dual gate oxide application
US10446435B2 (en) Local trap-rich isolation
US6593618B2 (en) MIS semiconductor device having an elevated source/drain structure
US20020027255A1 (en) Semiconductor device and method for producing the same
US20240222427A1 (en) Semiconductor device isolation features
JP5011921B2 (ja) 半導体集積回路装置及びその製造方法
US6882017B2 (en) Field effect transistors and integrated circuitry
JPH1174526A (ja) 半導体装置及びその製造方法
JP3777306B2 (ja) 半導体装置の製造方法
US6627504B1 (en) Stacked double sidewall spacer oxide over nitride
JP2003318176A (ja) シリコン酸化窒化膜の形成方法ならびに半導体装置およびその製造方法
US20220231023A1 (en) Finfet device and method
JP2009212364A (ja) 半導体装置およびその製造方法
JPH07307465A (ja) 半導体装置及びその製造方法
KR100529451B1 (ko) 반도체 소자 및 그 제조 방법
TW202238837A (zh) 半導體裝置的製造方法
KR20040009792A (ko) 모스 트랜지스터 제조 방법
KR20040028244A (ko) 반도체소자의 제조방법
KR20030050358A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090827

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee