CN102738234B - 半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件，包括栅堆叠、源区、漏区、接触塞和层间介质，所述栅堆叠形成于衬底上，所述源区和所述漏区位于所述栅堆叠两侧且嵌于所述衬底中，所述接触塞嵌于所述层间介质中，其中，所述接触塞包括第一部，所述接触塞以所述第一部接于所述源区和/或所述漏区上，所述第一部的上表面与所述栅堆叠的上表面齐平，且所述第一部的侧壁与其底壁的夹角小于90°。还提供了一种半导体器件的制造方法。既可使该第一部与源区和/或漏区的接触面积增大，利于减小接触电阻；也可使该第一部的顶部与栅堆叠的顶部之间的距离增大，利于降低该第一部与栅堆叠之间短路的可能性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
包括源区和漏区的半导体器件（比如晶体管）是集成电路中的常用元件。而在半导体器件的源区和漏区与电路中的其他部件之间实现所需电连接的接触结构，是电路中的重要组成部分之一。
图1示出了现有的接触结构的实例。如图1所示，接触结构130形成在包括栅极、源区和漏区的半导体器件的源区和漏区上。该接触结构的顶部131大于其底部133。
然而，这样的接触结构具有以下问题。由于该接触结构的底部较小，所以该接触结构与源区和漏区的接触面积较小，随着半导体器件尺寸的逐渐缩小，其对接触电阻的影响逐渐增大。此外，这种接触结构的顶部与半导体器件的栅极顶部之间的距离较小，这增大了接触结构与栅极之间短路的可能性。
发明内容
本发明的其中一个目的是克服以上缺点中的至少一个，并提供一种改进的半导体器件及其制造方法。
根据本发明的一个方面，提供了一种半导体器件，包括栅堆叠、源区、漏区、接触塞和层间介质，所述栅堆叠形成于衬底上，所述源区和所述漏区位于所述栅堆叠两侧且嵌于所述衬底中，所述接触塞嵌于所述层间介质中，其中，所述接触塞包括第一部，所述接触塞以所述第一部接于所述源区和/或所述漏区上，所述第一部的上表面与所述栅堆叠的上表面齐平，且所述第一部的侧壁与其底壁的夹角小于90°。
所述第一部的侧壁与其底壁的夹角小于90°，可使所述第一部的顶部小于其底部。换言之，包含该第一部的半导体器件与其他同尺寸的半导体器件相比，该第一部的顶部面积较小而底部面积较大。因此，既可使该第一部与源区和/或漏区的接触面积增大，利于减小接触电阻；也可使该第一部的顶部与栅堆叠的顶部之间的距离增大，利于降低该第一部与栅堆叠之间短路的可能性。
根据本发明的再一方面，提供了一种半导体器件的制造方法，包括：
在（100）衬底上形成栅堆叠基体，并在所述栅堆叠基体两侧形成源区和漏区；
在所述源区和/或所述漏区上以晶面外延工艺形成外延层，以使所述外延层的侧壁与其底壁的夹角小于90°；
形成平坦化的层间介质，以暴露所述外延层；
至少去除部分高度的所述外延层，以形成接触孔；
以导电材料填充所述接触孔。
通过先在形成于（100）衬底上的源区和/或漏区上以晶面外延工艺形成外延层，以使所述外延层的侧壁与其底壁的夹角小于90°，再在至少去除部分高度的所述外延层后形成接触孔，再以导电材料填充所述接触孔，进而可形成第一部，且使所述第一部的侧壁与其底壁的夹角小于90°，即，使所述第一部的顶部小于其底部。换言之，包含该第一部的半导体器件与其他同尺寸的半导体器件相比，该第一部的顶部面积较小而底部面积较大。因此，既可使该第一部与源区和/或漏区的接触面积增大，利于减小接触电阻；也可使该第一部的顶部与栅堆叠的顶部之间的距离增大，利于降低该第一部与栅堆叠之间短路的可能性。
附图说明
本发明的这些和其它目的、特征和优点将会从结合附图对于本发明示例性实施例的以下详细描述中变得更为清楚明了。在附图中：
图1 示出了现有的接触结构的横截面示意图。
图2示出了根据本发明示例性实施例的半导体器件的横截面示意图。
图3A示出了根据本发明的示例性实施例制造半导体器件的第一步骤，通过该步骤形成了外延层。
图3B示出了根据本发明的示例性实施例制造半导体器件的第二步骤，在该步骤中形成了层间介质。
图3C示出了根据本发明的示例性实施例制造半导体器件的第三步骤，通过该步骤形成了平坦化的层间介质。
图3D示出了根据本发明的示例性实施例制造半导体器件的第四步骤，在该步骤中形成了接触孔。
图3E示出了根据本发明的示例性实施例制造半导体器件的可选的第五步骤，通过该步骤形成了接触层。
图3F示出了根据本发明的示例性实施例制造半导体器件的第六步骤，在该步骤中利用导电材料填充了接触孔。
图3G示出了根据本发明的示例性实施例制造半导体器件的可选的第七步骤，在该步骤中形成了平坦化的第一部。
具体实施方式
以下将结合附图详细描述本发明的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。
首先，参照图2详细描述根据本发明示例性实施例的半导体器件。
如图2所示，根据本发明示例性实施例的接触塞230的第一部280形成在半导体器件的源区241和/或漏区242上。尽管图2示出了第一部280形成在半导体器件的源区241和漏区242这两者上，但正如本领域技术人员所知，也可以根据需要，使第一部280仅形成在源区241和漏区242之一上。
作为示例，所述第一部280材料可以为第一金属材料（即为金属层）。所述第一金属材料可以包括但不限于从以下材料构成的组中选取的材料或材料组合：W、Al、TiAl、Cu。可选地，所述第一部280的外部可以设置有衬层（即为阻挡层，未示出）。在一个示例中，该衬层由第二金属材料形成。所述第二金属材料可以包括但不限于从以下材料构成的组中选取的材料或材料组合：Ti、TiN、Ta、TaN或Ru。
第一部280的顶部面积小于其底部面积。由于第一部280的底部面积较大，因此利于减小第一部280与半导体器件的源区241和漏区242之间的接触电阻。在图2 所示的示例性实施例中，所述第一部280的上表面与栅堆叠210的上表面齐平（本文件中，术语“齐平”意指二者的高度差在工艺允许的误差范围内），且所述第一部280的侧壁与其底壁的夹角小于90°。特别地，所述第一部280的侧壁与其底壁的夹角范围可为50°～60°。
如图2所示，根据本发明示例性实施例的半导体器件200包括：衬底201；形成在衬底201上的栅堆叠210；分别位于栅堆叠210两侧的衬底中的源区241和漏区242；形成在源区241和漏区242中的至少一个上的接触塞230的第一部280；以及，嵌有所述接触塞230的层间介质260。
衬底201可以为硅或锗，还可以为绝缘体上硅（SOI）或绝缘体上硅锗，也可以是形成于半导体衬底上的任意半导体材料，如SiC等，甚至可以是III-V族化合物半导体（如GaAs、InP等）或II-VI族化合物半导体（如ZnSe、ZnS）等。
栅堆叠210可以包括栅极电介质211和位于栅极电介质211上的栅电极212。在本实施例中，栅堆叠210还包括侧墙隔离层220（spacer，所述侧墙隔离层可为单层或多层结构，所述侧墙隔离层为多层结构时，相邻层之间的材料可不同，在其他实施例中，也可以不包括侧墙隔离层），其设置在栅极电介质211和栅电极212的侧壁上。作为示例，栅极电介质211可以由氧化硅、氮氧化硅或高k电介质材料（如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合）形成，栅电极212可以由导电材料（如金属或掺杂的半导体材料，掺杂的半导体材料例如为掺杂的多晶硅）形成。
源区241和漏区242可经由离子注入工艺（向衬底201中注入掺杂粒子）或者先在栅堆叠210两侧形成沟槽再在暴露的衬底201上外延生长半导体材料后形成，不再赘述。层间介质260材料可为掺杂或未掺杂的氧化硅玻璃，如SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG（磷硅玻璃）或BPSG（硼磷硅玻璃）中的一种或其组合。
所述第一部280的侧壁与其底壁的夹角小于90°，可使所述第一部280的顶部小于其底部。换言之，包含该第一部280的半导体器件与其他同尺寸的半导体器件相比，该第一部280的顶部面积较小而底部面积较大。因此，既可使该第一部280与源区241和/或漏区242的接触面积增大，利于减小接触电阻；也可使该第一部280的顶部与栅堆叠210的顶部之间的距离增大，利于降低该第一部280与栅堆叠210之间短路的可能性。
下面，参照图3A至3G详细描述根据本发明示例性实施例的制造半导体器件的方法。
图3A示出了根据本发明的示例性实施例制造半导体器件的方法的第一步骤。通过该步骤，形成了外延层。更具体而言，如图3A所示，在（100）衬底上形成栅堆叠基体，并在所述栅堆叠基体两侧形成源区241和漏区242，再在所述源区和所述漏区上以晶面外延工艺（faceted epitaxial growth）形成外延层250，以使所述外延层250的侧壁与其底壁的夹角小于90°。
本实施例中，所述外延层250的高度小于所述栅堆叠基体的高度；所述栅堆叠基体的各组成部分与前述栅堆叠210相同，只是高度上有所不同，经历后续平坦化以暴露所述外延层250的操作以及可选的替代栅工艺后，所述栅堆叠基体变为所述栅堆叠210。
晶面外延工艺意指在衬底上外延生长半导体材料时，此半导体材料在不同方向上的生长速率不同，以衬底材料为（100）硅为例，在其上外延生长半导体材料时，此半导体材料在（100）上生长速率较快，而在（111）上生长速率较慢，进而会使如图3所示的结构中的外延层自然具有倒锥状结构。
作为示例，所述衬底为硅时，所述外延层250材料为SiGe、Ge、SiC、掺杂或未掺杂的单晶硅或多晶硅中的一种或其组合。外延层250可以为单层或多层（此时，相邻的两层材料不同）。
图3B示出了根据本发明的示例性实施例制造半导体器件的方法的第二步骤。在该步骤中，形成了层间介质260。更具体而言，形成的层间介质260覆盖外延层250和所述栅堆叠基体。
图3C示出了根据本发明的示例性实施例制造半导体器件的方法的第三步骤。通过该步骤，形成了平坦化的层间介质260。更具体而言，平坦化层间介质260后，暴露所述外延层250。作为示例，可以利用化学机械抛光（CMP）工艺来平坦化层间介质260。
图3D示出了根据本发明的示例性实施例制造半导体器件的方法的第四步骤。在该步骤中，形成了接触孔。更具体而言，至少去除部分高度的所述外延层250，以形成接触孔251。图3D示出了外延层250被部分地去除的情形。在其他实施例中，外延层250也可以被完全去除。本领域技术人员可以根据工艺需要灵活选择。在一个示例中，至少去除部分高度的外延层是通过选择性刻蚀进行的，如所述外延层包括第一层（如Si）和第二层（如SiGe）且所述第二层形成于所述第一层上时，至少去除部分高度的所述外延层的步骤为去除所述第二层。
图3E示出了根据本发明的示例性实施例制造半导体器件的方法的可选的第五步骤，通过该步骤形成了接触层270。作为示例，可以通过如下步骤来形成接触层270：首先，形成金属材料以覆盖接触孔251的底壁和侧壁，该金属材料例如可以是含Ni、Co或Ti的金属材料；然后，进行退火工艺以形成接触层270（如金属硅化物，例如NiSi、CoSi或TiSi）；最后，去除未反应的金属材料。
图3F示出了根据本发明的示例性实施例制造半导体器件的方法的第六步骤。在该步骤中，利用导电材料填充接触孔251从而形成接触塞230的第一部280。其中，该第一部280的顶部面积小于其底部面积。以导电材料填充所述接触孔的步骤包括：首先，形成阻挡层，所述阻挡层覆盖所述接触孔的侧壁和底壁，所述阻挡层材料为Ta、TaN、Ti、TiN或Ru中的一种或其组合；然后，形成金属层，所述金属层形成于所述阻挡层上，所述金属层材料为W、Al、Cu、TiAl中的一种或其组合。
图3G示出了根据本发明的示例性实施例制造半导体器件的方法的可选的第七步骤。在该步骤中，平坦化所述第一部280。作为示例，可以利用化学机械抛光（CMP）工艺来平坦化所述第一部280。
通过先在形成于（100）衬底上的源区和/或漏区上以晶面外延工艺形成外延层，以使所述外延层的侧壁与其底壁的夹角小于90°，再在至少去除部分高度的所述外延层后形成接触孔，再以导电材料填充所述接触孔，进而可形成第一部，且使所述第一部的侧壁与其底壁的夹角小于90°，即，使所述第一部的顶部小于其底部。换言之，包含该第一部的半导体器件与其他同尺寸的半导体器件相比，该第一部的顶部面积较小而底部面积较大。因此，既可使该第一部与源区和/或漏区的接触面积增大，利于减小接触电阻；也可使该第一部的顶部与栅堆叠的顶部之间的距离增大，利于降低该第一部与栅堆叠之间短路的可能性。
尽管已经参照附图详细地描述了本发明的示例性实施例，但是这样的描述应当被认为是说明性或示例性的，而不是限制性的；本发明并不限于所公开的实施例。上面以及权利要求中描述的不同实施例也可以加以组合。本领域技术人员在实施要求保护的本发明时，根据对于附图、说明书以及权利要求的研究，能够理解并实施所公开的实施例的其他变型，这些变型也落入本发明的保护范围内。
在权利要求中，词语“包括”并不排除其他部件或步骤的存在并且“一”或“一个”并不排除复数。在相互不同的从属权利要求中陈述了若干技术手段的事实并不意味着这些技术手段的组合不能有利地加以利用。
Claims (10)
1.一种半导体器件，包括栅堆叠、源区、漏区、接触塞和层间介质，所述栅堆叠形成于（100）衬底上，所述源区和所述漏区位于所述栅堆叠两侧且嵌于所述衬底中，所述接触塞嵌于所述层间介质中，其特征在于，所述接触塞包括第一部，所述接触塞以所述第一部接于所述源区和/或所述漏区上，所述第一部的上表面与所述栅堆叠的上表面齐平，所述第一部的侧壁与其底壁的夹角小于90°，并且所述第一部的顶部小于其底部。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一部的侧壁与其底壁的夹角范围为50°～60°。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一部包括：
阻挡层，所述阻挡层接于所述源区和/或所述漏区以及所述层间介质，所述阻挡层材料为Ta、TaN、Ti、TiN或Ru中的一种或其组合；
金属层，所述金属层夹于所述阻挡层之中，所述金属层材料为W、Al、Cu、TiAl中的一种或其组合。
4.一种半导体器件的制造方法，包括：
在（100）衬底上形成栅堆叠基体，并在所述栅堆叠基体两侧形成源区和漏区；
在所述源区和/或所述漏区上以晶面外延工艺形成外延层，以使所述外延层的侧壁与其底壁的夹角小于90°；
形成平坦化的层间介质，以暴露所述外延层；
至少去除部分高度的所述外延层，以形成接触孔；
以导电材料填充所述接触孔，从而形成接触塞，所述接触塞包括第一部，所述接触塞以所述第一部接于所述源区和/或所述漏区上，所述第一部的上表面与栅堆叠的上表面齐平，所述第一部的侧壁与其底壁的夹角小于90°，并且所述第一部的顶部小于其底部。
5.根据权利要求4所述的方法，其特征在于，所述外延层的高度小于所述栅堆叠基体的高度。
6.根据权利要求4所述的方法，其特征在于，所述衬底为硅时，所述外延层材料为SiGe、Ge、SiC、掺杂或未掺杂的单晶硅或多晶硅中的一种或其组合。
7.根据权利要求6所述的方法，其特征在于，所述外延层包括至少两层，相邻的两层材料不同。
8.根据权利要求7所述的方法，其特征在于，所述外延层包括第一层和第二层且所述第二层形成于所述第一层上时，至少去除部分高度的所述外延层的步骤为去除所述第二层。
9.根据权利要求4所述的方法，其特征在于，在形成接触孔和填充所述接触孔的步骤之间，还包括：在所述接触孔暴露的所述外延层或所述衬底上形成接触层。
10.根据权利要求4所述的方法，其特征在于，以导电材料填充所述接触孔的步骤包括：
形成阻挡层，所述阻挡层覆盖所述接触孔的侧壁和底壁，所述阻挡层材料为Ta、TaN、Ti、TiN或Ru中的一种或其组合；
形成金属层，所述金属层形成于所述阻挡层上，所述金属层材料为W、Al、Cu、TiAl中的一种或其组合。
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