KR19990002644A - 반도체 소자의 폴리사이드 게이트 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 폴리사이드 게이트 형성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
폴리사이드 구조를 적용하는 게이트에서 스페이서 산화막의 식각시 게이트의 산화 베리어층(oxidation barrier layer)도 같이 제거되어, 후속 열처리 공정에서 텅스텐 실리사이드층 상부의 금속층이 산화됨으로써 블로우-업(blow-up)이 발생되는 문제점이 발생함.
3. 발명의 해결방법의 요지
실리사이드층을 증착하여 폴리사이드 게이트를 형성한 후, 산화 공정에서 질소 성분을 포함하는 막을 형성시켜 후속 스페이서 식각 공정에서 스탑 에치(stop etch)의 포인트(point) 역할을 할 수 있도록 함.
4. 발명의 중요한 용도
반도체 소자의 폴리사이드 게이트 형성 공정.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 폴리사이드 게이트 형성 방법에 관한 것이다.
실리사이드는 반도체 소자의 고집적화에 따른 속도 개선의 측면에서 종래의 폴리실리콘을 대체하여 사용되고 있다. 특히 실리사이드는 텅스텐(W) 및 타이타늄(Ti) 등의 금속을 사용한다. 그러나 게이트에 적용되기 때문에 다른 층에서보다 열적 안정성이 중요한 문제가 된다. 따라서 텅스텐 실리사이드(WSix)의 실리콘 조성비를 2.6 이상으로 하여 후속 공정의 산화에 대비한다.
일반적으로 도 1(a)에 도시된 바와 같이 실리콘 기판(11)상에 텅스텐 폴리사이드(14) 게이트를 형성한 후 텅스텐 실리사이드층(13)을 산화시켜 제 1 산화막(15)을 형성함으로써 텅스텐 실리사이드층(13)이 후속 열처리 공정에서 산화됨을 방지한다. 그러나 스페이서용 제 2 산화막(16)을 증착한 후 게이트 상부를 식각하여 스페이서를 형성하는 공정에서, 스페이서용 제 2 산화막(16)과 텅스텐 실리사이드층(13)의 산화로 형성된 제 1 산화막(15)이 같은 SiO2결합 형태로 형성되어 스페이서 식각 장치의 제어를 어렵게 한다. 따라서 제 2 산화막(16)을 식각하여 스페이서를 형성하는 과정에서 텅스텐 폴리사이드(14)의 상부에 증착된 제 1 산화막(15)이 같이 제거됨으로써 게이트의 산화 베리어(barrier) 역할을 할 수 없게 된다. 이러한 결과로 후속 열처리 공정에서 텅스텐 실리사이드층(13)의 텅스텐 성분이 산화되어 브로우-업(blow-up) 현상이 발생되어 소자의 제조를 어렵게 한다.
따라서 본 발명은 폴리사이드 구조를 적용하는 게이트 구조에서 실리사이드층을 산화시켜 게이트 산화 보호막을 형성하는 과정에서 질소분위기의 열처리로 실리콘나이트라이드층을 추가로 형성함으로써 스페이서 형성 과정의 제 2 산화막 식각으로부터 폴리사이드 게이트의 제 1 산화막을 보호하여 실리사이드층의 열적 안정성을 향상시키고 공정을 안정화 시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 폴리사이드 게이트 형성 방법은, 실리콘 기판상의 선택된 영역에 폴리사이드 구조의 게이트를 형성하는 단계와, 산화 공정을 통하여 상기 폴리사이드 주위에 제 1 산화막을 형성하고, 질소 분위기에서의 열처리를 실시하여 제 1 산화막 상부에 실리콘나이트라이드층을 형성하는 단계와, 상기 구조위에 제 2 산화막을 형성하고 전면 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 한다.
도 1a 및 도 1b는 종래의 방법에 의한 반도체 소자의 폴리사이드 게이트 형성 방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명에 의한 반도체 소자의 폴리사이드 게이트 형성 방법을 설명하기 위한 단면도.
도면의 주요 부분에 대한 부호 설명
11 및 21 : 실리콘 기판 12 및 22 : 폴리실리콘층
13 및 23 : 텅스텐 실리사이드층 14, 24 : 텅스텐 폴리사이드 구조
15 및 25 : 제 1 산화막 16 및 27 : 제 2 산화막
17 : 텅스텐 실리사이드층의 블로우-업 26 : 실리콘 나이트라이드층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 도 2(b)는 본 발명에 의한 반도체 소자의 폴리사이드 게이트 형성 방법을 설명하기 위한 단면도.이다.
도 2(a)와 같이 실리콘 기판(21)상의 선택된 영역에 폴리실리콘층(22)과 실리사이드층(23)으로 이루어진 폴리사이드(24) 구조의 게이트를 형성하고, 게이트 보호 산화막으로써 종래의 산화 공정을 통하여 폴리사이드(24) 주위에 제 1 산화막(25)을 형성한다. 일반적으로 실리사이드층은 텅스텐 및 타이타늄중 어느 하나를 사용하고, 제 1 산화막(25)은 SiO2의 화합물로 형성된다. 텅스텐 실리사이드를 사용하는 경우, SiO2제 1 산화막(25) 상부에 질소 분위기에서의 열처리를 추가하여, 텅스텐 실리사이드층(23)의 실리콘 및 제 1 산화막 SiO2층(25)의 실리콘과 질소의 반응으로부터 실리콘 나이트라이드층(26)을 형성한다.
도 2(b)는 이와 같은 구조위에 일정 두께의 스페이서용 제 2 산화막(27)을 형성하고, 게이트 상부의 제 1 산화막(25)이 제거되지 않도록 스페이서용 제 2 산화막(27)을 식각하여 스페이서를 형성한 것을 나타낸다. 이 때 식각의 제어는 RGA(residual gas analysis)를 채용한 식각 장비를 이용하여 실리콘, 및 산소 이외에 질소 성분의 피크(peak)가 검출되면 식각 공정을 완료하도록 한다. 즉 제 1 산화막(25) 상부에 형성한 실리콘 나이드라이드층(26)이 스탑 에치 포인트(stop etch point)의 역할을 하도록 스페이서용 제 2 산화막(27)을 식각하여 제 1 산화막(25)의 손실없이 스페이서를 형성한다.
한편 또다른 방법의 하나로 텅스텐 폴리사이드 게이트에서 스페이서용 제 2 산화막(27) 식각 공정의 신뢰성을 향상시키기 위하여 스페이서용 제 2 산화막(27)은 텅스텐 폴리사이드에서 형성된 제 1 산화막(25)과는 다른 실리콘-산소-질소 구조의 화합물로 형성한다. 따라서 텅스텐 폴리사이드층(24) 위의 제 1 산화막(25)은 항상 보존됨으로써, 후속 공정인 소오스(source) 및 드래인(drain) 열공정으로부터 텅스텐 성분의 재산화에 의한 블로우-업 현상을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 텅스텐 폴리사이드 게이트 소자의 중간에 형성된 실리콘 나이트라이드층이 스페이서 형성 식각으로부터 텅스텐 폴리사이드 위의 제 1 산화막을 항상 보호함으로써 텅스텐 실리사이드층의 열적 안정성이 향상되고, 소자의 필요에따라 열 공정의 분위기 및 시간에 대한 마진(margin)이 확대되어 생상성 향상을 기대할 수 있다.
Claims (5)
- 실리콘 기판상의 선택된 영역에 폴리사이드 구조의 게이트를 형성하는 단계와,산화 공정을 통하여 상기 폴리사이드 주위에 제 1 산화막을 형성하고, 질소 분위기에서의 열처리를 실시하여 제 1 산화막 상부에 실리콘나이트라이드층을 형성하는 단계와,상기 구조위에 제 2 산화막을 형성하고 전면 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
- 제 1항에 있어서,상기 제 1 산화막은 SiO2의 화합물로 이루어 진 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
- 제 1항에 있어서,상기 제 2 산화막은 폴리사이드에서 형성된 제 1 산화막과는 다른 실리콘-산소-질소 구조 화합물로 형성되는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
- 제 1항에 있어서,상기 전면 식각공정은 실리콘 및 산소의 피크 인텐시티(peak intensity)에 따라 식각 공정이 제어되는 RGA 시스템을 갖춘 식각 장비를 사용하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
- 제 1항에 있어서,상기 폴리사이드는 텅스텐 및 타이타늄 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
Priority Applications (1)
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Publications (1)
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| KR (1) | KR19990002644A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447256B1 (ko) * | 2002-06-29 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1997
- 1997-06-20 KR KR1019970026315A patent/KR19990002644A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100447256B1 (ko) * | 2002-06-29 | 2004-09-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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