KR100400279B1 - 텅스텐 실리사이드를 갖는 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 텅스텐 실리사이드 제조방법에 관한 것으로, 포리실리콘층 상부에 텅스텐 실리사이드를 형성할때 하부의 게이트 산화막으로 F가 침투되는 것을 해소하기 위하여 폴리실리콘층 상부에 얇은 두께의 산화막을 형성하고, 그상부에 텅스텐층을 증착한다음, 열처리 공정으로 상기 텅스텐층과 하부의 폴리실리콘층을 반응시켜 텅스텐 실리사이드막을 형성하는 기술이다.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 게이트로 사용되는 도전층에 실리사이드막을 형성할때 발생되는 부산물이 저부의 게이트 산화막으로 침투되어 게이트 산화막의 특성이 저하되는 것을 방지하도록 하는 반도체소자 제조방법에 관한 것이다.
일반적으로 반도체소자에는 폴리실리콘층을 도전 배선으로 많이 이용하는데 반도체소자가 고집적화 됨에 따라 폴리실리콘층 도전배선의 선폭이 감소하여 저항이 증대된다. 이와같이 저항이 증대되는 것을 해소하기 위하여 금속 실리사이드를 폴리실리콘층 상부면에 형성하는 방법이 대두되었다.
특별히 반도체소자의 게이트를 폴리실리콘층와 텅스텐 실리사이드가 적층되는 구조인 폴리사이드를 널리 이용하고 있다.
상기와 같이 폴리사이드의 구성방법은 반도체기판 상부에 게이트 산화막을 형성하고, 그상부에 폴리실리콘층과 텅스텐층을 각각 증착한 다음, 열처리 공정으로 텅스텐 실리사이드(WSi2) 를 형성한다.
텅스텐 실리사이드 형성방법은 다음 (1)식과 같다.
한편, 텅스텐 실리사이드의 저저항 획득에 비하여 텅스텐 실리사이드를 형성하는 과정에서 F가 하부의 게이트 산화막으로 침투되는 문제가 발생되고, 그로인하여 게이트 산화막의 두께 증가(약 10-20Å)의 원인이 되고 있으며, F와 실리콘의 본딩으로 절연 파괴원인이 되며, 폴리실리콘층의 두께의 1/2 정도를 소모하여 텅스텐 실리사이드가 형성되고, 그결과 게이트전극의 스트레스가 증가되어 도전배선의 신뢰성을 저하시키는 원인이 되고 있다.
따라서, 본 발명은 상기한 문제점을 해소하기 위하여 폴리실리콘층을 증착하고, 폴리실리콘층의 표면에 얇은 산화막을 형성한다음, 그상부에 텅스텐을 성장시킨후 열처리 공정으로 텅스텐 실리사이드를 형성하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체소자 제조방법에 있어서,
반도체기판상부에 게이트 산화막과 폴리실리콘층을 적층하는 단계와,
상기 폴리실리콘층의 표면에 얇은 두께의 산화막을 형성하는 단계와,
상기 산화막의 상부에 텅스텐층을 증착하고, 열처리 공정으로 상기 텅스텐층과 하부의 폴리실리콘층을 반응시켜 텅스텐 실리사이드막을 형성하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제1도 및 제2도는 종래의 기술로 텅스텐 실리사이드로 이루어진 게이트를 제조하는 단계를 도시한 단면도이다.
제1도는 반도체 기판(1) 상부에 게이트 산화막(2)과 폴리실리콘층(3), 텅스텐층(4)을 예정 된 두께로 각각 증착하고, 게이트 패터닝 공정으로 상기 텅스텐층(4), 폴리실리콘층(3), 및 게이트 산화막(2)을 식각한 것을 도시한 단면도이다.
제2도는 열처리 공정을 실시하여 텅스텐층(4)과 하부의 폴리실리콘층(3)이 반응하여 텅스텐 실리사이드막(5)을 형성한 단면도로서, 상기 열처리공정에서 텅스텐층(4)에 포함된 F가 저부에 있는 폴리실리콘층(3)의 그레인 바운다리를 통하여 하부에 게이트 산화막(2)으로 침투된다. 그로인하여 게이트 산화막(2)의 절연특성이 저하된다.
제3도 및 제4도는 본 발명에 의해 텅스텐 실리사이드로 이루어진 게이트를 제조하는 단계를 도시한 단면도이다.
제3도는 반도체 기판(11) 상부에 게이트 산화막(12)을 70-120Å의 두께로 형성하고, 그상부에 폴리실리콘층(13)을 1500-2000Å의 두께로 적층하고, POCl3도핑을 실시하여 상기 폴리실리콘층(13) 내부로 P를 주입한다음, 폴리실리콘층(13)의 표면에 20-40Å 두께의 산화막(14)을 형성시키고, 그 상부에 텅스텐층(15)을 증착한 단면도이다.
제4도는 제3도 공정후 N2분위기와 800-900℃의 온도에서 약 20분동안 열처리 공정으로 상기 텅스텐층(15)과 하부의 폴리실리콘층(13)을 반응시켜 텅스텐 실리사이드막(16)을 형성한 단면도로서, 상기 열처리공정에서 텅스텐층(4)에 포함된 F가 산화막(14)에 의해 저부에 있는 폴리실리콘층(3)으로 침투되는 것이 억제된다.
그결과 F 가 텅스텐층(15)의 밖으로 아웃 디퓨젼(out diffu-sion)이 일어나 고집적 된 반도체소자의 도전배선에서 저 저항을 유지하면서 F에 의한 게이트 산화막의 특성이 저하되는 것을 방지할 수가 있다.
또한, 산화막의 Si분자와 텅스텐과 반응이 일어나 폴리실리콘층(13)이 텅스텐 실리사이드막으로 변하는 두께가 감소하여 폴리실리콘층 배선에 대한 스트레스를 적게 받게 된다.
참고로, 폴리실리콘층(13) 상부에 형성되는 산화막(14)의 두께를 20-40Å으로 조절하는 것이 중요한 인자가 된다. 왜냐하면 산화막(14)의 두께가 40Å이상이되는 경우에 텅스텐층(15)과 하부의 폴리실리콘층(13)이 반응이 제대로 일어나지 않게 되어 텅스텐 실리사이드막의 형성이 어렵고, 산화막(14)의 두께가 20Å이하일경우 F 의 블로킹 역할이 저하된다.
상기한 본 발명 에 의하면 팅스텐 실리사이드를 형성하는 과정에서 하부의 게이트 산화막으로 F가 침투되는 것을 방지할 수가 있으며, 그로인하여 게이트 산화막의 특성을 향상시키고, 게이트 전극의 스트레스가 증가되지 않게 되어 반도체소자의 신뢰성을 향상시킬 수가 있다.
제1도 및 제2도는 종래의 기술로 텅스텐 실리사이드막을 형성할때 하부의 게이트 산화막 까지 F가 침투되는 것을 도시한 단면도.
제3도 및 제4도는 본 발명에 의해 텅스텐 실리사이드막을 형성하는 공정을 도시한 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
1,11 : 반도체 기판 2,12 : 게이트 산화막
3, 13 : 폴리실리콘층 14 : 산화막
4, 15 : 텅스텐층
5, 16 : 텅스텐 실리사이드막
Claims (4)
- 반도체소자 제조방법에 있어서,반도체기판상부에 게이트 산화막과 폴리실리콘층을 적층하는 단계와,상기 폴리실리콘층의 표면에 얇은 두께의 산화막을 형성하는 단계와,상기 산화막의 상부에 텅스텐층을 증착하고, 열처리 공정으로 상기 텅스텐층과 하부의 폴리실리콘층을 반응시켜 텅스텐 실리사이드막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서,상기 산화막은 20-40Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서,상기 산화막은 폴리실리콘층으로 POCl3도핑을 실시한후 성장시키는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서,상기 열처리 공정은 N2분위기와 800-900℃의 온도 조건에서 실시하는 것을특징으로 하는 반도체소자 제조방법.
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