JP4309492B2

JP4309492B2 - 半導体装置の製造方法

Info

Publication number: JP4309492B2
Application number: JP15021098A
Authority: JP
Inventors: 力佐藤; 一郎水島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-05-29
Filing date: 1998-05-29
Publication date: 2009-08-05
Anticipated expiration: 2018-05-29
Also published as: JPH11345871A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係わり、特にシリコン表面の改善方法に特徴がある半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、コンピューターや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。ＬＳＩ単体の性能向上は、素子を微細化して、高集積化することにより実現できる。
【０００３】
一方、従来より、素子分離は局所酸化法の１つであるＬＯＣＯＳ素子分離により行なわれている。この素子分離ではバーズビークと呼ばれる酸化膜の食い込みが素子形成領域に生じ、素子形成領域の実効的な面積が減少する。したがって、ＬＯＣＯＳ素子分離は、高集積化に関しては有効ではない。
【０００４】
そこで、最近では、基板表面に素子分離溝として浅いトレンチを形成し、この浅いトレンチ内を素子分離絶縁膜により充填するというＳＴＩ（Shallow Trench Isolation）が多く用いられるようになってきている。この素子分離は、ＬＯＣＯＳ素子分離の場合とは異なり、バーズビークが生じないので、素子形成領域の減少を防止でき、高集積化に関して有効なものである。
【０００５】
しかしながら、従来のＳＴＩには以下のような問題があった。すなわち、この種のトレンチは反応性イオンエッチング（ＲＩＥ）を用いて形成するため、トレンチ内面に凹凸が生じる。
【０００６】
その結果、例えばＭＯＳトランジスタのチャネルの一部が先にオンするという現象が発生し、トランジスタ特性が劣化するという問題があった。また、トレンチ内を良好な形状の素子分離絶縁膜で埋め込むことが困難になり、これにより素子分離の不良が生じ、信頼性が低下するという問題があった。
【０００７】
一方、微細化に有効なキャパシタの１つとして、トレンチキャパシタが知られている。トレンチキャパシタは、トレンチ側面をキャパシタ面積に利用することにより、必要な容量を確保するというものである。
【０００８】
しかしながら、トレンチキャパシタにおいても反応性イオンエッチング（ＲＩＥ）を用いてトレンチを形成するため、トレンチ内面に凹凸が生じ、そこに電界が集中し、キャパシタ絶縁膜に絶縁破壊が生じ、信頼性が低下するという問題があった。
【０００９】
本発明者らは、このような問題を解決できる方法を既に提案している（特願平９−１７４１）。この方法は、基板表面に形成したトレンチの形状を、減圧下の熱処理により、素子の微細化に好ましい形状に変形できるという新規な事実に基づいたものである。
【００１０】
すなわち、減圧下の熱処理により、トレンチの角部、特にトレンチの底の角部を丸めることができることが分かった。このような形状変化により、素子特性の劣化の防止や、素子分離絶縁膜の埋込み形状の改善や、キャパシタ絶縁膜の電界集中の緩和（絶縁耐圧の向上）を図ることができる。
【００１１】
ところで、この方法を実際に使用する場合、つまり減圧下の熱処理工程の際には、通常、トレンチのシリコン表面以外にも、多結晶シリコンゲート電極等の他のシリコン表面も露出していることが多い。
【００１２】
ここで、多結晶シリコンやアモルファスシリコンのほうが単結晶シリコンよりも表面拡散（マイグレーション）が顕著に起こる。そのため、減圧下の熱処理により、多結晶シリコンゲート電極等の形状が変化して、正常な素子を形成できなくなる可能性があった。
【００１３】
【発明が解決しようとする課題】
上述の如く、本発明者らは、減圧下の熱処理により、ＲＩＥにより形成したトレンチの角部、特にトレンチの底の角部を丸めて、埋込み形状や絶縁耐圧の向上を図るという方法を既に提案している。
【００１４】
しかしながら、減圧下の熱処理工程の際に、トレンチ以外にもシリコン表面も露出している部分が存在すると、その部分の形状が変化し、正常な素子を形成できなくなる可能性があった。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、露出している複数のシリコン領域のうち所望のシリコン領域の表面だけをより滑らかにできる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明（請求項１）に係る半導体装置の製造方法は、表面が露出している第１および第２のシリコン領域を有するシリコン基板を形成する工程であって、前記第１のシリコン領域は前記シリコン基板上に形成された多結晶シリコンゲート電極の表面、前記第２のシリコン領域は前記シリコン基板の表面に形成されたトレンチの表面である前記工程と、減圧下の熱処理による前記第１のシリコン領域の表面でのシリコンの表面拡散が抑制されるように、前記第１のシリコン領域上に炭素からなる保護膜を形成する工程であって、前記第２のシリコン領域上に下地膜を形成する工程と、全面に前記炭素からなる保護膜を形成する工程と、前記下地膜を除去することによって前記第２のシリコン領域上の前記保護膜を除去する工程とからなる、前記保護膜を形成する工程と、前記第１のシリコン領域上に前記保護膜が形成された状態で、減圧下の水素雰囲気中での熱処理によって前記第２のシリコン領域の表面を前記第１のシリコン領域の表面より滑らかにする工程とを有することを特徴とする。
【００１９】
ここで、上記熱処理によって、下地膜を除去するとともに、前記第２のシリコン領域の表面をより滑らかにすることが好ましい（請求項２）。
【００２０】
また、熱処理の温度は８５０℃以上が好ましい。
［作用］
本発明者らの研究によれば、炭素はシリコン膜とほとんど反応せずにシリコン膜の表面に吸着して膜を形成し、しかもこの炭素の吸着により形成された膜は容易に選択的に除去できることが分かった。また、このような炭素の特性は、シリコン膜の結晶状態、つまり単結晶、多結晶、アモルファスに関係ないことが分かった。
【００２１】
したがって、本発明（請求項１〜２）によれば、減圧下の熱処理により、所望のシリコン領域（第２のシリコン領域）の表面だけをより滑らかにでき、しかもその後に不要な保護膜を容易に除去できる。
【００２２】
また、本発明のように第１のシリコン領域として多結晶シリコンゲート電極の表面、第２のシリコン領域としてトレンチの表面を選べば、減圧下の熱処理によりトレンチの表面を滑らかにする際に、多結晶シリコンゲート電極の形状変化を防止できるようになる。
【００２３】
また、トレンチとして素子分離溝を選んだ場合には、トランジスタのチャネルの一部が先にオンするという現象を抑制できたり、素子分離の不良を防止することができる。また、トレンチとしてトレンチキャパシタのトレンチを選んだ場合には、キャパシタ絶縁膜の絶縁耐圧の低下を抑制できる。
【００２４】
また、保護膜を第１のシリコン領域上に選択的に形成するには、本発明のように、まず第２のシリコン領域上に下地膜を形成し、次に全面に保護膜を形成し、そして最後に下地膜を除去することによって第２のシリコン領域上の保護膜を除去すれば良い。
【００２５】
この場合、工程数の削減化を図るために、本発明（請求項２）のように、減圧下の熱処理によって、第２のシリコン領域上の下地膜を除去するとともに、露出した第２のシリコン領域の表面をより滑らかにすることが好ましい。
【００２６】
ここで、下地膜は薄い酸化膜であることが好ましい。その理由は、減圧下の熱処理として、減圧下の高温・水素雰囲気中での熱処理を選べば、薄い酸化膜を容易に除去できるからである。
【００２７】
また、減圧下の熱処理は、本発明のように、水素雰囲気中で行うことが好ましい。その理由は、水素雰囲気中であれば、第２のシリコン領域の酸化が抑制され、第２のシリコン領域の表面をより滑らかにする表面拡散が抑制されないからである。
また、熱処理後の不要な保護膜の除去は、例えば硫酸と過酸化水素との混合溶液を用いることにより容易に行える。
【００２８】
【発明の実施の形態】
図１および図２は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、ＳＴＩにより素子分離されたＭＯＳトランジスタの製造方法について説明する。
【００２９】
まず、図１（ａ）に示すように、単結晶のシリコン基板１上に、ゲート酸化膜となる熱酸化膜２、多結晶シリコンゲート電極となる多結晶シリコン膜３、シリコン窒化膜４、シリコン酸化膜５を順次形成する。
【００３０】
次に図１（ｂ）に示すように、シリコン酸化膜５上にフォトレジストパターン６を形成した後、このフォトレジストパターン６をマスクにして、シリコン酸化膜５、シリコン窒化膜４、多結晶シリコン膜３、熱酸化膜２、シリコン基板１を順次ＲＩＥ法にて順次エッチングすることにより、素子分離溝としての深さ０．４μｍの浅いトレンチ７を形成するとともに、多結晶シリコンゲート電極３、ゲート酸化膜２を形成する。
【００３１】
次に図１（ｃ）に示すように、フォトレジストパターン６を炭化して剥離した後、塩酸とオゾンの混合水溶液を用いて、トレンチ７および多結晶シリコンゲート電極３の表面に薄いシリコン酸化膜８を形成する。
【００３２】
次に図１（ｄ）に示すように、トレンチ７内にポジ型のフォトレジスト９を埋め込む。このようなフォトレジスト９は、例えばトレンチ７内を埋め込む厚さのポジ型のフォトレジスト９を全面に塗布した後、トレンチ７よりも上のフォトレジスト９を感光し、現像により溶解することにより形成できる。
【００３３】
次に図２（ｅ）に示すように、フォトレジスト９をマスクに用い、弗化水素水溶液により、多結晶シリコンゲート電極３の表面に形成されたシリコン酸化膜８を除去する。この後、フォトレジスト９を剥離する。
【００３４】
次に図２（ｆ）に示すように、炭素を含む雰囲気中に基板を晒して、全面に炭素膜１０を形成する。
次に図２（ｇ）に示すように、水素雰囲気中で１０００℃、１０Ｔｏｒｒの熱処理を１分間行って、トレンチ７の表面に形成されたシリコン酸化膜８を除去してその上の炭素膜１０を除去するとともに、トレンチ７の表面を滑らかにし、さらにトレンチ７の底部の角を丸くする。
【００３５】
このように熱処理として、減圧下の高温・水素ガス雰囲気中での熱処理を選べば、薄いシリコン酸化膜８の除去とトレンチ７の形状の改善とを同時に行うことができ、工程数の削減化を図ることができる。
【００３６】
また、水素ガス雰囲気は還元性ガス雰囲気であるため、トレンチ７の表面が再酸化がされることを防止でき、これによりトレンチ７の表面を滑らかにするシリコンの表面拡散が抑制されることを防止できる。
【００３７】
図３に、図２（ｇ）の段階のトレンチ断面の顕微鏡写真を示す。これから、水素雰囲気中での熱処理により、トレンチ７の底部の角を丸めることができることが分かる。
【００３８】
このとき、多結晶シリコンゲート電極３の表面に形成されている炭素膜１０は除去されないので、多結晶シリコンゲート電極３の表面は炭素膜１０により保護される。したがって、多結晶シリコンゲート電極３の形状は初期形状のままで変化しない。
【００３９】
次に図２（ｈ）に示すように、残留している炭素膜１０を硫酸と過酸化水素との混合溶液等により除去した後、トレンチ７内に素子分離絶縁膜１１を埋め込み形成する。
【００４０】
このとき、トレンチ７の表面は滑らかになっており、またトレンチ７の底部の角は丸まっているので、トレンチ７内を良好な形状の素子分離絶縁膜１１で埋め込むことができる。
【００４１】
これによりＭＯＳトランジスタの特性劣化、例えばＭＯＳトランジスタのチャネルの一部が先にオンするという現象の発生を抑制でき、また素子分離の不良による信頼性の低下を防止できる。
【００４２】
最後に、周知の方法に従って図示しないソース拡散層およびドレイン拡散層を形成してＳＴＩにより素子分離されたＭＯＳトランジスタが完成する。
本発明者らは、表面が炭素膜で覆われた多結晶シリコン膜と、表面が炭素膜で覆われていない多結晶シリコン膜の２つの試料を用いて、炭素膜の有無の違いによる多結晶シリコン膜の流動現象について調べてみた。
【００４３】
具体的には、厚さ５０ｎｍのシリコン酸化膜上に厚さ２０ｎｍの多結晶シリコン膜を形成してなる試料を水素雰囲気中でアニール処理し、炭素膜の有無によって、多結晶シリコン膜の表面荒さがアニール温度によってどのように変化するか調べた。多結晶シリコン膜の表面荒さはＡＦＭにより調べた。
【００４４】
図４に、その結果であるアニール温度と多結晶シリコン膜の表面荒さとの関係を示す。図から、表面が炭素膜で覆われていない場合、多結晶シリコン膜の表面荒さは、アニール温度の上昇とともに大きくなることが分かる。その理由は、アニール温度を上げると、表面流動が起こりやすくなり、凝集が起こりやすくなるからであると考えられる。
【００４５】
一方、表面が炭素膜で覆われている場合、アニール温度を変えても表面荒さはほとんど変化しないことが分かる。したがって、炭素膜は多結晶シリコン膜の表面流動を抑制する働きがあることが分かる。
【００４６】
以上、発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではない。例えば、上述の実施形態では、炭素を含むガス雰囲気中に基板を晒すことにより、多結晶シリコン膜の表面に炭素を吸着させて炭素膜を形成したが、炭素を含む溶液中、例えばグリセリン溶液中に基板を浸すことによって炭素からなる膜（有機膜）を形成しても良い。
【００４７】
また、上述した実施形態では、結晶性の異なるシリコン領域の組合わせとして多結晶シリコンゲート電極の表面（多結晶シリコン領域）と素子分離溝のトレンチの表面（単結晶シリコン領域）との場合について説明したが、本発明はトレンチ型メモリセルの多結晶シリコンゲート電極の表面（多結晶シリコン領域）とキャパシタのトレンチの表面（単結晶シリコン領域）との組合わせの場合にも適用できる。
【００４８】
この場合、減圧下の熱処理により、トレンチの角部、特にトレンチの底の角部を丸める工程において、多結晶シリコンゲート電極の形状が変化することを防止できる。すなわち、多結晶シリコンゲート電極の形状劣化を招くことなく、キャパシタ絶縁膜の絶縁耐圧の向上を図ることができる。
【００４９】
また、上述の実施形態では、多結晶シリコン（ゲート電極）および単結晶シリコン（基板）の表面に炭素を吸着させて炭素膜を形成したが、アモルファスシリコンの表面にも炭素を吸着させて炭素膜を形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００５０】
【発明の効果】
以上詳説したように本発明（請求項１〜２）によれば、多結晶シリコンゲート電極の表面を炭素からなる保護膜で覆った状態で減圧下の水素雰囲気中での熱処理を行うことにより、シリコン基板の表面に形成されたトレンチの表面だけを滑らかにでき、しかもその後不要になった保護膜を容易に除去できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す前半の工程断面図
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す後半の工程断面図
【図３】減圧下での熱処理後のトレンチ断面を示す顕微鏡写真
【図４】アニール温度と多結晶シリコン膜の表面荒さとの関係を示す特性図
【符号の説明】
１…シリコン基板
２…ゲート酸化膜
３…多結晶シリコンゲート電極
４…シリコン窒化膜
５…シリコン酸化膜
６…フォトレジストパターン
７…トレンチ
８…シリコン酸化膜
９…フォトレジスト
１０…炭素膜（保護膜）
１１…素子分離絶縁膜

Claims

表面が露出している第１および第２のシリコン領域を有するシリコン基板を形成する工程であって、前記第１のシリコン領域は前記シリコン基板上に形成された多結晶シリコンゲート電極の表面、前記第２のシリコン領域は前記シリコン基板の表面に形成されたトレンチの表面である前記工程と、
減圧下の熱処理による前記第１のシリコン領域の表面でのシリコンの表面拡散が抑制されるように、前記第１のシリコン領域上に炭素からなる保護膜を形成する工程であって、前記第２のシリコン領域上に下地膜を形成する工程と、全面に前記炭素からなる保護膜を形成する工程と、前記下地膜を除去することによって前記第２のシリコン領域上の前記保護膜を除去する工程とからなる、前記保護膜を形成する工程と、
前記第１のシリコン領域上に前記保護膜が形成された状態で、減圧下の水素雰囲気中での熱処理によって前記第２のシリコン領域の表面を前記第１のシリコン領域の表面より滑らかにする工程と
を有することを特徴とする半導体装置の製造方法。
前記熱処理によって、前記下地膜を除去するとともに、前記第２のシリコン領域の表面をより滑らかにすることを特徴とする請求項１に記載の半導体装置の製造方法。