KR100203904B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에서 열산화마스크에 의해 노출된 반도체기판의 표면을 식각하여 홈을 형성하고 열산화시키는 리세스-LOCOS 공정에 관한 것으로서, 소자분리 산화막과 반도체기판과의 경계 부분에 형성되는 골과 각진 모서리 부분을 제거하기 위하여 반도체기판을 식각하되, 소자분리 산화막과 열산화막간의 식각 선택비차가 큰 조건의 오존가스 + 무수HF가스 + 초순수증기의 혼합 케미컬을 이용하여 식각하였으므로, 실리콘 기판과 소자분리 산화막간의 식각 선택비차가 커져 소자분리 산화막의 손실은 거의 일어나지 않고, 경계부분에서의 골이 제거되거나 얕아지고 각진 모서리 부분이 부드러워지므로 게이트 산화막의 절연 특성 저하나 게이트 전극의 패턴닝 불량이 방지되고, 케미컬의 소모량이 감소되며, 케미컬 각각의 농도 조절이 용이하여 식각선택비 조절이 용이하고, 소자분리 산화막의 CD가 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
제1a도 내지 제1f도는 본 발명에 따른 반도체소자의 제조 공정도.
제2도는 본 발명에 따른 혼합 케미컬의 흐름량에 대한 열산화막과 실리콘 기판간의 식각비를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 패드 산화막
14 : 질화막 14 : 감광막 패턴
15 : 스페이서용 질화막 16 : 질화막 스페이서
17 : 폴리머 18 : 홈
19 : 소자분리 산화막
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 소자분리 영역으로 예정된 실리콘 기판의 일부 두께를 제거하고 소자분리 산화막을 형성하는 반도체소자에서 소자분리 산화막과 반도체기판과의 경계부분에 형성된 단차를 감소시켜 게이트 전극의 패턴 불량이나 단선 또는 게이트 산화막의 절연 특성저하를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터 등과 같은 소자들이 형성되는 활성 영역과 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로 하여 실리콘반도체기판을 열산화시키는 통상의 LOCOS 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench) 분리등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자 분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자결함이 발생되는 단점이 있다.
도시되어 있지는 않으나, 종래 기술에 따른 리세스-LOCOS 방법을 이용한 반도체소자의 고자분리 절연막의 제조방법을 살펴보면 다음과 같다.
먼저, 실리콘 재질의 반도체기판의 표면을 열산화시켜 비교적 얇은 두께의 패드산화막을 형성하고, 상기 산화막상에 질화막을 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함)방법으로 형성한다.
그 다음, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분 상의 질화막과 패드 산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 패턴으로 된 열산화 마스크를 형성하고, 상기 열산화 마스크의 측벽에 질화막 스페이스를 형성한 후, 상기 노출되어 있는 반도체기판의 예정된 두께를 이방성 식각 방법으로 제거하여 홈을 형성한다.
그후, 열산화를 실시하는 소자분리 산화막을 형성한 후, 상기 질화막이나 스페이서나 열산화 마스크를 제거한다.
상기와 같은 종래 기술에 따른 리세스 LOCOS 방법은 임계 크기(Critical Dimension; CD)가 적고 열산화 마스크인 질화막이 두꺼울 때 깊은 협곡이 형성되게 되고, 그 부분에서 스페이서 질화막 식각과 Si-리세스 식각후 질화물 폴리머가 잔류하게 되어 후속되는 필드산화막 성장시에 필드산화막이 성장하지 않으며, 소자분리 영역의 폭의 CD가 0.40㎛보다 적은 경우에 치명적으로 소자분리가 이루어지지 않는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 리세스 LOCOS 공정에서 열산화 공정전에 실리콘 반도체기판을 소정 두께 만큼 식각하여 소자분리 산화막과의 단차를 감소시켜 후속 공정시 게이트 산화막의 막질 저하나 소자분리 공정을 용이하게 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조 방법의 특징은, 실리콘 기판상에 패드산화막을 형성하는 공정과, 상기 패드 산화막상에 질화막을 형성하는 공정과, 상기 실리콘 기판에서 소자분리 영역으로 예정되어 있는 부분상의 질화막과 패드 산화막을 제거하여 패드산화막 패턴 및 질화막 패턴을 형성하여 실리콘 기판을 노출시키는 공정과, 상기 패드 산화막 패턴 및 질화막 패턴의 측벽에 질화막 스페이서를 형성하는 공정과, 상기 질화막 패턴의 질화막 스페이서에 의해 노출되어 있는 실리콘 기판을 식각하여 홈을 형성하는 공정과, 상기 노출되어 있는 실리콘 기판을 열산화시켜 소자분리 산화막을 형성하는 공정과, 상기 질화막 스페이서와 질화막 패턴 및 패드 산화막을 제거하는 공정과, 상기 실리콘 기판을 오존가스 + 무스HF가스 + 초순수증기의 혼합케이컬을 이용하여 소정 두께 식각하여 실리콘 기판과 소자분리 산화막과의 경계의 골을 제거하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조 방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제1a도 내지 제1c도는 본 발명에 따른 반도체소자의 소자분리 공정도로서, 리세스-LOCOS 공정의 예이다.
먼저, 실리콘 반도체기판(10)상에 50-200Å 정도 두께의 패드산화막(12)과 1500-2500Å 정도 두께의 질화막(13)을 순차적으로 증착한다.(제1a도 참조).
그 다음, 상기 반도체기판(10)에서 소자분리 영역으로 예정되어 있는 부분 상측의 질화막(14)과 패드산화막(12)을 순차적으로 식각하여 소자분리 영역으로 예정되어 있는 부분을 노출시키는 패드산화막(12) 패턴 및 질화막(13) 패턴을 형성한다.(제1b도 참조).
그후, 상기 구조의 전표면에 100-1000Å 정도 두께의 스페이서용 질화막(도시되지 않음)을 증착한 후, 전면 이방성 식각하여 상기 패드 산화막(12) 패턴 및 질화막(13) 패턴의 측벽에 질화막 스페이서(16)를 형성한다. 이때 상기 질화막 스페이서(16)의 내측에는 폴리머(17)가 흡착되어 있다.(제1c도 참조).
그 다음, 상기 구조의 반도체기판(10) 표면을 200-1000Å 정도 두께를 습식 식각하여 상기 폴리머(17)를 제거한다. 이때 상기 반도체기판(10)의 노출된 부분이 약간의 깊이로 제거되어 홈(18)이 형성된다.(제1d도 참조).
그 후, 상기 노출되어 있는 반도체기판(10)을 열산화시켜 소자분리 산화막(19)을 형성한 후, 질화막 스페이서(16)와 질화막(14) 패턴을 제거한다.(제1e도 참조).
그 다음, 상기 반도체기판(10)과 소자분리 산화막(19)의 경계부분에서 존재하는 단차에 의해 깊은 골이 형성되는데, 이를 제거하기 위하여 우선 패드 산화막(12)을 제거하고, 오존가스 + 무수HF가스 + 초순수증기의 혼합케이컬을 이용하여 실리콘 반도체기판(10)을 50-300Å 정도 두께를 식각함으로써 게이트 형성 부위와 필드산화막 경계의 깊은 골을 얕게 하고 경계부분의 모서리를 부드럽게 한다.
이때 상기의 식각 조건은 게이트 형성 부위의 실리콘 반도체기판(10)에 대한 소자분리 산화막(19)이 식각 선택비를 높이기 위하여 조건은 본 발명자의 실험 결과에 따르면, 제2도의 그래프에서와 같이 오존가스 1 lpm, 무수HF가스 240 sccm, 초순수증기 0-3 lpm을 20초 동안 흘렸을 때 실리콘은 약 500Å 정도 식각되고 열산화막인 소자분리 산화막(19)은 10Å 미만의 두께가 제거된다. 그러나 오존가스를 3 lpm 이상, 무수HF가스를 200 sccm 이상으로 흘릴 경우에는 실리콘의 경우 앞서의 조건과 동일하게 약 500Å 식각된 반면 열산화막의 경우에는 100Å 이상 식각됨으로써 식각선택비가 낮아지는 것으로 나타났다.
따라서, 본 발명의 효과를 얻기 위한 바람직한 예로서는, 오존가스 1-2 lpm, 무수HF가스 100-400 sccm, 초순수증기 1-3 lpm의 조건으로 5-20초 동안 흘려 줄 경우 열산화막은 거의 식각되지 않고 실리콘은 100-500Å 정도 식각된다.
더욱이 오존가스 + 무수HF가스 + 초순수증기 등의 혼합가스상을 이용하는 방법은 기존의 실리콘식각을 위해 사용하는 암모니아수나 질산, 초산, 불산 등의 혼합수용액보다 케미컬의 소비량이 적고, 농도조절이 매우 용이하며 특히, 실리콘과 열산화막의 식각선택비의 조절이 용이하다.(제1f도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 열산화마스크에 의해 노출된 반도체기판의 표면을 식각하여 홈을 형성하고 열산화시키는 리세스-LOCOS 공정에서 소자분리 산화막과 반도체기판과의 경계부분에 형성되는 골과 각진 모서리부분을 제거하기 위하여 반도체기판을 식각하되 소자분리 산화막과 열산화막간의 식각 선택비차가 큰 조건의 오존가스 + 무수HF가스 + 초순수증기의 혼합 케미컬을 이용하여 식각하였으므로, 실리콘 기판과 소자분리 산화막간의 식각 선택비차가 커져 소자분리 산화막의 손실을 거의 일어나지 않고 경계부분에서 골이 제거되거나 얕아지고 각진 모서리 부분이 부드러워지므로 게이트 산화막의 절연 특성 저하나 게이트 전극의 패턴닝 불량이 방지되고, 케미컬의 소모량이 감소되며, 케미컬 각각의 농도 조절이 용이하여 식각선택비 조절이 용이하고, 소자분리 산화막의 CD가 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 실리콘 기판상에 패드산화막을 형성하는 공정과. 상기 패드 산화막상에 질화막을 형성하는 공정과, 상기 실리콘 기판에서 소자분리 영역으로 예정되어 있는 부분상의 질화막과 패드산화막을 제거하여 패드산화막 패턴 및 질화막 패턴을 형성하여 실리콘 기판을 노출시키는 공정과, 상기 패드 산화막 패턴 및 질화막 패턴의 측벽에 질화막 스페이서를 형성하는 공간과, 상기 질화막 패턴의 질화막 스페이서에 의해 노출되어 있는 실리콘 기판을 식각하여 홈을 형성하는 공정과, 상기 노출되어 있는 실리콘 기판을 열산화시켜 소자분리 산화막을 형성하는 공정과, 상기 질화막 스페이서와 질화막 패턴 및 패드 산화막을 제거하는 공정과, 상기 실리콘 기판을 오존가스 + 무스HF가스 + 초순수증기의 혼합케이컬을 이용하여 소정 두께 식각하여 실리콘 기판과 소자분리 산화막과의 경계의 골을 제거하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 패드 산화막을 50-200Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 질화막을 1500-2500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 질화막 스페이서를 100-1000Å 두께로 스페이서용 질화막을 전면 증착 및 이방성 식각 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 홈을 200-1000Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 혼합 케미컬에 의해 제거되는 실리콘 기판의 두께가 50-300Å인 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 혼합 케미컬에 의한 식각을 오존가스 0.1-2 lpm, 무수HF가스 100-400 sccm, 초순수증기 1-3 lpm의 조건으로 5-20초 정도 흘려주어 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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