JP2729413B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、積層型半導体装置に関する。
特に、積層型半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置の高密度化、多機能化
を実現するために、回路素子を立体的に積層化した積層
型半導体装置（３次元回路素子）が知られている。この
積層型半導体装置の製造方法としては、デバイスが形成
された２枚の半導体基板を絶縁体を介して互いに貼り合
わせて積層構造を形成する方法が知られている。積層型
半導体装置としては、たとえばパワーＩＣや圧力センサ
などが知られている。そして、このパワーＩＣ，圧力セ
ンサなどの表裏にトランジスタなどのデバイスを作成す
る際、従来赤外線アライメント法が用いられている。
を実現するために、回路素子を立体的に積層化した積層
型半導体装置（３次元回路素子）が知られている。この
積層型半導体装置の製造方法としては、デバイスが形成
された２枚の半導体基板を絶縁体を介して互いに貼り合
わせて積層構造を形成する方法が知られている。積層型
半導体装置としては、たとえばパワーＩＣや圧力センサ
などが知られている。そして、このパワーＩＣ，圧力セ
ンサなどの表裏にトランジスタなどのデバイスを作成す
る際、従来赤外線アライメント法が用いられている。
【０００３】図７は従来の赤外線アライメント法の原理
を説明するための斜視図である。図７を参照して、まず
赤外線アライメント法に用いる装置について説明する。
赤外線アライメント法に用いられる装置は、顕微鏡５５
と、顕微鏡５５に対向して配置された赤外線源５６と、
顕微鏡５５と赤外線源５６とを接続するための接続部５
７とを備えている。そして、顕微鏡５５と赤外線源５６
との間に、相互に位置合わせを行なうべきウェハ５１，
５３を配置する。ウェハ５１の下面にはアライメントマ
ーク５２およびデバイス層（図示せず）が形成されてお
り、ウェハ５３の上面にはアライメントマーク５４およ
びデバイス層（図示せず）が形成されている。
を説明するための斜視図である。図７を参照して、まず
赤外線アライメント法に用いる装置について説明する。
赤外線アライメント法に用いられる装置は、顕微鏡５５
と、顕微鏡５５に対向して配置された赤外線源５６と、
顕微鏡５５と赤外線源５６とを接続するための接続部５
７とを備えている。そして、顕微鏡５５と赤外線源５６
との間に、相互に位置合わせを行なうべきウェハ５１，
５３を配置する。ウェハ５１の下面にはアライメントマ
ーク５２およびデバイス層（図示せず）が形成されてお
り、ウェハ５３の上面にはアライメントマーク５４およ
びデバイス層（図示せず）が形成されている。
【０００４】具体的な位置合わせ方法としては、赤外線
源５６から出た赤外線により、ウェハ５３の上面に形成
されたアライメントマーク５４と、ウェハ５１の下面に
形成されたアライメントマーク５２とのアライメント
（位置合わせ）を行なう。すなわち、ウェハ５１，５３
を通過した赤外線を顕微鏡５５で感知し、ウェハ５１，
５３の位置を設定する。その後、ウェハ５１とウェハ５
３とを貼り合わせる。貼り合わせの詳細については後述
する。
源５６から出た赤外線により、ウェハ５３の上面に形成
されたアライメントマーク５４と、ウェハ５１の下面に
形成されたアライメントマーク５２とのアライメント
（位置合わせ）を行なう。すなわち、ウェハ５１，５３
を通過した赤外線を顕微鏡５５で感知し、ウェハ５１，
５３の位置を設定する。その後、ウェハ５１とウェハ５
３とを貼り合わせる。貼り合わせの詳細については後述
する。
【０００５】図８ないし図１３は、従来の積層型半導体
装置の製造プロセスを説明するための断面図である。次
に、従来の積層型半導体装置の製造プロセスについて説
明する。
装置の製造プロセスを説明するための断面図である。次
に、従来の積層型半導体装置の製造プロセスについて説
明する。
【０００６】まず、図８に示すように、Ｓｉ基板１０１
１上にＳｉＯ2 からなる層間絶縁膜１０１２を形成す
る。層間絶縁膜１０１２上にＰ型ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層１０１３を形成す
る。Ｐ型ＳＯＩ層の所定領域に分離酸化膜１０２を形成
し、位置合わせのためのアライメントマーク１０３を形
成する。このアライメントマーク１０３は、後述するＮ
ＭＯＳＦＥＴ／ＳＯＩを形成する際にマスク合わせのた
めに用いるものである。
１上にＳｉＯ2 からなる層間絶縁膜１０１２を形成す
る。層間絶縁膜１０１２上にＰ型ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層１０１３を形成す
る。Ｐ型ＳＯＩ層の所定領域に分離酸化膜１０２を形成
し、位置合わせのためのアライメントマーク１０３を形
成する。このアライメントマーク１０３は、後述するＮ
ＭＯＳＦＥＴ／ＳＯＩを形成する際にマスク合わせのた
めに用いるものである。
【０００７】次に図９に示すように、Ｐ型ＳＯＩ層１０
１３上にゲート酸化膜を介して多結晶シリコンからなる
ゲート電極配線１０４を形成する。ゲート電極配線１０
４を覆うように絶縁のための酸化シリコン層１０６を形
成する。ゲート電極配線１０４の両側方に酸化シリコン
層１０６を介してＰ型ＳＯＩ層１０１３に接続するよう
に電極配線１０５を形成する。なお、酸化シリコン層１
０６は、アライメントマーク１０３上にも形成されてい
る。このゲート電極配線１０４，電極配線１０５および
酸化シリコン層１０６を形成する際には、前述したアラ
イメントマーク１０３を用いてマスク合わせを行なう。
１３上にゲート酸化膜を介して多結晶シリコンからなる
ゲート電極配線１０４を形成する。ゲート電極配線１０
４を覆うように絶縁のための酸化シリコン層１０６を形
成する。ゲート電極配線１０４の両側方に酸化シリコン
層１０６を介してＰ型ＳＯＩ層１０１３に接続するよう
に電極配線１０５を形成する。なお、酸化シリコン層１
０６は、アライメントマーク１０３上にも形成されてい
る。このゲート電極配線１０４，電極配線１０５および
酸化シリコン層１０６を形成する際には、前述したアラ
イメントマーク１０３を用いてマスク合わせを行なう。
【０００８】次に、図１０に示すように、電極配線１０
５の全面を覆うように、ボロン、リンを多量に含むＢＰ
ＳＧ膜１０７をＣＶＤ法により堆積する。そして、９０
０℃の温度条件下で３０分間酸素を含む雰囲気中でアニ
ールを行ない、ＢＰＳＧ膜１０７を平坦化する。次に、
図１１に示すように、電極配線１０５上のＢＰＳＧ膜１
０７に、１０μｍ角のコンタクト用の穴を開ける。その
コンタクト用の穴の中に、タングステン（Ｗ）１０８を
埋め込む。タングステン１０８は、選択ＣＶＤ法で形成
される。上記のようなプロセスを経て、ウェハ状態で、
１層のＮＭＯＳＦＥＴ／ＳＯＩ（図１２の（Ｂ）参照）
のプロセスが完了する。
５の全面を覆うように、ボロン、リンを多量に含むＢＰ
ＳＧ膜１０７をＣＶＤ法により堆積する。そして、９０
０℃の温度条件下で３０分間酸素を含む雰囲気中でアニ
ールを行ない、ＢＰＳＧ膜１０７を平坦化する。次に、
図１１に示すように、電極配線１０５上のＢＰＳＧ膜１
０７に、１０μｍ角のコンタクト用の穴を開ける。その
コンタクト用の穴の中に、タングステン（Ｗ）１０８を
埋め込む。タングステン１０８は、選択ＣＶＤ法で形成
される。上記のようなプロセスを経て、ウェハ状態で、
１層のＮＭＯＳＦＥＴ／ＳＯＩ（図１２の（Ｂ）参照）
のプロセスが完了する。
【０００９】次に、図１２に示すように、上記図８ない
し図１１に示したと同様のプロセスで今度はＰＭＯＳＦ
ＥＴ／ＳＯＩ（図１２の（Ａ）参照）を形成する。ここ
で、ＰＭＯＳＦＥＴ／ＳＯＩを形成する際には、アライ
メントマーク１０９を用いる。このＰＭＯＳＦＥＴ／Ｓ
ＯＩは、ｎ型ＳＯＩ層１０１４上に形成される。そし
て、ＰＭＯＳＦＥＴ／ＳＯＩ（Ａ）は、ＮＭＯＳＦＥＴ
／ＳＯＩ（Ｂ）と対向させたときに、タングステン１０
８が同じ位置に重なるように形成される。
し図１１に示したと同様のプロセスで今度はＰＭＯＳＦ
ＥＴ／ＳＯＩ（図１２の（Ａ）参照）を形成する。ここ
で、ＰＭＯＳＦＥＴ／ＳＯＩを形成する際には、アライ
メントマーク１０９を用いる。このＰＭＯＳＦＥＴ／Ｓ
ＯＩは、ｎ型ＳＯＩ層１０１４上に形成される。そし
て、ＰＭＯＳＦＥＴ／ＳＯＩ（Ａ）は、ＮＭＯＳＦＥＴ
／ＳＯＩ（Ｂ）と対向させたときに、タングステン１０
８が同じ位置に重なるように形成される。
【００１０】最後に、図１３に示すように、ＰＭＯＳＦ
ＥＴ／ＳＯＩ（Ａ）が形成されたウェハと、ＮＭＯＳＦ
ＥＴ／ＳＯＩ（Ｂ）の形成されたウェハとを貼り合わせ
る。この貼り合わせの際のアライメント（位置合わせ）
に、ウェハを透過可能な波長数μｍの赤外線を用いる。
すなわち、ＰＭＯＳＦＥＴ／ＳＯＩが形成されるウェハ
側に形成されたアライメントマーク１０３と、ＮＭＯＳ
ＦＥＴ／ＳＯＩが形成されるウェハに形成されたアライ
メントマーク１０９とを用いてウェハ同士の位置合わせ
を行なう。
ＥＴ／ＳＯＩ（Ａ）が形成されたウェハと、ＮＭＯＳＦ
ＥＴ／ＳＯＩ（Ｂ）の形成されたウェハとを貼り合わせ
る。この貼り合わせの際のアライメント（位置合わせ）
に、ウェハを透過可能な波長数μｍの赤外線を用いる。
すなわち、ＰＭＯＳＦＥＴ／ＳＯＩが形成されるウェハ
側に形成されたアライメントマーク１０３と、ＮＭＯＳ
ＦＥＴ／ＳＯＩが形成されるウェハに形成されたアライ
メントマーク１０９とを用いてウェハ同士の位置合わせ
を行なう。
【００１１】このようにして、ＮＭＯＳＦＥＴ／ＳＯＩ
（Ｂ）と、ＰＭＯＳＦＥＴ／ＳＯＩ（Ａ）とが完全に絶
縁分離された２層のＣＭＯＳＦＥＴが完成される。
（Ｂ）と、ＰＭＯＳＦＥＴ／ＳＯＩ（Ａ）とが完全に絶
縁分離された２層のＣＭＯＳＦＥＴが完成される。
【００１２】
【発明が解決しようとする課題】従来の積層型半導体装
置は以上のようにウェハを互いに貼り合わせることで製
造されていた。
置は以上のようにウェハを互いに貼り合わせることで製
造されていた。
【００１３】ところが、ウェハ（シリコン基板）は、製
造工程中、デバイスの支持基板としての役割を果たす。
このため、一定以上の強度を有する必要があり、ウェハ
の厚さは、０．５〜０．６ｍｍ（５００〜６００μｍ）
にする必要がある。
造工程中、デバイスの支持基板としての役割を果たす。
このため、一定以上の強度を有する必要があり、ウェハ
の厚さは、０．５〜０．６ｍｍ（５００〜６００μｍ）
にする必要がある。
【００１４】ここで、製造プロセス中の写真製版技術に
おいて、現在主流となっている縮小投影露光装置は、波
長６４２８Åのヘリウム−ネオンレーザ光をプローブ光
としてマスク合わせを行なっている。このレーザ光をプ
ローブ光として使用することにより、重ね合わせ精度
０．３μｍでマスク合わせが可能となっている。
おいて、現在主流となっている縮小投影露光装置は、波
長６４２８Åのヘリウム−ネオンレーザ光をプローブ光
としてマスク合わせを行なっている。このレーザ光をプ
ローブ光として使用することにより、重ね合わせ精度
０．３μｍでマスク合わせが可能となっている。
【００１５】ところが、従来の積層型半導体装置の製造
プロセスにおいては、上記のようにウェハの厚さが５０
０μｍ以上の厚さを有している。このウェハの厚さで
は、波長６４２８Åの光はウェハ中を透過できないた
め、ウェハを貼り合わせる工程ではヘリウム−ネオンレ
ーザをプローブ光として使用することができないという
不都合があった。したがって、従来、ウェハ貼り合わせ
工程では、５００μｍのウェハを透過することが可能な
波長２．０μｍの赤外線を用いてウェハの位置決めを行
なう必要があった。このように波長の長い光を使わなけ
ればならないため、ウェハの重ね合わせ精度は、通常±
５μｍ、特別良好な場合でも±２μｍの精度しか得るこ
とができなかった。この結果、ウェハ上に作成されたデ
バイスが０．８〜１μｍの設計ルールで形成されていて
も、ウェハ同士の接続のためのコンタクトの大きさは、
この重ね合わせの余裕も考慮して、１０μｍ以下に設定
することは困難であった。
プロセスにおいては、上記のようにウェハの厚さが５０
０μｍ以上の厚さを有している。このウェハの厚さで
は、波長６４２８Åの光はウェハ中を透過できないた
め、ウェハを貼り合わせる工程ではヘリウム−ネオンレ
ーザをプローブ光として使用することができないという
不都合があった。したがって、従来、ウェハ貼り合わせ
工程では、５００μｍのウェハを透過することが可能な
波長２．０μｍの赤外線を用いてウェハの位置決めを行
なう必要があった。このように波長の長い光を使わなけ
ればならないため、ウェハの重ね合わせ精度は、通常±
５μｍ、特別良好な場合でも±２μｍの精度しか得るこ
とができなかった。この結果、ウェハ上に作成されたデ
バイスが０．８〜１μｍの設計ルールで形成されていて
も、ウェハ同士の接続のためのコンタクトの大きさは、
この重ね合わせの余裕も考慮して、１０μｍ以下に設定
することは困難であった。
【００１６】図１４は、積層型半導体装置により構成し
たＣＭＯＳインバータの回路図である。図１４を参照し
て、ＣＭＯＳ回路のように簡単な回路でも、１つのＰＭ
ＯＳＦＥＴと１つのＮＭＯＳＦＥＴとの配線間に、２個
の接続孔が必要である。この図１４に示した回路図に対
応した端子および入出力端子が前述の図１３に示されて
いる。（ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのゲート電極
の接続孔は図１３には示されていない。）このように、
互いに別々に素子を形成したウェハを貼り合わせてＣＭ
ＯＳを構成するものでは、接続孔の精度を向上できない
ため、素子の集積度を現在のＬＳＩレベルまで向上させ
ることは困難であった。
たＣＭＯＳインバータの回路図である。図１４を参照し
て、ＣＭＯＳ回路のように簡単な回路でも、１つのＰＭ
ＯＳＦＥＴと１つのＮＭＯＳＦＥＴとの配線間に、２個
の接続孔が必要である。この図１４に示した回路図に対
応した端子および入出力端子が前述の図１３に示されて
いる。（ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのゲート電極
の接続孔は図１３には示されていない。）このように、
互いに別々に素子を形成したウェハを貼り合わせてＣＭ
ＯＳを構成するものでは、接続孔の精度を向上できない
ため、素子の集積度を現在のＬＳＩレベルまで向上させ
ることは困難であった。
【００１７】この発明は、上記のような課題を解決する
ためになされたもので、上下層のデバイスの重ね合わせ
精度を向上させ、接続孔を小さくして集積度を向上させ
ることが可能な半導体装置を提供することを目的とす
る。
ためになされたもので、上下層のデバイスの重ね合わせ
精度を向上させ、接続孔を小さくして集積度を向上させ
ることが可能な半導体装置を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】この発明における半導体
装置は、絶縁基板と、その絶縁基板の一方の主表面上に
形成された第１の半導体層と、その第１の半導体層上の
所定領域に形成された第１のアライメントマークと、そ
の第１の半導体層上の第１のアライメントマークの形成
される領域以外の所定領域に形成された第２のアライメ
ントマークと、絶縁基板の他方の主表面上に形成された
第２の半導体層とを備えている。そして、その第１のア
ライメントマークを用いて第１の半導体層上に第１の素
子が形成され、第２のアライメントマークを用いて第２
の半導体層上に第２の素子が形成される。
装置は、絶縁基板と、その絶縁基板の一方の主表面上に
形成された第１の半導体層と、その第１の半導体層上の
所定領域に形成された第１のアライメントマークと、そ
の第１の半導体層上の第１のアライメントマークの形成
される領域以外の所定領域に形成された第２のアライメ
ントマークと、絶縁基板の他方の主表面上に形成された
第２の半導体層とを備えている。そして、その第１のア
ライメントマークを用いて第１の半導体層上に第１の素
子が形成され、第２のアライメントマークを用いて第２
の半導体層上に第２の素子が形成される。
【００１９】
【作用】この発明に係る半導体装置では、第１のアライ
メントマークを用いて絶縁基板の一方の主表面上の第１
の半導体層上に第１の素子が形成され、第２のアライメ
ントマークを用いて絶縁基板の他方の主表面上の第２の
半導体層上に第２の素子が形成されるので、従来のよう
に２つの半導体基板上に素子を形成した後互いに貼り合
わせる工程が不要となり、この結果赤外線アライメント
法を用いる必要もなくなる。このため、赤外線アライメ
ント法を行なう場合に必要な２つのアライメントマーク
が同じ位置に形成されているということも必要でなくな
る。また、従来のように２つの厚い半導体基板を用いる
必要もないので、ヘリウム−ネオンレーザをアライメン
トに用いることが可能となる。
メントマークを用いて絶縁基板の一方の主表面上の第１
の半導体層上に第１の素子が形成され、第２のアライメ
ントマークを用いて絶縁基板の他方の主表面上の第２の
半導体層上に第２の素子が形成されるので、従来のよう
に２つの半導体基板上に素子を形成した後互いに貼り合
わせる工程が不要となり、この結果赤外線アライメント
法を用いる必要もなくなる。このため、赤外線アライメ
ント法を行なう場合に必要な２つのアライメントマーク
が同じ位置に形成されているということも必要でなくな
る。また、従来のように２つの厚い半導体基板を用いる
必要もないので、ヘリウム−ネオンレーザをアライメン
トに用いることが可能となる。
【００２０】
【発明の実施例】以下、本発明の実施例を図面に基づい
て説明する。
て説明する。
【００２１】図１は、本発明の一実施例による積層型半
導体装置を示した断面図である。図１を参照して、本実
施例の積層型半導体装置の構成について説明する。
導体装置を示した断面図である。図１を参照して、本実
施例の積層型半導体装置の構成について説明する。
【００２２】積層型半導体装置は、下地となる絶縁膜２
と、絶縁膜２上に形成された素子形成領域（ＳＯＩ層）
５と、分離酸化膜４と、分離酸化膜４間の所定領域に形
成された第１のアライメントマーク１００１（１００
２），第２のアライメントマーク１００３（１００４）
と、素子形成領域５上にゲート絶縁膜を介して形成され
たゲート電極６と、ゲート電極６を覆うように形成され
た絶縁酸化膜３と、ゲート電極６の両側方に絶縁酸化膜
３を介して素子形成領域５に接続するように形成された
配線８と、全面を覆うように形成された絶縁酸化膜７
と、絶縁酸化膜７上に形成されたＢＰＳＧ膜１０と、Ｂ
ＰＳＧ膜１０上に形成された酸化膜１１と、酸化膜１１
上に形成された支持基板１２とを備えている。素子形成
領域（ＳＯＩ層）５と、ゲート電極６と、配線８とによ
り、ＮＭＯＳＦＥＴ／ＳＯＩが構成されている。
と、絶縁膜２上に形成された素子形成領域（ＳＯＩ層）
５と、分離酸化膜４と、分離酸化膜４間の所定領域に形
成された第１のアライメントマーク１００１（１００
２），第２のアライメントマーク１００３（１００４）
と、素子形成領域５上にゲート絶縁膜を介して形成され
たゲート電極６と、ゲート電極６を覆うように形成され
た絶縁酸化膜３と、ゲート電極６の両側方に絶縁酸化膜
３を介して素子形成領域５に接続するように形成された
配線８と、全面を覆うように形成された絶縁酸化膜７
と、絶縁酸化膜７上に形成されたＢＰＳＧ膜１０と、Ｂ
ＰＳＧ膜１０上に形成された酸化膜１１と、酸化膜１１
上に形成された支持基板１２とを備えている。素子形成
領域（ＳＯＩ層）５と、ゲート電極６と、配線８とによ
り、ＮＭＯＳＦＥＴ／ＳＯＩが構成されている。
【００２３】本実施例の積層型半導体装置は、さらに、
絶縁膜２の下表面上に形成された素子形成領域（ＳＯＩ
層）５０１と、素子形成領域５０１上にゲート絶縁膜を
介して形成されたゲート電極６と、ゲート電極６を覆う
ように形成された絶縁酸化膜３と、ゲート電極６の両側
方に絶縁酸化膜３を介して素子形成領域５０１に接続す
るように形成されたＡｌ（アルミニウム）配線１５と、
絶縁膜２下の素子形成領域５０１の形成されない領域上
に形成された層間絶縁膜７０１と、ゲート電極の両側方
に絶縁酸化膜３を介して素子形成領域５０１に接続する
ように形成されたＡｌ配線１５とを備えている。素子形
成領域（ＳＯＩ層）５０１と、ゲート電極６と、配線１
５とによって、ＰＭＯＳＦＥＴ／ＳＯＩが構成されてい
る。また、ＮＭＯＳＦＥＴ／ＳＯＩを構成する配線８
と、ＰＭＯＳＦＥＴ／ＳＯＩを構成する配線１５とは、
上下配線用コンタクト孔１４を介して接続配線１６によ
り接続されている。第１のアライメントマーク１００１
（１００２）は、絶縁膜２上のＮＭＯＳＦＥＴ／ＳＯＩ
の形成時にマスク合わせのために用いられるものであ
る。第２のアライメントマーク１００３（１００４）
は、絶縁膜２下のＰＭＯＳＦＥＴ／ＳＯＩの形成時にマ
スク合わせのために用いられるものである。
絶縁膜２の下表面上に形成された素子形成領域（ＳＯＩ
層）５０１と、素子形成領域５０１上にゲート絶縁膜を
介して形成されたゲート電極６と、ゲート電極６を覆う
ように形成された絶縁酸化膜３と、ゲート電極６の両側
方に絶縁酸化膜３を介して素子形成領域５０１に接続す
るように形成されたＡｌ（アルミニウム）配線１５と、
絶縁膜２下の素子形成領域５０１の形成されない領域上
に形成された層間絶縁膜７０１と、ゲート電極の両側方
に絶縁酸化膜３を介して素子形成領域５０１に接続する
ように形成されたＡｌ配線１５とを備えている。素子形
成領域（ＳＯＩ層）５０１と、ゲート電極６と、配線１
５とによって、ＰＭＯＳＦＥＴ／ＳＯＩが構成されてい
る。また、ＮＭＯＳＦＥＴ／ＳＯＩを構成する配線８
と、ＰＭＯＳＦＥＴ／ＳＯＩを構成する配線１５とは、
上下配線用コンタクト孔１４を介して接続配線１６によ
り接続されている。第１のアライメントマーク１００１
（１００２）は、絶縁膜２上のＮＭＯＳＦＥＴ／ＳＯＩ
の形成時にマスク合わせのために用いられるものであ
る。第２のアライメントマーク１００３（１００４）
は、絶縁膜２下のＰＭＯＳＦＥＴ／ＳＯＩの形成時にマ
スク合わせのために用いられるものである。
【００２４】図２は図１に示すアライメントマークの全
体レイアウトを示す平面レイアウト図である。図２を参
照して、第１のアライメントマーク１００１，１００
２，第２のアライメントマーク１００３，１００４は、
それぞれ複数個が一定の方向に配列されている。第１の
アライメントマーク１００１は、Ｘ軸のアライメント用
であり、第１のアライメントマーク１００２は、Ｙ軸の
アライメント用である。ここで、第２のアライメントマ
ーク１００３（１００４）は、第１のアライメントマー
ク１００１（１００２）を、ＳＯＩ層５（図１参照）の
表面上でＳＯＩ層５の主表面に対して垂直な方向の軸の
まわりに１８０°回転し、かつ、ＳＯＩ層５の表面に沿
った方向の所定の軸（ここではＹ軸）に対してミラー反
転することにより形成されている。
体レイアウトを示す平面レイアウト図である。図２を参
照して、第１のアライメントマーク１００１，１００
２，第２のアライメントマーク１００３，１００４は、
それぞれ複数個が一定の方向に配列されている。第１の
アライメントマーク１００１は、Ｘ軸のアライメント用
であり、第１のアライメントマーク１００２は、Ｙ軸の
アライメント用である。ここで、第２のアライメントマ
ーク１００３（１００４）は、第１のアライメントマー
ク１００１（１００２）を、ＳＯＩ層５（図１参照）の
表面上でＳＯＩ層５の主表面に対して垂直な方向の軸の
まわりに１８０°回転し、かつ、ＳＯＩ層５の表面に沿
った方向の所定の軸（ここではＹ軸）に対してミラー反
転することにより形成されている。
【００２５】図３ないし図６は、図１に示した積層型半
導体装置の製造プロセスを説明するための断面図であ
る。図１および図３ないし図６を参照して、次に積層型
半導体装置の製造プロセスについて説明する。
導体装置の製造プロセスを説明するための断面図であ
る。図１および図３ないし図６を参照して、次に積層型
半導体装置の製造プロセスについて説明する。
【００２６】まず、図３に示すように、シリコン単結晶
基板１上に酸化膜からなる下地の絶縁膜２を形成する。
絶縁膜２上にシリコン単結晶層（ＳＯＩ層）５を形成す
る。このＳＯＩ層５は、ＮＭＯＳＦＥＴのフィールド
（素子形成領域）として用いる。ＳＯＩ層５は、ＳＩＭ
ＯＸ（酸素イオン注入）法、レーザ・電子ビームアニー
ル法、固相成長法など酸化膜からなる絶縁膜２上にシリ
コン単結晶層が形成できる方法であればどの方法で形成
してもよい。シリコン単結晶層の所定領域に分離酸化膜
４を形成する。また、第１のアライメントマーク１００
１（１００２）および第２のアライメントマーク１００
３（１００４）を形成する。ＳＯＩ層上にゲート絶縁膜
を介して多結晶シリコンからなるゲート電極６を形成す
る。ゲート電極６を覆うように絶縁酸化膜３を形成す
る。ＳＯＩ層５を上のゲート電極６の両側方に位置する
部分に接続してタングステンシリサイドからなる配線８
を形成する。全面を覆うように絶縁酸化膜７を形成す
る。絶縁酸化膜７上にボロン、リンを多量に含むＢＰＳ
Ｇ膜１０を形成する。すなわち、ＢＰＳＧ膜１０を、Ｃ
ＶＤ法により堆積し、９０℃で３０分間酸素を含む雰囲
気中でアニールし、ＢＰＳＧ膜１０を平坦化する。
基板１上に酸化膜からなる下地の絶縁膜２を形成する。
絶縁膜２上にシリコン単結晶層（ＳＯＩ層）５を形成す
る。このＳＯＩ層５は、ＮＭＯＳＦＥＴのフィールド
（素子形成領域）として用いる。ＳＯＩ層５は、ＳＩＭ
ＯＸ（酸素イオン注入）法、レーザ・電子ビームアニー
ル法、固相成長法など酸化膜からなる絶縁膜２上にシリ
コン単結晶層が形成できる方法であればどの方法で形成
してもよい。シリコン単結晶層の所定領域に分離酸化膜
４を形成する。また、第１のアライメントマーク１００
１（１００２）および第２のアライメントマーク１００
３（１００４）を形成する。ＳＯＩ層上にゲート絶縁膜
を介して多結晶シリコンからなるゲート電極６を形成す
る。ゲート電極６を覆うように絶縁酸化膜３を形成す
る。ＳＯＩ層５を上のゲート電極６の両側方に位置する
部分に接続してタングステンシリサイドからなる配線８
を形成する。全面を覆うように絶縁酸化膜７を形成す
る。絶縁酸化膜７上にボロン、リンを多量に含むＢＰＳ
Ｇ膜１０を形成する。すなわち、ＢＰＳＧ膜１０を、Ｃ
ＶＤ法により堆積し、９０℃で３０分間酸素を含む雰囲
気中でアニールし、ＢＰＳＧ膜１０を平坦化する。
【００２７】次に図４に示すように、まず単結晶シリコ
ンからなる支持基板１２の下表面に支持基板１２の表面
を酸化させることにより酸化膜１１を形成する。そし
て、酸化膜１１とＢＰＳＧ膜１０とを圧着し、９００
℃，２０分間の熱処理で貼り合わせる。
ンからなる支持基板１２の下表面に支持基板１２の表面
を酸化させることにより酸化膜１１を形成する。そし
て、酸化膜１１とＢＰＳＧ膜１０とを圧着し、９００
℃，２０分間の熱処理で貼り合わせる。
【００２８】次に図５に示すように、シリコン単結晶基
板１の底面を研磨面の基準として厚さ１０００Åの厚さ
になるまで剛体研磨法で研磨する。
板１の底面を研磨面の基準として厚さ１０００Åの厚さ
になるまで剛体研磨法で研磨する。
【００２９】次に、図６に示すように、支持基板１２を
下にして厚みが薄くなったシリコン単結晶基板１を通常
の縮小投影露光装置による写真製版技術によりパターニ
ングする。この際、第２のアライメントマーク１００３
（１００４）を用いてマスク合わせを行なう。以下のプ
ロセスも同様に第２のアライメントマーク１００３（１
００４）を用いてマスク合わせを行なう。このようにし
て、素子形成領域（ＳＯＩ層）５０１と、ゲート電極６
と、層間絶縁膜７０１を形成する。その後、素子形成領
域（単結晶シリコン層）５０１に対するコンタクト孔１
３と、先に形成したＮＭＯＳＦＥＴの配線８に対する上
下配線用コンタクト孔１４とを開口する。このコンタク
ト孔１３，１４の大きさは、１μｍ角程度である。
下にして厚みが薄くなったシリコン単結晶基板１を通常
の縮小投影露光装置による写真製版技術によりパターニ
ングする。この際、第２のアライメントマーク１００３
（１００４）を用いてマスク合わせを行なう。以下のプ
ロセスも同様に第２のアライメントマーク１００３（１
００４）を用いてマスク合わせを行なう。このようにし
て、素子形成領域（ＳＯＩ層）５０１と、ゲート電極６
と、層間絶縁膜７０１を形成する。その後、素子形成領
域（単結晶シリコン層）５０１に対するコンタクト孔１
３と、先に形成したＮＭＯＳＦＥＴの配線８に対する上
下配線用コンタクト孔１４とを開口する。このコンタク
ト孔１３，１４の大きさは、１μｍ角程度である。
【００３０】最後に、図１に示したように、アルミニウ
ム（Ａｌ）からなる配線１５を形成する。これにより、
上層のＰＭＯＳＦＥＴ内の電気的接続と下層のＮＭＯＳ
ＦＥＴとの電気的接続が行なわれる。これによってＣＭ
ＯＳの製造プロセスが完了する。
ム（Ａｌ）からなる配線１５を形成する。これにより、
上層のＰＭＯＳＦＥＴ内の電気的接続と下層のＮＭＯＳ
ＦＥＴとの電気的接続が行なわれる。これによってＣＭ
ＯＳの製造プロセスが完了する。
【００３１】なお、本実施例では、上層のＰＭＯＳＦＥ
Ｔの最初の写真製版工程（図６参照）において、単結晶
シリコン層５０１の膜厚が１０００Åになるように研磨
される。このため、ヘリウム−ネオンレーザ光は十分単
結晶シリコン層５０１を透過して下層のＮＭＯＳＦＥＴ
の層内に形成された第２のアライメントマーク１００３
（１００４）に達する。また、第２のアライメントマー
ク１００３（１００４）によって反射されたヘリウム−
ネオンレーザ光は、単結晶シリコン層５０１を透過した
後でも検出するのに十分な強度を有する。したがって、
マスク合わせ精度±０．３μｍで、かつ、０．８〜１μ
ｍ程度の上下配線用コンタクト孔１４を開孔することが
可能となる。すなわち、現在最も解像度、重ね合わせ精
度の良い縮小投影露光装置を使用することが可能とな
り、高密度素子の製造が可能となる。
Ｔの最初の写真製版工程（図６参照）において、単結晶
シリコン層５０１の膜厚が１０００Åになるように研磨
される。このため、ヘリウム−ネオンレーザ光は十分単
結晶シリコン層５０１を透過して下層のＮＭＯＳＦＥＴ
の層内に形成された第２のアライメントマーク１００３
（１００４）に達する。また、第２のアライメントマー
ク１００３（１００４）によって反射されたヘリウム−
ネオンレーザ光は、単結晶シリコン層５０１を透過した
後でも検出するのに十分な強度を有する。したがって、
マスク合わせ精度±０．３μｍで、かつ、０．８〜１μ
ｍ程度の上下配線用コンタクト孔１４を開孔することが
可能となる。すなわち、現在最も解像度、重ね合わせ精
度の良い縮小投影露光装置を使用することが可能とな
り、高密度素子の製造が可能となる。
【００３２】なお、本実施例では、支持基板１２とし
て、単結晶シリコン基板を用いたが、貼り合わせ後の半
導体プロセス温度（９００℃程度）に耐えられる物質で
あれば何であってもよく、たとえば、石英（純粋なＳｉ
Ｏ2 ）基板でもよい。さらに、本実施例では、最初にＮ
ＭＯＳＦＥＴ、次にＰＭＯＳＦＥＴを作成したが、本発
明はこれに限らず、作成する順序は逆でもよく、また、
バイポーラトランジスタなど半導体素子であれば何を作
っても同様の効果を奏する。
て、単結晶シリコン基板を用いたが、貼り合わせ後の半
導体プロセス温度（９００℃程度）に耐えられる物質で
あれば何であってもよく、たとえば、石英（純粋なＳｉ
Ｏ2 ）基板でもよい。さらに、本実施例では、最初にＮ
ＭＯＳＦＥＴ、次にＰＭＯＳＦＥＴを作成したが、本発
明はこれに限らず、作成する順序は逆でもよく、また、
バイポーラトランジスタなど半導体素子であれば何を作
っても同様の効果を奏する。
【００３３】また、本実施例では、研磨によってシリコ
ン単結晶基板を厚さ１０００Åまで薄膜化したが、単結
晶シリコンの厚さが８０００Å以下ならヘリウム−ネオ
ンレーザ光を用いてマスク合わせできることを見いだし
た。したがって、研磨して残す半導体層の厚さは、８０
００Å以下であれば上記実施例と同様の効果を奏する。
ン単結晶基板を厚さ１０００Åまで薄膜化したが、単結
晶シリコンの厚さが８０００Å以下ならヘリウム−ネオ
ンレーザ光を用いてマスク合わせできることを見いだし
た。したがって、研磨して残す半導体層の厚さは、８０
００Å以下であれば上記実施例と同様の効果を奏する。
【００３４】上記のように、本実施例の積層型半導体装
置では、デバイスを作成した後、支持基板を貼り合わせ
る。そして、ウェハ裏面を研磨して残った半導体層に通
常の縮小投影露光法を用いてヘリウム−ネオンレーザで
アライメントする。これにより、デバイスが形成され
る。したがって、集積度の大きな積層型半導体装置を得
ることができる。
置では、デバイスを作成した後、支持基板を貼り合わせ
る。そして、ウェハ裏面を研磨して残った半導体層に通
常の縮小投影露光法を用いてヘリウム−ネオンレーザで
アライメントする。これにより、デバイスが形成され
る。したがって、集積度の大きな積層型半導体装置を得
ることができる。
【００３５】
【発明の効果】この発明に係る半導体装置によれば、第
１のアライメントマークを用いて絶縁基板の一方の主表
面上の第１の半導体層上に第１の素子を形成し、第２の
アライメントマークを用いて絶縁基板の他方の主表面上
の第２の半導体層上に第２の素子を形成することによ
り、従来のように２つの半導体基板上に素子を形成した
後互いに貼り合わせる工程が不要となり、この結果赤外
線アライメント法を用いる必要もなくなる。このため、
赤外線アライメント法を行なう場合に必要な２つのアラ
イメントマークが同じ位置に形成されているということ
も必要でなくなる。また、従来のように２つの厚い半導
体基板を用いる必要もないので、ヘリウム−ネオンレー
ザをアライメントに用いることができる。これにより、
上下層のデバイスの重ね合わせ精度を向上させ、接続孔
を小さくして集積度を向上させることができる。
１のアライメントマークを用いて絶縁基板の一方の主表
面上の第１の半導体層上に第１の素子を形成し、第２の
アライメントマークを用いて絶縁基板の他方の主表面上
の第２の半導体層上に第２の素子を形成することによ
り、従来のように２つの半導体基板上に素子を形成した
後互いに貼り合わせる工程が不要となり、この結果赤外
線アライメント法を用いる必要もなくなる。このため、
赤外線アライメント法を行なう場合に必要な２つのアラ
イメントマークが同じ位置に形成されているということ
も必要でなくなる。また、従来のように２つの厚い半導
体基板を用いる必要もないので、ヘリウム−ネオンレー
ザをアライメントに用いることができる。これにより、
上下層のデバイスの重ね合わせ精度を向上させ、接続孔
を小さくして集積度を向上させることができる。
【図１】本発明の一実施例による積層型半導体装置を示
した断面図である。
した断面図である。
【図２】図１に示したアライメントマークの全体レイア
ウトを示す平面レイアウト図である。
ウトを示す平面レイアウト図である。
【図３】図１に示した積層型半導体装置の製造プロセス
を説明するための断面図である。
を説明するための断面図である。
【図４】図１に示した積層型半導体装置の製造プロセス
を説明するための断面図である。
を説明するための断面図である。
【図５】図１に示した積層型半導体装置の製造プロセス
を説明するための断面図である。
を説明するための断面図である。
【図６】図１に示した積層型半導体装置の製造プロセス
を説明するための断面図である。
を説明するための断面図である。
【図７】従来の赤外線アライメント法の原理を説明する
ための斜視図である。
ための斜視図である。
【図８】従来の積層型半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図９】従来の積層型半導体装置の製造プロセスを説明
するための断面図である。
するための断面図である。
【図１０】従来の積層型半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図１１】従来の積層型半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図１２】従来の積層型半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図１３】従来の積層型半導体装置の製造プロセスを説
明するための断面図である。
明するための断面図である。
【図１４】積層型半導体装置により構成したＣＭＯＳイ
ンバータの回路図である。
ンバータの回路図である。
１ シリコン単結晶基板 ２ 絶縁膜 ４ 分離酸化膜 ５ 素子形成領域（ＳＯＩ層） ６ ゲート電極 ７ 絶縁酸化膜 ８ 配線 １０ ＢＰＳＧ膜 １１ 酸化膜 １２ 支持基板 １４ 上下配線用コンタクト孔 １５ Ａｌ配線 ５０１ 素子形成領域 ７０１ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12
Claims (1)
- 【請求項１】 絶縁基板と、 前記絶縁基板の一方の主表面上に形成された第１の半導
体層と、 前記第１の半導体層上の所定領域に形成された第１のア
ライメントマークと、 前記第１の半導体層上の前記第１のアライメントマーク
の形成される領域以外の所定領域に形成された第２のア
ライメントマークと、 前記絶縁基板の他方の主表面上に形成された第２の半導
体層とを備え、 前記第１のアライメントマークを用いて前記第１の半導
体層上に第１の素子が形成され、前記第２のアライメン
トマークを用いて前記第２の半導体層上に第２の素子が
形成される、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020735A JP2729413B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020735A JP2729413B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04259249A JPH04259249A (ja) | 1992-09-14 |
| JP2729413B2 true JP2729413B2 (ja) | 1998-03-18 |
Family
ID=12035454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020735A Expired - Fee Related JP2729413B2 (ja) | 1991-02-14 | 1991-02-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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| TW487958B (en) * | 2001-06-07 | 2002-05-21 | Ind Tech Res Inst | Manufacturing method of thin film transistor panel |
| US6962835B2 (en) | 2003-02-07 | 2005-11-08 | Ziptronix, Inc. | Method for room temperature metal direct bonding |
| TWI248646B (en) * | 2004-03-17 | 2006-02-01 | Imec Inter Uni Micro Electr | Method to make markers for double gate SOI processing |
| JP4938243B2 (ja) * | 2005-03-04 | 2012-05-23 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法、並びに、半導体ウエハ及び半導体ウエハの製造方法 |
| JP2006324426A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
| JP4997811B2 (ja) * | 2006-03-31 | 2012-08-08 | 大日本印刷株式会社 | モールド及びモールドの作製方法 |
| JP5182143B2 (ja) | 2009-02-19 | 2013-04-10 | ソニー株式会社 | 半導体装置の製造方法 |
| US8395191B2 (en) * | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9947688B2 (en) * | 2011-06-22 | 2018-04-17 | Psemi Corporation | Integrated circuits with components on both sides of a selected substrate and methods of fabrication |
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| JP6955852B2 (ja) * | 2016-07-27 | 2021-10-27 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
| US10840205B2 (en) | 2017-09-24 | 2020-11-17 | Invensas Bonding Technologies, Inc. | Chemical mechanical polishing for hybrid bonding |
| US11056348B2 (en) | 2018-04-05 | 2021-07-06 | Invensas Bonding Technologies, Inc. | Bonding surfaces for microelectronics |
| US11393779B2 (en) | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
| US11749645B2 (en) | 2018-06-13 | 2023-09-05 | Adeia Semiconductor Bonding Technologies Inc. | TSV as pad |
| US11011494B2 (en) | 2018-08-31 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics |
| US11158573B2 (en) | 2018-10-22 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Interconnect structures |
| US11264357B1 (en) | 2020-10-20 | 2022-03-01 | Invensas Corporation | Mixed exposure for large die |
-
1991
- 1991-02-14 JP JP3020735A patent/JP2729413B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH04259249A (ja) | 1992-09-14 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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