JP6955852B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
半導体の実装技術の１つである貫通電極（TSV：through-silicon via）は、例えば、半導体基板の表面および裏面に形成された配線同士を接続したり、複数の半導体チップを積層したパッケージにおいて、上下のチップ同士を接続したりする場合に用いられる。
貫通電極を形成するプロセスの方式として、ビアファースト法、ビアミドル法およびビアラスト法が知られている。ビアファースト法は、半導体基板に半導体素子を形成する前に貫通電極を形成する方式である。ビアミドル法は、半導体基板に半導体素子を形成した後であって素子形成面側の配線を形成する前に貫通電極を形成する方式である。ビアラスト法は、半導体基板に半導体素子および素子形成面側の配線を形成した後に貫通電極を形成する方式である。
上記３つ方式のうち、ビアラスト法においては、貫通電極を形成する工程において、半導体基板の素子形成面とは反対側の面（以下、裏面という）から素子形成面側の配線に達する貫通孔を形成する処理を含む。貫通孔の形成位置は、半導体基板の素子形成面側の配線に対して整合させる必要があり、貫通孔を形成するためのエッチングに使用されるマスクの位置合わせが重要となる。
近年、半導体基板の裏面側から赤外線を照射して、その反射光または透過光を受光することにより半導体基板の素子形成面側に形成されたアライメントマークを認識し、このアライメントマークに基づいて半導体基板の裏面側におけるマスクの位置合わせを行う技術が用いられている。
例えば、特許文献１には、赤外線放射を基板の少なくとも一部を通ってアライメントマーク上に導くステップと、非結像検出器を用いてアライメントマークから反射した赤外線放射を検出するステップと、検出された赤外線放射を用いてアライメントマークの位置を測定するステップとを備えるリソグラフィ装置を用いた位置合わせ方法が記載されている。
ところで、半導体基板上に形成される半導体素子同士を絶縁分離するための手法としてＳＴＩ（Shallow Trench Isolation）が知られている。ＳＴＩ法では、半導体基板の表面にトレンチを形成し、半導体基板上に上記トレンチを埋めるように絶縁膜を形成し、絶縁膜の表面を平坦化する。ここで、トレンチの幅が広くなると、平坦化処理によって絶縁膜の表面中央が凹むディッシングが発生することが知られている。このディッシングの発生を抑制するために、例えば、特許文献２に記載されるように、素子分離領域に形成される絶縁膜（フィールド酸化膜）中に半導体基板の母材を島状に露出させたダミーパターンを形成することが行われている。
特開２００９−１４７３１７号公報 特開２００４−３５６３１６号公報
上記の特許文献１には、シリコン基板に注入されるドーパントが、アライメントマークを認識するために照射された赤外線を散乱させる可能性がある旨が記載されている。特許文献１には、この問題を解決するために、ドーパントの注入が行われる際に、アライメントマーク上にレジストを保持することにより、ドーパントがアライメントマークの近傍のシリコンに注入されることを阻止することが記載されている。具体的には、パターニング用デバイスが、（レジストがネガ・レジストであるかポジ・レジストであるかに応じて）リソグラフィの間にアライメントマークと重なる領域が投影放射ビームに露光されないように、あるいはリソグラフィの間にそれらが露光されるように構成されることが記載されている。
しかしながら、この手法によれば、ドーパントを注入する工程毎に、アライメントマークに対応する位置にレジストを形成する必要がある。ドーパントの注入に使用されるレジストとして、ポジ型およびネガ型のレジストが適宜利用されるため、ドーパントを注入する工程毎にアライメントマークに対応する位置にレジストを形成する場合には、マスク設計において、煩雑な手順を経る必要がある。また、ドーパントが注入された領域を非破壊検査によって確認することは困難であり、誤ったマスク設計によりアライメントマークの近傍にドーパントが注入されたとしても、半導体素子を形成する前工程においてマスク設計の誤りを発見することは困難である。この場合、半導体素子の形成後の貫通孔形成時に、シリコン基板の裏面から素子形成面側のアライメントマークを認識するための赤外線照射を行うときに初めてマスク設計の誤りが判明することとなり、製品の開発期間が長くなるという問題を生じるおそれがある。
本発明は、上記した点に鑑みてなされたものであり、煩雑なマスク設計手順を経ることなく赤外線の散乱によるアライメントマークの認識不良の発生を抑制することを目的とする。
本発明に係る半導体装置は、第１の面に形成された半導体素子を有する素子形成領域、および前記第１の面に形成された絶縁体を有する素子分離領域を含む半導体基板と、前記半導体基板の前記第１の面の側に設けられ、前記半導体素子に接続された第１の配線と、前記半導体基板の前記第１の面の側において前記絶縁体の延在する範囲に内包される領域に設けられたアライメントマークと、前記半導体基板の前記第１の面とは反対側の第２の面の側に設けられ、前記第１の配線に対して整合する位置に配置されている第２の配線と、前記半導体基板を貫通し、前記第１の配線と前記第２の配線とを互いに接続する貫通電極と、を含む。
本発明に係る半導体装置の製造方法は、半導体基板の第１の面の素子分離領域に絶縁体を形成する工程と、前記半導体基板の前記第１の面の素子形成領域に半導体素子を形成する工程と、前記半導体基板の前記第１の面の側に、前記半導体素子に接続された第１の配線を形成する工程と、前記半導体基板の前記第１の面の側の、前記絶縁体の延在する範囲に内包される領域にアライメントマークを形成する工程と、前記半導体基板の前記第１の面とは反対側の第２の面の側に第２の配線を形成する工程と、前記第１の配線および前記アライメントマークの形成後に前記半導体基板を貫通する貫通電極を形成する工程と、を含み、前記アライメントマークを用いて前記第２の配線を前記第１の配線に対して整合する位置に配置し、前記第１の配線と前記第２の配線とが、前記貫通電極によって互いに接続される。
本発明によれば、煩雑なマスク設計手順を経ることなく赤外線の散乱によるアライメントマークの認識不良の発生を抑制することを目的とする。
本発明の実施形態に係る半導体装置の構成を示す断面図である。 本発明の実施形態に係る半導体装置の、アライメントマーク近傍の構成を示す平面図である。 図２Ａにおける２Ｂ−２Ｂ線に沿った断面図である。 アライメントマーク近傍の構成の比較例を示す平面図である。 図３Ａにおける３Ｂ−３Ｂ線に沿った断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係るアライメントマークの形成位置の一例を示す平面図である。 本発明の他の実施形態に係るアライメントマークの構成を示す断面である。
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
[第１の実施形態]
図１は、本発明の第１の実施形態に係る半導体装置１の構成を示す断面図である。半導体装置１は、素子形成領域Ｒ１および素子分離領域（フィールド領域）Ｒ２を有する半導体基板１０を備えている。素子形成領域Ｒ１は、トランジスタや抵抗素子等の半導体素子が形成される領域である。図１には、素子形成領域Ｒ１に形成される半導体素子として、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）３０が例示されている。なお、図１には、１つの素子形成領域Ｒ１が示されているが、半導体装置１は、複数の素子形成領域Ｒ１を含み得る。
素子分離領域Ｒ２は、複数の素子形成領域Ｒ１を互いに電気的に分離するための領域である。素子分離領域Ｒ２において、半導体基板１０の素子形成面Ｓ１側の表層部には、ＳｉＯ２等の絶縁体１１ａを含んで構成される絶縁体層１１が設けられている。絶縁体層１１は、フィールド酸化膜とも呼ばれ、例えばＳＴＩ（Shallow Trench Isolation）構造を有する。
半導体装置１は、半導体基板１０の素子形成面Ｓ１側を覆う第１の配線５０を有する。第１の配線５０は、素子形成領域Ｒ１に形成された半導体素子（ＭＯＳＦＥＴ３０）に接続された回路配線を含む。第１の配線５０は、図１に示すように多層構造を有していてもよい。積層された配線の各々は、半導体基板１０の素子形成面Ｓ１を覆う絶縁膜４０によって絶縁され、若しくは、ビア４１によって互いに接続される。
半導体装置１は、素子形成面Ｓ１とは反対側の裏面Ｓ２側を覆う第２の配線９０を有する。第２の配線９０は、半導体基板１０を貫通する貫通電極８０によって、第１の配線５０に接続されている。なお、第２の配線９０は、再配線とも呼ばれる。本実施形態において、貫通電極８０はビアラスト法を用いて形成される。すなわち、半導体基板１０の素子形成面Ｓ１側にＭＯＳＦＥＴ３０等の半導体素子および第１の配線５０を形成した後に、半導体基板１０の裏面Ｓ２側から第１の配線５０に達する貫通孔を形成し、この貫通孔の側面および底面を覆うＣｕ等の導体で構成される導体膜８２を形成することによって貫通電極８０が形成される。第２の配線９０は、貫通電極８０と同じ導体膜８２によって構成されている。貫通電極８０は、半導体基板１０の素子分離領域Ｒ２に形成される。
半導体基板１０と、第２の配線９０および貫通電極８０との間には、それぞれ、ＳｉＯ２等の絶縁体で構成される絶縁膜７０、７１が設けられており、半導体基板１０は、第２の配線９０および貫通電極８０から絶縁されている。また、第２の配線９０および貫通電極８０の下地膜８１は、バリアメタル膜を含んでいる。バリアメタル膜は、貫通電極８０および第２の配線９０を構成する導体成分（例えばＣｕ）の半導体基板１０内への拡散を防止する役割を担う。
半導体基板１０の裏面Ｓ２には、第２の配線９０を覆うとともに、貫通電極８０の形成工程において形成される貫通孔を埋めるソルダーレジスト１１０が設けられている。第２の配線９０には、外部接続端子としての半田バンプ１２０が接続されている。
上記のように、ビアラスト法によって貫通電極８０を形成する場合、半導体基板１０の裏面Ｓ２側から第１の配線５０に達する貫通孔を形成する。貫通孔の形成位置は、半導体基板１０の素子形成面Ｓ１側に設けられた第１の配線５０に対して整合させる必要がある。すなわち、第１の配線５０に形成されたパッド部５１に対応する位置に貫通孔の形成位置を合わせする必要がある。本実施形態では、第１の配線５０が設けられる配線層に形成されたアライメントマーク６０を位置合わせの基準として用いることで、貫通孔の形成位置を第１の配線５０に対して整合させる。アライメントマーク６０は、半導体基板１０の裏面Ｓ２側からアライメントマーク６０に向けて赤外線を照射し、その反射光または透過光を受光することで認識することができる。また、第２の配線９０の配置を、第１の配線５０に対して整合させる場合にもアライメントマーク６０を用いることが可能である。
図２Ａは、半導体装置１のアライメントマーク６０近傍の構成を示す平面図、図２Ｂは、図２Ａにおける２Ｂ−２Ｂ線に沿った断面図である。なお、図２Ａにおいて、絶縁膜４０については図示が省略されている。
本実施形態において、アライメントマーク６０は、第１の配線５０が設けられる配線層に形成されており、第１の配線５０と同じ導体によって構成されている。アライメントマーク６０のサイズおよび形状は、特に限定されるものではなく、例えば、図２Ａに示されるような格子状であってもよく、一辺の長さは、例えば１００μｍ程度であってもよい。アライメントマーク６０は、半導体基板１０の素子分離領域Ｒ２に対応する位置に配置されている。なお、アライメントマーク６０は、後述するように、素子分離領域Ｒ２のうち、スクライブ領域に配置されていてもよい。
ここで、素子分離領域Ｒ２に形成される絶縁体層（フィールド酸化膜）１１はＳＴＩ法を用いて形成されるＳＴＩ構造を有する。すなわち、絶縁体層１１は、半導体基板１０の素子形成面Ｓ１にトレンチを形成し、トレンチにＳｉＯ２等の絶縁体を埋め込み、絶縁体の表面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化することで形成される。絶縁体層１１を構成する絶縁体１１ａの面積が大きくなると、ＣＭＰ工程において実施される研磨処理のストッパー膜として用いられるシリコン窒化膜（Ｓｉ３Ｎ４）と絶縁体層１１を構成する絶縁体（ＳｉＯ２）１１ａとの研磨レートの差に起因して、絶縁体層１１の表面中央部が皿状に凹むディッシングが発生する。ディッシングが発生すると半導体基板１０の素子形成面Ｓ１側の平坦性が損なわれ、第１の配線５０の形成が困難となる。ディッシングの発生を抑制するために、図２Ａおよび図２Ｂに示すように、絶縁体層１１内に半導体基板１０の母材（シリコン）を島状に露出させたダミーアクティブ（ダミー部）１２が設けられている。素子分離領域Ｒ２において絶縁体層１１内に複数のダミーアクティブ１２を配置することによってディッシングの発生を抑制することができる。
図２Ａおよび図２Ｂに示すように、素子分離領域Ｒ２は、アライメントマーク６０の近傍に位置する部分において、複数のダミーアクティブ１２が設けられた第１の領域Ａ１と、ダミーアクティブが設けられていない第２の領域Ａ２と、を含んでいる。図２Ａにおいて、破線で囲まれた領域の内側が第２の領域Ａ２であり、破線で囲まれた領域の外側が第１の領域Ａ１である。第２の領域Ａ２において、半導体基板１０の表層部は絶縁体１１ａで埋め尽くされている。アライメントマーク６０は、絶縁体１１ａで埋め尽くされた第２の領域Ａ２に内包される領域に設けられている。すなわち、アライメントマーク６０の、半導体基板１０の主面（素子形成面Ｓ１および裏面Ｓ２）に対して垂直な方向に投影された領域は、複数のダミーアクティブ１２のいずれとも重ならない領域に内包されている。
ここで、図３Ａは、アライメントマーク６０近傍の構成の比較例を示す平面図、図３Ｂは、図３Ａにおける３Ｂ−３Ｂ線に沿った断面図である。図３Ａおよび図３Ｂに示す比較例において、素子分離領域Ｒ２には、複数のダミーアクティブ１２が、素子分離領域Ｒ２の全域に亘って均一に配置されており、従って、アライメントマーク６０は、ダミーアクティブ１２と重なる部分を有している。素子形成領域Ｒ１に半導体素子を形成する際に半導体基板１０に注入されるドーパントは、ダミーアクティブ１２にも注入される場合がある。図３Ａおよび図３Ｂに示す比較例の構成によれば、アライメントマーク６０の直下にドーパントＤが注入されたダミーアクティブ１２が存在することになる。ここで、赤外線は、シリコンに注入されたドーパントによって散乱することが知られている。従って、アライメントマーク６０を認識するために半導体基板１０の裏面Ｓ２側からアライメントマーク６０に向けて照射された赤外線Ｉは、ダミーアクティブ１２に注入されたドーパントＤによって散乱され、アライメントマーク６０の認識不良が発生するおそれがある。
本発明者は、絶縁体中に注入されたドーパントは、赤外線の散乱を生じさせないという知見を得た。本実施形態に係る半導体装置１は、この知見に基づいて構成されたものである。図２Ａおよび図２Ｂに示すように、本実施形態に係る半導体装置１において、アライメントマーク６０は、絶縁体層１１のうち、絶縁体１１ａで埋め尽くされている第２の領域Ａ２に内包される領域に設けられおり、アライメントマーク６０の半導体基板１０の主面に対して垂直な方向に投影された領域は、複数のダミーアクティブ１２のいずれとも重ならない領域に内包されている。従って、アライメントマーク６０を認識するために半導体基板１０の裏面Ｓ２側からアライメントマーク６０に向けて照射された赤外線Ｉは、第２の領域Ａ２に延在する絶縁体１１ａを通過し、ドーパントＤが注入されたダミーアクティブ１２を通過しないので、赤外線Ｉは散乱されることなくアライメントマーク６０に達する。これにより、アライメントマーク６０を適切に認識することが可能となり、アライメントマーク６０の認識不良の発生が抑制される。
以下に、本発明の実施形態に係る半導体装置１の製造方法の一例について説明する。はじめに、半導体基板１０の素子形成面Ｓ１側の処理について図４Ａ〜図４Ｋを参照しつつ説明する。
はじめに、シリコン等の半導体で構成される半導体基板１０を用意する（図４Ａ）。次に、公知の熱酸化法を用いて半導体基板１０の素子形成面Ｓ１を覆うようにシリコン酸化膜（ＳｉＯ２膜）２０１を形成する。続いて、公知のＣＶＤ（chemical vapor deposition）法を用いてシリコン酸化膜２０１を覆うようにシリコン窒化膜（Ｓｉ３Ｎ４膜）２０２を形成する（図４Ｂ）。
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、シリコン酸化膜２０１およびシリコン窒化膜２０２にパターニングを施す。シリコン酸化膜２０１およびシリコン窒化膜２０２は、素子分離領域Ｒ２に形成されるダミーアクティブを含む絶縁体層（フィールド酸化膜）１１のパターンに応じたパターニングが施される。後の工程において形成されるアライメントマーク６０を内包する第２の領域Ａ２（図２Ａ、図２Ｂ参照）においてはシリコン酸化膜２０１およびシリコン窒化膜２０２は除去される（図４Ｃ）。
次に、シリコン酸化膜２０１およびシリコン窒化膜２０２をマスクとして半導体基板１０をエッチングすることにより、半導体基板１０の素子分離領域Ｒ２にトレンチ２０３を形成する。後の工程において形成されるアライメントマーク６０を内包する第２の領域Ａ２には、トレンチ２０３が形成され、トレンチを形成しない領域を島状に配置することで第２の領域Ａ２に隣接する第１の領域Ａ１には複数のダミーアクティブ１２が形成される（図４Ｄ）。
次に、公知のＣＶＤ法を用いて、半導体基板１０の素子形成面Ｓ１を覆うように、ＳｉＯ２等の絶縁体で構成される絶縁膜１１ｆを形成する。絶縁膜１１ｆは、シリコン酸化膜２０１およびシリコン窒化膜２０２の上面を覆う厚さで形成される。先の工程で形成されたトレンチ２０３には、絶縁膜１１ｆが埋め込まれる（図４Ｅ）。
次に、公知のＣＭＰ法を用いて、絶縁膜１１ｆを平坦化する。ＣＭＰ法による平坦化においては、研磨液（スラリー）を流しながら絶縁膜１１ｆを研磨する。シリコン窒化膜２０２は、研磨処理におけるストッパー膜として機能する。素子分離領域Ｒ２にダミーアクティブ１２を形成しておくことで、研磨処理後の絶縁膜１１ｆの表面が凹むディッシングの発生が抑制される（図４Ｆ）。
次に、シリコン酸化膜２０１およびシリコン窒化膜２０２をエッチングにより除去する。以上の工程を経ることにより、半導体基板１０の素子分離領域Ｒ２において、素子形成面Ｓ１の表層部にダミーアクティブ１２を含む絶縁体層（フィールド酸化膜）１１が形成される（図４Ｇ）。後の工程において形成されるアライメントマーク６０を内包する第２の領域Ａ２にはダミーアクティブは設けられず、絶縁体で埋め尽くされている。なお、素子分離領域Ｒ２において、貫通電極８０が貫通する領域Ａ３にもダミーアクティブが設けられていないことが好ましい。
次に、公知の熱酸化法を用いて半導体基板１０の素子形成面Ｓ１にゲート絶縁膜３１を形成する。続いて、公知のＣＶＤ法を用いて、ゲート絶縁膜３１上にゲートを構成するポリシリコン膜を形成する。次に、公知のフォトリソグラフィ技術およびエッチング技術により、ゲート絶縁膜３１およびポリシリコン膜をパターニングして、半導体基板１０の素子形成領域Ｒ１にゲート３２を形成する（図４Ｈ）。
次に、公知のフォトリソグラフィ技術およびイオン注入技術を用いて半導体基板１０の素子形成領域Ｒ１において、素子形成面Ｓ１の表層部分に低ドーズ量にてヒ素またはボロン等のドーパントを注入してＬＤＤ（Lightly Doped Drain）３３を形成する。次に、公知のＣＶＤ法を用いて、半導体基板１０の素子形成面Ｓ１全体を覆うシリコン窒化膜（Ｓｉ３Ｎ４）を形成し、公知の異方性エッチング技術を用いてこのシリコン窒化膜をエッチバックすることで、ゲート３２の側面を覆うサイドウォール３４を形成する。次に、公知のフォトリソグラフィ技術およびイオン注入技術を用いて、半導体基板１０の素子形成領域Ｒ１において、素子形成面Ｓ１の表層部分に高ドーズ量にてヒ素またはボロン等のドーパントを注入してソース３５ｓおよびドレイン３５ｄを形成する。このイオン注入においては、ゲート３２およびサイドウォール３４がマスクの一部として機能することで、ソース３５ｓおよびドレイン３５ｄは、ゲート３２およびＬＤＤ３３に対して自己整合的に形成される。以上の工程を経ることにより、半導体基板１０の素子形成領域Ｒ１にＭＯＳＦＥＴ３０が形成される。なお、素子分離領域Ｒ２においては、ダミーアクティブ１２にもドーパントＤが注入され得る（図４Ｉ）。
次に、半導体基板１０の素子形成面Ｓ１全体を覆うようにＳｉＯ２等の絶縁体で構成される絶縁膜４０を形成する。次に、絶縁膜４０を貫通して素子形成領域Ｒ１に形成されたＭＯＳＦＥＴ３０のソース３５ｓおよびドレイン３５ｄに接続されるビア４１を形成する。次に、絶縁膜４０の表面にＡｌ等の導電体で構成される導電膜を形成し、この導電膜を公知のフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ＭＯＳＦＥＴ３０または素子形成領域Ｒ１に形成された他の半導体素子（図示せず）に接続された第１の配線５０としての回路配線を形成するとともに、アライメントマーク６０を形成する。アライメントマーク６０は、素子分離領域Ｒ２に設けられた絶縁体層１１のうち、絶縁体１１ａで埋め尽くされた第２の領域Ａ２の上方に配置され、複数のダミーアクティブ１２のいずれにも重ならない位置に配置される（図４Ｊ）。
次に、必要に応じて、半導体基板１０の素子形成面Ｓ１側に、絶縁膜および配線を交互に積層することで、半導体基板１０の素子形成面Ｓ１側に多層配線構造を形成する。その後、絶縁膜４０の表面にシリコン窒化膜等の絶縁体で構成される保護膜４２を形成する（図４Ｋ）。
以下に、半導体基板１０の裏面Ｓ２側の処理について図５Ａ〜図５Ｋを参照しつつ説明する。なお、図５Ａ〜５Ｋにおいては、素子形成面Ｓ１側に形成されたＭＯＳＦＥＴ３０およびダミーアクティブ１２については図示を省略し、第１の配線５０については、図示を簡略化している。
図５Ａは、素子形成面Ｓ１側における各処理を経た状態の半導体基板１０である。この半導体基板１０の素子形成面Ｓ１側に形成された保護膜４２に糊材２１０を用いて支持基板２２０を貼り付ける。支持基板２２０は、半導体基板１０を支持することができる機械的強度を有する材料で構成されていればよく、支持基板２２０として例えばガラス基板を用いることができる。次に、公知のバックグラインディング技術を用いて半導体基板１０の裏面Ｓ２を研削することにより、半導体基板１０を所望の厚さにまで薄化する（図５Ｂ）。
次に、公知のＣＶＤ法を用いて、半導体基板１０の裏面Ｓ２上にＳｉＯ２等の絶縁体で構成される絶縁膜７０を形成する（図５Ｃ）。
次に、絶縁膜７０の表面に感光性樹脂で構成されるフォトレジスト２３０を塗布する（図５Ｄ）。続いて、公知のフォトリソグラフィ技術を用いてフォトレジスト２３０をパターニングする。すなわち、フォトレジスト２３０の貫通電極の形成位置に対応する部分に開口部２３１を形成する（図５Ｅ）。具体的には、フォトレジスト２３０の開口パターンに対応したフォトマスクを介してフォトレジスト２３０を露光し、その後、現像処理を行う。
開口部２３１の形成位置は、半導体基板１０の素子形成面Ｓ１側に形成されている第１の配線５０に対して整合している必要がある。開口部２３１の形成位置は、フォトレジスト２３０に開口パターンを形成するためのフォトマスクの位置合わせによって定められる。フォトマスクの位置合わせを行う際、半導体基板１０の素子形成面Ｓ１側に形成されたアライメントマーク６０が位置合わせの基準として用いられる。アライメントマーク６０は、露光装置に備えられた光源から照射された赤外線を半導体基板１０の裏面Ｓ２側からアライメントマーク６０に向けて照射し、照射した赤外線の反射光または透過光を受光することによって認識される。本実施形態に係る製造方法によれば、半導体基板１０の裏面Ｓ２側から入射した赤外線は、素子分離領域Ｒ２に形成された絶縁体層１１のうち、絶縁体で埋め尽くされた第２の領域Ａ２を通過し、ドーパントＤが注入されたダミーアクティブ１２を通過しない。従って、半導体基板１０の裏面Ｓ２側から入射した赤外線は、散乱されることなくアライメントマーク６０に達する。これにより、アライメントマーク６０を適切に認識することが可能となり、フォトレジスト２３０に開口パターンを形成するためのフォトマスクの位置合わせを適切に行うことができる。
次に、パターニングが施されたフォトレジスト２３０をマスクとして半導体基板１０を裏面Ｓ２側からエッチングすることにより、第１の配線５０に達する貫通孔２４０を形成する（図５Ｆ）。
次に、公知のＣＶＤ法を用いて、貫通孔２４０の側面および底面を覆うＳｉＯ２等の絶縁体で構成される絶縁膜７１を形成する。続いて、絶縁膜７１の貫通孔２４０の底面を覆う部分をエッチングにより除去することにより、貫通孔２４０の底面において第１の配線５０を露出させる（図５Ｇ）。
次に、公知のスパッタ法を用いて、貫通孔２４０の側壁および底面と、半導体基板１０の裏面Ｓ２を覆うＴｉおよびＮｉの積層によるバリアメタル膜、並びにＣｕによるめっきシード膜からなる下地膜８１を形成する。続いて、下地膜８１の表面にフォトレジスト２５０を塗布し、公知のフォトリソグラフィ技術を用いてフォトレジスト２５０をパターニングする。すなわち、フォトレジスト２５０には、半導体基板１０の裏面Ｓ２側に設けられる第２の配線９０の配線パターンに応じた開口部２５１が形成される。フォトレジスト２５０のパターニングに使用されるフォトマスクの位置合わせを、アライメントマーク６０に基づいて行ってもよい。これにより、第２の配線９０の配置を、第１の配線５０に対して整合させることができる（図５Ｈ）。
続いて、電解めっき法を用いて、フォトレジスト２５０の開口部２５１から露出した下地膜８１の表面に、Ｃｕ等の導電体で構成される導体膜８２を形成する（図５Ｉ）。その後、フォトレジスト２５０を除去する（図５Ｊ）。貫通孔２４０の側面および底面に形成された導体膜８２により貫通電極８０が形成される。また、半導体基板１０の裏面Ｓ２に形成された導体膜８２により第２の配線９０が形成される。貫通電極８０は貫通孔２４０の底面において第１の配線５０に接続される。第２の配線９０は貫通電極８０を介して第１の配線５０に電気的に接続される。
次に、半導体基板１０の裏面Ｓ２側の全体を覆うように光硬化性エポキシ樹脂で構成されるソルダーレジスト１１０を塗布し、乾燥後、フォトマスクを介して露光処理を行い、ソルダーレジスト１１０の露光部分を光硬化させる。貫通孔２４０の内部はソルダーレジスト１１０が充填される。その後、ソルダーレジスト１１０の未露光部分を選択的に除去することにより、半田バンプ形成位置に開口部を形成する。次に、電界めっき法を用いてにより、ソルダーレジスト１１０の開口部から露出している第２の配線９０のパッド部に半田バンプ１２０を形成する（図５Ｋ）。
以上の説明から明らかなように、本発明の実施形態に係る半導体装置１およびその製造方法によれば、アライメントマーク６０は、素子分離領域Ｒ２に設けられる絶縁体層（フィールド酸化膜）１１のうち、絶縁体１１ａで埋め尽くされている第２の領域Ａ２に内包される領域に設けられおり、アライメントマーク６０の半導体基板１０の主面に対して垂直な方向に投影された領域は、複数のダミーアクティブ１２のいずれとも重ならない領域に内包されている。従って、アライメントマーク６０を認識するために半導体基板１０の裏面Ｓ２側から入射した赤外線は、第２の領域Ａ２に延在する絶縁体１１ａを通過する一方、ドーパントが注入されたダミーアクティブ１２を通過しないので、散乱されることなくアライメントマーク６０に達する。これにより、アライメントマーク６０の認識不良の発生を抑制することができ、貫通電極８０の形成位置を第１の配線５０に整合させるためのフォトマスクの位置合わせを的確に行うことができる。
また、本発明の実施形態に係る半導体装置１およびその製造方法によれば、素子分離領域Ｒ２に形成される絶縁体層（フィールド酸化膜）１１のパターンを決定するマスクの設計においてのみアライメントマーク６０の形成位置を考慮すればよい。すなわち、ドーパントを注入する工程毎にアライメントマークに対応する位置にレジストを形成することは不要であり、煩雑なマスク設計手順を経ることを要しない。
また、素子分離領域Ｒ２に形成される絶縁体層（フィールド酸化膜）１１のパターンについては、光学顕微鏡および電子顕微鏡による観察が可能であり、非破壊検査による検証が容易である。従って、絶縁体層１１のパターンを決定するマスクの設計において誤りが生じた場合でも、半導体装置１の製造工程における早期の段階でマスク設計の誤りを発見することができるので、マスク設計の誤りに起因して製品の開発期間が長くなるという問題を回避することができる。
図６は、半導体基板１０内におけるアライメントマーク６０の形成位置の一例を示す平面図である。図６に示すように、半導体基板１０は、複数の半導体チップ１００を含む半導体ウエハの形態を有する。半導体チップ１００は最終的にダイシングにより個片化される。ダイシング工程においてダイシングブレードによって切断される領域であるスクライブ領域３００は、素子分離領域Ｒ２に含まれる。アライメントマーク６０は、素子分離領域Ｒ２のうち、スクライブ領域３００内に配置することが可能である。ここで、レジストを露光する露光装置は、図６において破線で囲まれた露光領域Ｅを順次移動させることで、半導体基板１０の全域に亘って露光処理を行う。アライメントマーク６０は、露光処理におけるフォトマスクの位置合わせに用いることが想定される。従って、図６に示すように、露光装置における１ショット分の露光領域Ｅ毎に１つまたは複数のアライメントマーク６０が配備されるように構成してもよい。
［第２の実施形態］
図７は、本発明の第２の実施形態に係るアライメントマーク６０Ａの構成を示す断面である。上記の第１の実施形態では、アライメントマーク６０は、第１の配線５０が設けられる配線層に形成され、第１の配線５０の材料と同じ材料で構成されるものであった。これに対して、第２の実施形態に係るアライメントマーク６０Ａは、絶縁体層（フィールド酸化膜）１１を構成する絶縁体１１ａ上に設けられた、表面にメタルシリサイド層６２を有するポリシリコン膜６１を含んで構成されている。メタルシリサイド層６２は、ポリシリコン膜６１上にコバルト、ニッケルまたはチタン等の金属を堆積した後、熱処理を実施することで形成することができる。ポリシリコン膜６１は、素子形成領域Ｒ１に形成されるＭＯＳＦＥＴ３０のゲート３２を形成する工程と同じ工程で形成することができる。
アライメントマーク６０Ａは、素子分離領域Ｒ２に設けられる絶縁体層（フィールド酸化膜）１１のうち、絶縁体で埋め尽くされている第２の領域Ａ２に内包される領域に設けられおり、上面視において複数のダミーアクティブ１２のいずれとも重ならない位置に設けられている。従って、アライメントマーク６０Ａを認識するために半導体基板１０の裏面Ｓ２側から入射した赤外線は、第２の領域Ａ２に延在する絶縁体１１ａを通過し、ドーパントＤが注入されたダミーアクティブ１２を通過しないので、散乱されることなくアライメントマーク６０Ａに達する。これにより、アライメントマーク６０Ａの認識不良の発生を抑制することができ、貫通電極８０の形成位置を第１の配線５０に整合させるためのフォトマスクの位置合わせを的確に行うことができる。
１ 半導体装置
１０ 半導体基板
１１ 絶縁体層
１２ ダミーアクティブ
３０ ＭＯＳＦＥＴ
５０ 第１の配線
６０、６０Ａ アライメントマーク
８０ 貫通電極
９０ 第２の配線
Ｒ１ 素子形成領域
Ｒ２ 素子分離領域

Claims (13)

  1. 第１の面に形成された半導体素子を有する素子形成領域、および前記第１の面に形成された絶縁体を有する素子分離領域を含む半導体基板と、
    前記半導体基板の前記第１の面の側に設けられ、前記半導体素子に接続された第１の配線と、
    前記半導体基板の前記第１の面の側において前記絶縁体の延在する範囲に内包される領域に設けられたアライメントマークと、
    前記半導体基板の前記第１の面とは反対側の第２の面の側に設けられ、前記第１の配線に対して整合する位置に配置されている第２の配線と、
    前記半導体基板を貫通し、前記第１の配線と前記第２の配線とを互いに接続する貫通電極と、
    を含む半導体装置。
  2. 前記アライメントマークは、前記第１の配線が設けられる配線層に設けられている
    請求項１に記載の半導体装置。
  3. 前記貫通電極は、前記第１の配線に対して整合する位置に配置されている
    請求項１または請求項２に記載の半導体装置。
  4. 前記アライメントマークは、前記半導体基板の前記第２の面の側から照射される赤外線によって認識される
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記半導体基板は、前記素子分離領域において絶縁体中に前記半導体基板が島状に露出した複数のダミー部を有し、
    前記アライメントマークは、前記複数のダミー部のいずれとも重ならない位置に設けられている
    請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記絶縁体はＳＴＩ構造を有する
    請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 半導体基板の第１の面の素子分離領域に絶縁体を形成する工程と、
    前記半導体基板の前記第１の面の素子形成領域に半導体素子を形成する工程と、
    前記半導体基板の前記第１の面の側に、前記半導体素子に接続された第１の配線を形成する工程と、
    前記半導体基板の前記第１の面の側の、前記絶縁体の延在する範囲に内包される領域にアライメントマークを形成する工程と、
    前記半導体基板の前記第１の面とは反対側の第２の面の側に第２の配線を形成する工程と、
    前記第１の配線および前記アライメントマークの形成後に前記半導体基板を貫通する貫通電極を形成する工程と、
    を含み、
    前記アライメントマークを用いて前記第２の配線を前記第１の配線に対して整合する位置に配置し、
    前記第１の配線と前記第２の配線とが、前記貫通電極によって互いに接続される
    半導体装置の製造方法。
  8. 前記アライメントマークを、前記第１の配線が設けられる配線層に設ける
    請求項７に記載の製造方法。
  9. 前記アライメントマークを用いて前記第１の配線に対して整合する位置に前記貫通電極を配置する
    請求項７または請求項８に記載の製造方法。
  10. 前記半導体基板の前記第２の面の側から赤外線を照射することによって前記アライメントマークを認識する
    請求項７から請求項９のいずれか１項に記載の製造方法。
  11. 前記貫通電極を形成する工程は、前記半導体基板の前記第２の面の側から前記第１の配線に達する貫通孔を形成する工程を含み、
    前記半導体基板の前記第２の面の側から赤外線を照射することによって認識された前記アライメントマークを基準として前記貫通孔の形成位置を定める
    請求項９に記載の製造方法。
  12. 前記素子分離領域において、絶縁体中に前記半導体基板が島状に露出した複数のダミー部を形成し、
    前記アライメントマークを前記複数のダミー部のいずれとも重ならない位置に配置する
    請求項７から請求項１１のいずれか１項に記載の製造方法。
  13. 前記素子分離領域に前記絶縁体を形成する工程は、
    前記半導体基板の前記第１の面にトレンチを形成する工程と、
    前記トレンチを埋めるように前記半導体基板の前記第１の面に前記絶縁体を構成する絶縁膜を形成する工程と、
    前記絶縁膜の表面を平坦化する工程と、を含む
    請求項７から請求項１２のいずれか１項に記載の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11581264B2 (en) * 2019-08-21 2023-02-14 Micron Technology, Inc. Electronic devices comprising overlay marks, memory devices comprising overlay marks, and related methods
CN113764258A (zh) * 2020-06-05 2021-12-07 联华电子股份有限公司 半导体装置及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2729413B2 (ja) * 1991-02-14 1998-03-18 三菱電機株式会社 半導体装置
JPH1116999A (ja) * 1997-06-27 1999-01-22 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにその設計方法
JP2004356316A (ja) 2003-05-28 2004-12-16 Toshiba Corp 半導体装置及びその製造方法
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
US7816231B2 (en) * 2006-08-29 2010-10-19 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
JP5117698B2 (ja) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
NL1036179A1 (nl) 2007-11-20 2009-05-25 Asml Netherlands Bv Lithographic apparatus and method.
JP5259211B2 (ja) * 2008-02-14 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5921129B2 (ja) * 2011-02-09 2016-05-24 キヤノン株式会社 固体撮像装置、及び固体撮像装置の製造方法
JP2014229726A (ja) * 2013-05-22 2014-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6202521B2 (ja) * 2013-06-27 2017-09-27 学校法人福岡大学 シリコンウエハ及び配線形成方法
JP6202566B2 (ja) * 2013-10-29 2017-09-27 日東電工株式会社 光電気混載基板およびその製法
SG10201408768XA (en) * 2014-12-29 2016-07-28 Globalfoundries Sg Pte Ltd Device without zero mark layer

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