CN111081638B - 集成电路以及形成集成电路的方法 - Google Patents

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Abstract

本申请提供一种形成集成电路的方法。所述方法包括：在半导体晶片之上形成第一层，所述第一层具有第一部分及第二部分。通过将第一像场投射在第一层的第一部分之上对第一部分进行图案化，其中第一层的第一部分对应于第一像场。通过将第二像场投射在第一层的第二部分之上对第二部分进行图案化，其中第一层的第二部分对应于第二像场。在第一层之上形成第二层。通过将第三像场投射在第二层之上对第二层进行图案化，其中第三像场覆盖第一层的第一部分的大部分及第二部分的大部分。

Description

集成电路以及形成集成电路的方法
技术领域
本申请涉及一种集成电路，且特别是有关于一种循环时间减少的形成集成电路的方法。
背景技术
许多现代电子元件(例如，数码相机、光学成像元件、显示面板等)包括大场集成电路(integrated circuit，IC)。大场集成电路(large field IC)是最大面积大于曝光系统(例如，光刻系统)的最大像场大小的集成电路。通常，大场集成电路是通过包括使掩模版在半导体晶片之上步进的步进重复式光刻工艺(step-and-repeat photolithographyprocess)来形成。与其他集成电路相比，大场集成电路可增加给定管芯上的半导体元件(例如，光检测器、晶体管等)的数目(或大小)。
发明内容
本申请提供一种形成集成电路的方法。所述方法包括：在半导体晶片之上形成第一层，所述第一层具有第一部分及第二部分。通过使辐射穿过第一掩模版以将第一像场投射在所述第一层的所述第一部分之上，对所述第一层的所述第一部分进行图案化，其中所述第一层的所述第一部分对应于所述第一像场。通过使辐射穿过第二掩模版以将第二像场投射在所述第一层的所述第二部分之上，对所述第一层的所述第二部分进行图案化，其中所述第一层的所述第二部分对应于所述第二像场。在所述第一层之上形成第二层。通过使辐射穿过第三掩模版以将第三像场投射在所述第二层之上，对所述第二层进行图案化，其中所述第三像场覆盖所述第一层的所述第一部分的大部分及所述第二部分的大部分。在一实施例中，图案化的所述第二层的区沿着所述第一层从所述第一层的所述第一部分连续地延伸到所述第一层的所述第二部分。在一实施例中，图案化的所述第二层将设置在所述第一层的所述第一部分的上表面之下的第一导通孔电耦合到设置在所述第一层的所述第二部分的上表面之下的第二导通孔。
本申请提供一种形成集成电路的方法。所述方法包括：通过使辐射穿过第一掩模版以将第一像场投射到半导体晶片的第一区，在所述半导体晶片的所述第一区上形成第一集成电路单元(ICU)，其中所述半导体晶片的所述第一区对应于所述第一掩模版的最大像场大小。通过使辐射穿过第二掩模版以将第二像场投射到所述半导体晶片的第二区，在所述半导体晶片的所述第二区上形成第二集成电路单元，其中所述半导体晶片的所述第二区对应于所述第二掩模版的最大像场大小，且其中隔离区将所述第一集成电路单元与所述第二集成电路单元分离并电隔离。在所述第一集成电路单元、所述隔离区及所述第二集成电路单元之上形成钝化层。在钝化层之上形成导电层。通过使辐射穿过第三掩模版以将第三像场投射到所述半导体晶片，对所述导电层进行图案化，其中所述第三像场覆盖所述半导体晶片的所述第一区的大部分及所述第二区的大部分。
本申请提供一种集成电路。所述集成电路包括半导体衬底。第一集成电路单元(ICU)设置在所述半导体衬底的第一区之上。第二集成电路单元设置在所述半导体衬底的第二区之上。隔离区设置在所述第一集成电路单元与所述第二集成电路单元之间，其中所述隔离区将所述第一集成电路单元与所述第二集成电路单元电隔离。钝化层覆盖所述第一集成电路单元、所述隔离区及所述第二集成电路单元。图案化的导电层设置在所述钝化层之上且将所述第一集成电路单元电耦合到所述第二集成电路单元，其中所述图案化的导电层通过对覆盖所述隔离区的所述钝化层的一部分进行桥接将所述第一集成电路单元电耦合到所述第二集成电路单元。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图2示出一种形成循环时间减少的大场集成电路(IC)的方法的一些实施例的一系列透视图。
图3示出被单体化成大场管芯(large field die)的图2所示大场集成电路的一些实施例的透视图。
图4示出图3所示大场管芯的一些实施例的透视图。
图5示出图4所示大场管芯的一些实施例的剖视图。
图6示出图5所示大场管芯的一些其他实施例的剖视图。
图7到图18示出一种形成循环时间减少的图5所示大场管芯的方法的一些实施例的一系列剖视图。
图19示出一种形成循环时间减少的大场管芯的方法的一些实施例的流程图。
附图标号说明
102：第一钝化层
104：半导体晶片
106a：部分/第一部分
106b：部分/第二部分
108：第一掩模版
110：辐射
112：第一像场
114：开口
202：图案化的导电层
204：第二掩模版
206：第二像场
208：大场集成电路
302：晶片切割工艺
304：大场管芯
306：切割道
402：半导体衬底
404：金属化结构
406a：第一ICU
406b：第二ICU
408：隔离区
502：隔离结构
504、1302：介电层
506：半导体元件
508：栅极电极
510：层间介电(ILD)层
512：导电接触件
514：金属间介电(IMD)层
516：导电特征
518a：第一外围区
518b：第二外围区
520：第二钝化层
522：第二介电层
524：第三介电层
526：第四介电层
528：导通孔
532：第三钝化层
702：上部导电特征开口
704：上部IMD层
706、902、1104、1304：第一部分
708、904、1106、1306：第二部分
710：第三掩模版
802：上部导电特征
1002：导通孔开口
1004：第四掩模版
1102：第一导电层
1202：第五掩模版
1502：第二导电层
1900：流程图
1902、1902a、1902b、1902c、1902d、1902e、1902f、1904：步骤
具体实施方式
现在将参照图式阐述本公开，其中相同的参考编号自始至终用于指代相同的部件，且其中所示结构未必按比例绘制。应理解，此详细说明及对应的图不会以任何方式限制本公开的范围，且详细说明及图仅提供若干实例来说明本申请概念可表现出的一些方式。
本公开提供用于实施本公开的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个部件或特征与另一(其他)部件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括元件在使用或操作中的不同取向。装置可被另外取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
大场集成电路(IC)通常包括电耦合在一起的多个集成电路单元(integratedcircuit unit，ICU)(例如，第一ICU及第二ICU)。一般来说，大场集成电路是通过包括使掩模版在半导体晶片之上步进的步进重复式光刻工艺来形成。步进重复式光刻工艺包括：通过使辐射穿过掩模版将第一像场(image field)投射到半导体晶片的第一区。然后，使掩模版横越半导体晶片步进，以使辐射可穿过掩模版将第二像场投射到半导体晶片的第二区。以不同的掩模版将此步进重复式光刻工艺重复多次，以在半导体晶片的第一区之上形成第一ICU并在半导体晶片的第二区之上形成第二ICU。通常，在形成大场集成电路期间，将第一ICU场拼接(field stitched)到第二ICU，以使第一ICU电耦合到第二ICU。
将第一ICU场拼接到第二ICU通常包括在第一ICU与第二ICU之间形成拼接区。拼接区是通过使第一像场与第二像场交叠来形成。举例来说，在第一ICU的一金属线形成期间，通过将第一像场投射到半导体晶片的第一区对拼接区进行第一次图案化。然后，在第二ICU的一金属线形成期间，通过将第二像场投射到半导体晶片的第二区对拼接区进行第二次图案化。由于第一像场与第二像场交叠，因此第一ICU的一金属线可电耦合到第二ICU的一金属线。可重复此工艺以将第一ICU的各种金属线电耦合到第二ICU的各种金属线。最后，对半导体晶片执行晶片切割工艺(wafer dicing process)，以使第一ICU及第二ICU分别包括在与大场集成电路对应的单一管芯上。
以上形成大场集成电路的方法的挑战是循环时间。循环时间是在工厂中对集成电路进行处理到完成的时间量。由于场拼接工艺需要对拼接区域进行多次图案化，因此半导体晶片必须准确地对准以确保第一像场与第二像场对准，由此确保第一ICU可电耦合到第二ICU。此准确对准工艺会增加用于形成大场集成电路的循环时间。另外，拼接区中的最小特征大小(minimum feature size)通常被放宽以确保第一像场与第二像场的适当对准，因而会减小大场集成电路上的半导体元件(例如，光检测器、晶体管、导电线、导通孔等)的密度。
在各种实施例中，本申请涉及一种减少用于形成大场集成电路的循环时间的方法。所述方法包括：在半导体晶片的第一区之上形成第一ICU，其中形成第一ICU包括通过使辐射穿过第一掩模版将第一像场投射在半导体晶片的第一区之上。在半导体晶片的第二区之上形成第二ICU，其中形成第二ICU包括通过使辐射穿过第二掩模版将第二像场投射在半导体晶片的第二区之上。在第一ICU及第二ICU二者之上形成介电层。在介电层上形成导电层。对导电层进行图案化以形成将第一ICU电耦合到第二ICU的图案化的导电层，其中形成图案化的导电层包括投射第三像场，所述第三像场覆盖半导体晶片的第一区的大部分及第二区的大部分。
通过以覆盖半导体晶片的第一区及第二区二者的大部分的第三像场对导电层进行图案化，无需使第一像场与第二像场交叠，便可将第一ICU与第二ICU电耦合在一起。因此，可能不需要场拼接工艺(或可能需要减少数目的场拼接工艺)来形成大场集成电路。因此，用于形成大场集成电路的循环时间可减少。另外，由于可能不需要场拼接工艺，因此可能无需将拼接区中的最小特征大小放宽。因此，大场集成电路上的半导体元件的密度可增大。
图1到图2示出一种形成循环时间减少的大场集成电路(IC)的方法的一些实施例的一系列透视图。
如图1所示，在半导体晶片104之上形成具有多个开口114的第一钝化层102。在一些实施例中，半导体晶片104包括任何类型的半导体本体(例如，单晶硅/互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor Transistor，CMOS)块体、硅-锗(SiGe)、绝缘体上硅(silicon on insulator，SOI)等)。在一些实施例中，第一钝化层102包括多个部分(例如，106a/106b)，所述多个部分被排列成具有多个行及列的阵列。举例来说，第一钝化层102包括在第一行中彼此邻近排列的第一部分106a及第二部分106b。在另一些实施例中，第一钝化层102的所述多个部分分别形成在多个集成电路单元(ICU)(图中未示出)之上。举例来说，第一钝化层的第一部分106a可形成在第一ICU之上，且第一钝化层的第二部分106b可形成在第二ICU之上。
在一些实施例中，形成第一钝化层102的工艺包括：在半导体晶片104之上形成介电层(图中未示出)。在介电层上形成第一掩蔽层(图中未示出)(例如，负性/正性光刻胶)。具有第一最大像场大小(maximum image field size)的第一掩模版108位于第一掩蔽层之上的第一位置处，所述第一最大像场大小是在投射第一最小特征大小时第一掩模版108可暴露于辐射的最大面积。
在一些实施例中，第一最小特征大小可小于约0.5微米(μm)。更具体来说，第一最小特征大小可小于约45纳米(nm)。在一些实施例中，第一最大像场大小可小于约2,500平方毫米(mm2)。更具体来说，第一最大像场大小可小于或等于约858平方毫米(mm2)。在这些实施例中，第一最大像场大小可具有小于或等于约26mm的最大x轴尺寸以及小于或等于约33mm的最大y轴尺寸(例如，垂直于x轴尺寸)。
然后，使辐射110穿过第一位置处的第一掩模版108，以使第一像场112投射到第一掩蔽层的第一部分上。第一像场112包括具有第一最小特征大小的第一界定的辐射图案(defined pattern of radiation)(例如，图1清楚地示出)。辐射110与第一掩蔽层反应，以使第一掩蔽层的暴露于辐射110的区比第一掩蔽层的不暴露于辐射110的区可更多(或更少)地溶解在显影剂中。
在一些实施例中，第一掩蔽层的第一部分的大小/形状对应于通过第一位置处的第一掩模版108被投射到第一掩蔽层上的第一最大像场大小。在另一些实施例中，第一掩蔽层的第一部分与第一钝化层的第一部分106a大致垂直对准。在再一些实施例中，如果第一掩蔽层的第一部分处于所界定的重叠容差(overlay tolerance)(例如，约1纳米(nm)到约300nm)范围内，则第一掩蔽层的第一部分与第一钝化层的第一部分106a大致垂直对准。
随后，使第一掩模版108横越第一掩蔽层步进(例如，经由步进器)到第一掩蔽层之上的第二位置。然后，使辐射110穿过第一掩模版108以将第一掩模版108的第一像场112投射到第一掩蔽层的第二部分，由此与第一掩蔽层反应。应理解，不同于使第一掩模版108步进跨越到第二位置，而是可另外在第二位置处有最大像场大小小于或等于第一最大像场大小的不同的掩模版。
在一些实施例中，第一掩蔽层的第二部分的大小/形状对应于通过第二位置处的第一掩模版108被投射到第一掩蔽层上的第一最大像场大小。在另一些实施例中，第一掩蔽层的第二部分与第一钝化层的第二部分106b大致垂直对准。在再一些实施例中，如果第一掩蔽层的第二部分处于所界定的重叠容差范围内，则第一掩蔽层的第二部分与第一钝化层的第二部分106b大致垂直对准。
在一些实施例中，将以上工艺重复多次以将第一像场112投射到第一掩蔽层的多个部分上，第一掩蔽层的所述多个部分与第一钝化层102的所述多个部分垂直对准。然后，通过将第一掩蔽层暴露于显影剂以移除第一掩蔽层的暴露(或不暴露)于辐射110的部分，对第一掩蔽层进行显影。接着执行刻蚀工艺(例如，湿式刻蚀或干式刻蚀)以移除介电层的未掩蔽的部分(例如，不被显影的第一掩蔽层覆盖的部分)，由此形成其中设置有所述多个开口114的第一钝化层102。在一些实施例中，开口114暴露出ICU的下伏导电特征(例如，导通孔、导电线等)。随后，从第一钝化层102剥离第一掩蔽层的剩余部分。
如图2所示，形成在第一钝化层102的多个部分(例如，106a/106b)之上延伸的多个图案化的导电层202。举例来说，图案化的导电层202中的一者从设置在第一钝化层的第一部分106a中的开口114中的一者延伸到设置在第一钝化层的第二部分106b中的开口114中的一者。图案化的导电层202被配置成将ICU电耦合在一起。举例来说，图案化的导电层202中的一者或多者将第一ICU电耦合到第二ICU。在一些实施例中，图案化的导电层202可包含例如铜、铝、铝-铜、一些其他导电材料或上述的组合。在一些实施例中，图案化的导电层202是重布线层(redistribution layer，RDL)。
在一些实施例中，形成图案化的导电层202的工艺包括：在第一钝化层102之上形成导电层，所述导电层至少部分地填充第一钝化层102中的开口114。在一些实施例中，所述导电层可包含例如铜、铝、铝-铜、一些其他导电材料或上述的组合。在导电层上形成第二掩蔽层(图中未示出)(例如，负性/正性光刻胶)。第二最大像场大小大于第一最大像场大小的第二掩模版204位于第二掩蔽层之上的第三位置处，第二最大像场大小是在投射比第一最小特征大小大的第二最小特征大小时第二掩模版204可暴露于辐射的最大面积。
在一些实施例中，第二最大像场大小大于约858mm2。在这些实施例中，第二最大像场大小可具有大于约26mm的最小x轴尺寸以及大于约33mm的最小y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第二最大像场大小可大于或等于约2,500mm2。在这些实施例中，第二最大像场大小可具有大于或等于约50mm的最小x轴尺寸以及大于或等于约50mm的最小y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第二最小特征大小可大于或等于约0.5μm。在再一些实施例中，第二最小特征大小大于第一最小特征大小。
然后，使辐射110穿过第三位置处的第二掩模版204，以使覆盖第一钝化层的第一部分106a的大部分及第二部分106b的大部分的第二像场206投射到第二掩蔽层的第一部分上。第二像场206包括具有第二最小特征大小的第二界定的辐射图案(例如，图2清楚地示出)。辐射110与第二掩蔽层反应，以使第二掩蔽层的暴露于辐射110的区比第二掩蔽层的不暴露于辐射110的区可更多(或更少)地溶解在显影剂中。
在一些实施例中，第二掩蔽层的第一部分的大小/形状对应于通过第三位置处的第二掩模版被投射到第二掩蔽层上的第二最大像场大小。在另一些实施例中，第二掩蔽层的第一部分覆盖第一钝化层的第一部分106a的大部分及第二部分106b的大部分。在另一些实施例中，第二掩蔽层的第一部分具有被第一钝化层的第一部分106a与第二部分106b的组合外围围绕的外围。在其他实施例中，第二掩蔽层的第一部分的外围与第一钝化层的第一部分106a与第二部分106b的组合外围大致垂直对准。
随后，使第二掩模版204横越第二掩蔽层步进到第二掩蔽层之上的第四位置。然后，使辐射110穿过第二掩模版204以将第二像场206投射到第二掩蔽层的第二部分，由此与第二掩蔽层反应。应理解，不同于使第二掩模版204步进跨越到第四位置，而是可另外在第四位置处有最大像场大小大于或等于第二最大像场大小的不同的掩模版。
在一些实施例中，将以上工艺重复多次以将第二像场206投射到第二掩蔽层的多个部分上，第二掩蔽层的所述多个部分中的每一者覆盖第一钝化层102的多个部分(例如，106a/106b)的大部分。然后，通过将第二掩蔽层暴露于显影剂以移除第二掩蔽层的暴露(或不暴露)于辐射110的部分，对第二掩蔽层进行显影。接着执行刻蚀工艺以移除导电层的未掩蔽的部分，由此形成图案化的导电层202。在一些实施例中，图案化的导电层202被形成为在各别ICU的下伏导电特征之间延伸(例如，从第一ICU延伸到第二ICU)。随后，从图案化的导电层202剥离第二掩蔽层的剩余部分。在另一些实施例中，形成图案化的导电层202会在半导体晶片104上形成被设置成阵列的多个大场集成电路208，大场集成电路208中的每一者包括通过一个或多个图案化的导电层202耦合在一起的多个ICU。
通过以第二像场206形成图案化的导电层202，无需使投射在第一位置处的第一像场与投射在第二位置处的第一像场交叠便可形成大场集成电路208。因此，无需场拼接工艺(或通过减少形成大场集成电路208所需要的场拼接工艺的数目)便可形成大场集成电路208。因此，用于形成大场集成电路208的循环时间可减少。另外，由于无需场拼接工艺便可形成大场集成电路208，因此可能不需要放宽最小特征大小来补偿场拼接工艺。因此，大场集成电路上的半导体元件的密度可增大。
图3示出被单体化成大场管芯的图2所示大场集成电路的一些实施例的透视图。
如图3所示，对半导体晶片104执行晶片切割工艺302，以从半导体晶片104单体化出大场集成电路208从而分别形成大场管芯304。在一些实施例中，晶片切割工艺302包括：在半导体晶片104内执行一系列切割以形成多个切割道(scribe line)306。随后，对半导体晶片104施加机械力以从半导体晶片104单体化出大场管芯304。在另一些实施例中，可通过例如执行机械锯切、雷射切割等执行切割。
图4示出图3所示大场管芯的一些实施例的透视图。
如图4所示，大场管芯304包括半导体衬底402。半导体衬底402是半导体晶片104的一部分，其是在晶片切割工艺302期间从半导体晶片104单体化出。在另一些实施例中，半导体衬底402包括任何类型的半导体本体(例如，单晶硅/CMOS块体、硅-锗(SiGe)、绝缘体上硅(SOI)等)。
此外，大场管芯304包括第一ICU 406a及第二ICU 406b。在一些实施例中，第一ICU406a包括第一多个半导体元件(图中未示出)，所述第一多个半导体元件通过第一多个导电特征(例如，金属线、金属通孔等)(图中未示出)内连在一起。在另一些实施例中，第二ICU406b包括第二多个半导体元件(图中未示出)，所述第二多个半导体元件通过第二多个导电特征(图中未示出)内连在一起。
在半导体衬底402与第一钝化层102之间设置有金属化结构404。在一些实施例中，金属化结构404包括第一多个导电特征结构及第二多个导电特征结构。在另一些实施例中，第一ICU 406a与第二ICU 406b可通过隔离区408彼此电隔离。在再一些实施例中，隔离区408可包括设置在第一ICU 406a与第二ICU 406b之间的金属化结构404的区以及设置在第一ICU 406a与第二ICU 406b之间的半导体衬底402的区。在再一些实施例中，一个或多个图案化的导电层202通过对隔离区408进行桥接将第一ICU 406a电耦合到第二ICU 406b。
图5示出图4所示大场管芯的一些实施例的剖视图。
如图5所示，在半导体衬底402中设置有多个隔离结构502。在一些实施例中，所述多个隔离结构502可包含例如氧化物(例如，二氧化硅(SiO2))、氮化物(例如，氮化硅(SiN))、氮氧化物(例如，氮氧化硅(SiOXNY))、一些其他介电质或上述的组合。在另一些实施例中，所述多个隔离结构502为浅沟槽隔离(shallow trench isolation，STI)结构。
在半导体衬底402之上设置有第一介电层504。在一些实施例中，第一介电层504设置在半导体衬底402及所述多个隔离结构502上。在另一些实施例中，第一介电层504可包含例如氧化物(例如，SiO2)。
在半导体衬底402之上/半导体衬底402内设置有多个半导体元件506(例如，金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET))。在一些实施例中，所述多个半导体元件506中的每一者包括设置在第一介电层504上的栅极电极508以及一对源极/漏极区(图中未示出)，所述一对源极/漏极区设置在半导体衬底402中栅极电极508的相对的侧上。在另一些实施例中，栅极电极508可包含例如掺杂多晶硅、完全硅化的多晶硅、金属(例如，铝、铜、钛、钽、钨、钼、钴等)或一些其他导电材料。在另一些实施例中，隔离结构502可设置在半导体元件506的相对的侧上。在再一些实施例中，设置在栅极电极508正下方的第一介电层504的区可分别被称为栅极介电质。
在半导体元件506及第一介电层504之上设置有层间介电(interlayerdielectric，ILD)层510。在一些实施例中，ILD层510可包括低介电常数介电层(例如，介电常数小于约3.9的介电质)、超低介电常数介电层、氧化物(例如，SiO2)等中的一者或多者。在另一些实施例中，在ILD层510中设置有多个导电接触件512，且所述多个导电接触件512电耦合到半导体元件506。在再一些实施例中，导电接触件512可包含例如钨、铜等。在另一些实施例中，在ILD层510之上设置有金属间介电(inter-metal dielectric，IMD)层514。在一些实施例中，IMD层514可包括低介电常数介电层、超低介电常数介电层、氧化物(例如，SiO2)等中的一者或多者。
在一些实施例中，在IMD层514中设置有多个导电特征516(例如，金属线、金属通孔等)，且所述多个导电特征516电耦合到导电接触件512。在另一些实施例中，第一ICU 406a的导电特征516被配置成提供第一ICU 406a的半导体元件506之间的电连接。在另一些实施例中，第二ICU 406b的导电特征516被配置成提供第二ICU 406b的半导体元件506之间的电连接。在另一些实施例中，导电特征516可包含例如铜、铝等。在再一些实施例中，金属化结构404可包括ILD层510、IMD层514、导电接触件512及导电特征516。
在第一ICU 406a与第二ICU 406b之间设置有隔离区408。在一些实施例中，隔离区408将第一ICU 406a与第二ICU 406b电隔离。在另一些实施例中，隔离区408可包括设置在第一ICU 406a与第二ICU 406b之间的区，所述区从半导体衬底402的底表面及第一钝化层102的底表面延伸。
在一些实施例中，隔离区408可包括导电特征516、导电接触件512和/或栅极电极508。在另一些实施例中，设置在隔离区408中的一些导电特征516可电耦合到第一ICU 406a的导电特征516。在另一些实施例中，设置在隔离区408中的一些其他导电特征516可电耦合到第二ICU 406b的导电特征516。在另一些实施例中，设置在隔离区408中的一些导电特征516不电耦合到设置在隔离区408中的一些其他导电特征516。在再一些实施例中，设置在隔离区408中的一些导电特征517和/或设置在隔离区408中的一些其他导电特征516不电耦合到第一ICU 406a或第二ICU 406b。
在一些实施例中，在第一ICU 406a的与隔离区408相对的侧上设置有第一外围区518a。在另一些实施例中，在第二ICU 406b的与隔离区408相对的侧上设置有第二外围区518b。在另一些实施例中，第一外围区518a及第二外围区518b可包括导电特征516、导电接触件512和/或栅极电极508。在另一些实施例中，第一外围区518a的导电特征516可电耦合到第一ICU 406a的导电特征516。在再一些实施例中，第二外围区518b的导电特征516可电耦合到第二ICU 406b的导电特征516。
在IMD层514及导电特征516之上设置有第二钝化层520。在一些实施例中，第二钝化层520包括第二介电层522、第三介电层524及第四介电层526。在另一些实施例中，第二介电层522可包含例如氧化物(例如，SiO2)。在另一些实施例中，第三介电层524可包含例如氮化物(例如，SiN)。在另一些实施例中，第四介电层526可包含例如氧化物(例如，SiO2)。应理解，第二钝化层520可为包含氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)等的单一介电层。
多个导通孔528电耦合到第一ICU 406a及第二ICU 406b的导电特征516。在一些实施例中，在第二钝化层520之上/第二钝化层520内设置有导通孔528。在一些实施例中，导通孔528从第二钝化层520的上表面延伸到第一ICU 406a及第二ICU 406b的导电特征516。在另一些实施例中，导通孔528可包含例如铝(Al)、铜(Cu)、钨(W)、金(Au)等。在再一些实施例中，与第一ICU 406a的导电特征516电耦合的导通孔528不电耦合到第二ICU 406b的导通孔528。
在一些实施例中，第一ICU 406a的最小特征大小可小于或等于第一最小特征大小。在另一些实施例中，第二ICU 406b的最小特征大小可小于或等于第一最小特征大小。在另一些实施例中，第一最小特征大小可小于约0.5微米(μm)。在另一些实施例中，第一ICU406a的最小特征大小可实质上相同于第二ICU 406b的最小特征大小。在其他实施例中，第一ICU 406a的最小特征大小可不同于第二ICU 406b的最小特征大小。在这些实施例中，第一ICU 406a的最小特征大小及第二ICU 406b的最小特征大小可小于约0.5μm。
在一些实施例中，第一ICU 406a的布局可实质上相同于第二ICU 406b的布局。换句话说，第一ICU 406a的半导体元件506、导电接触件512、导电特征516及导通孔528可设置成与第二ICU 406b的半导体元件506、导电接触件512、导电特征516及导通孔528实质上相同的布局。在其他实施例中，第一ICU 406a的布局可不同于第二ICU 406b的布局。举例来说，在一些实施例中，第一ICU 406a可为第一微处理器核，且第二ICU 406b可为与第一ICU406a相同的第二微处理器核，且图案化的导电层202将第一ICU 406a电耦合到第二ICU406b。
在一些实施例中，第一钝化层102设置在第二钝化层520之上。在另一些实施例中，第一钝化层102部分地设置在导通孔528之上。在另一些实施例中，第一钝化层的第一部分106a设置在第一ICU 406a之上，且第一钝化层的第二部分106b设置在第二ICU 406b之上。在另一些实施例中，第一钝化层102的区设置在隔离区408之上，且连续地覆盖第一ICU406a的区、隔离区408及第二ICU 406b的区。在再一些实施例中，设置在隔离区408之上的第一钝化层102的区可具有设置在导通孔528的最上表面之上的最上表面。
所述多个图案化的导电层202设置在第一ICU 406a及第二ICU 406b之上。在一些实施例中，图案化的导电层202中的一者被配置成将第一ICU 406a电耦合到第二ICU 406b。在一些实施例中，图案化的导电层202中的所述一者通过以下方式将第一ICU 406a电耦合到第二ICU 406b：从第一ICU 406a的导通孔528垂直地延伸、沿着设置在隔离区408之上的第一钝化层102的区横向延伸且垂直延伸到第二ICU 406b的导通孔528。在另一些实施例中，图案化的导电层202可包含例如铝(Al)、铜(Cu)、钨(W)、金(Au)、一些其他导电材料或上述的组合。在再一些实施例中，图案化的导电层202是重布线层(RDL)。
在一些实施例中，图案化的导电层202的最小特征大小大于第一ICU 406a及第二ICU 406b二者的最小特征大小。在另一些实施例中，图案化的导电层202的最小特征大小是第二最小特征大小。在另一些实施例中，第二最小特征大小大于约0.5μm。在再一些实施例中，图案化的导电层202的宽度可为第二最小特征大小。
在一些实施例中，在第一钝化层102及图案化的导电层202之上设置有第三钝化层532。在另一些实施例中，第三钝化层可具有实质上平坦的上表面。在另一些实施例中，第三钝化层532可包含例如氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)等。在再一些实施例中，大场集成电路208包括第一ICU 406a、第二ICU 406b、隔离区408、图案化的导电层202、第一钝化层102及第三钝化层532。
图6示出图5所示大场管芯的另一些实施例的剖视图。
如图6所示，在一些实施例中，图案化的导电层202中的所述一者不将第一ICU406a电耦合到第二ICU 406b。在这些实施例中，大场管芯304可包括其他ICU(图中未示出)。在另一些这样的实施例中，图案化的导电层202中的所述一者可将第一ICU 406a和/或第二ICU 406b电耦合到其他ICU。举例来说，图案化的导电层202中的所述一者可在第一钝化层102之上横向地延伸(例如，延伸到图6的页面中)，以将第一ICU 406a电耦合到第三ICU(图中未示出)，且图案化的导电层202中的另一者可与图案化的导电层202中的所述一者平行地延伸以将第二ICU 406b电耦合到第四ICU(图中未示出)。
图7到图18示出一种形成循环时间减少的图5所示大场管芯的方法的一些实施例的一系列剖视图。
如图7所示，在上部IMD层704中形成多个上部导电特征开口702，上部IMD层704具有第一部分706及第二部分708。在一些实施例中，上部IMD层704可包括低介电常数介电层、超低介电常数介电层、氧化物(例如，SiO2)等中的一者或多者。在另一些实施例中，形成上部导电特征开口702的工艺包括对上部IMD层704执行第一图案化工艺。在另一些实施例中，第一图案化工艺包括：在上部IMD层704上形成第三掩蔽层(图中未示出)(例如，负性/正性光刻胶)。第三掩蔽层可通过例如旋涂工艺形成。
具有第三最大像场大小的第三掩模版710位于第三掩蔽层之上的第五位置处，所述第三最大像场大小是在投射第三最小特征大小时第三掩模版710可暴露于辐射的最大面积。在一些实施例中，第三最小特征大小可小于约0.5μm。更具体来说，第三最小特征大小可小于约45nm。在另一些实施例中，第三最小特征大小实质上相同于第一最小特征大小。
在一些实施例中，第三最大像场大小可小于约2,500mm2。更具体来说，第三最大像场大小可小于或等于约858mm2。在这些实施例中，第三最大像场大小可具有小于或等于约26mm的最大x轴尺寸以及小于或等于约33mm的最大y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第三最大像场大小实质上相同于第一最大像场大小。
然后，使辐射穿过第五位置处的第三掩模版710，以使第三像场投射到第三掩蔽层的第一部分上。第三像场包括具有第三最小特征大小的第三界定的辐射图案(例如，上部导电特征开口702的布局)。辐射与第三掩蔽层反应，以使第三掩蔽层的暴露于辐射的区比第三掩蔽层的不暴露于辐射的区可更多(或更少)地溶解在显影剂中。
在一些实施例中，第三掩蔽层的第一部分的大小/形状对应于投射到第三掩蔽层上第五位置处的第三最大像场大小。在另一些实施例中，第三掩蔽层的第一部分与上部IMD层的第一部分706大致垂直对准。在再一些实施例中，如果第三掩蔽层的第一部分处于所界定的重叠容差(例如，约1纳米(nm)到约300nm)范围内，则第三掩蔽层的第一部分与上部IMD层的第一部分706大致垂直对准。
随后，使第三掩模版710横越第三掩蔽层步进(例如，经由步进器)到第三掩蔽层之上的第六位置。然后，使辐射穿过第三掩模版710以将第三像场投射到第三掩蔽层的第二部分，由此与第三掩蔽层反应。应理解，不同于使第三掩模版步进跨越到第六位置，而是可另外在第六位置处有最大像场大小小于或等于第三最大像场大小的不同的掩模版，以将不同的像场投射到第三掩蔽层的第二部分。
在一些实施例中，第三掩蔽层的第二部分的大小/形状对应于通过第六位置处的第三掩模版710被投射到第三掩蔽层上的第三最大像场大小。在另一些实施例中，第三掩蔽层的第二部分与上部IMD层的第二部分708大致垂直对准。在再一些实施例中，如果第三掩蔽层的第二部分处于所界定的重叠容差范围内，则第三掩蔽层的第二部分与上部IMD层的第二部分708大致垂直对准。
然后，通过将第三掩蔽层暴露于显影剂以移除第三掩蔽层的暴露(或不暴露)于辐射的部分，对第三掩蔽层进行显影。接着执行刻蚀工艺(例如，湿式刻蚀或干式刻蚀)以移除上部IMD层704的未掩蔽的部分(例如，不被显影的第三掩蔽层覆盖的部分)，由此在上部IMD层704中形成所述多个上部导电特征开口702。随后，从上部IMD层704剥离第三掩蔽层的剩余部分。
如图8所示，在上部IMD层704中形成多个上部导电特征802。在一些实施例中，形成上部导电特征802的工艺包括：在上部IMD层704上沉积导电层(图中未示出)，以及填充上部导电特征开口702(参见例如图7)。随后，在导电层上及上部IMD层704内执行平坦化工艺(例如，化学机械平坦化(chemical-mechanical planarization，CMP))，以形成上部导电特征802。在一些实施例中，导电层可包含例如铜、铝等。在另一些实施例中，导电层可通过例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapordeposition，PVD)、原子层沉积(atomic layer deposition，ALD)、溅射、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积。
如图9所示，在上部IMD层704及上部导电特征802上形成第二钝化层520，第二钝化层520具有第一部分902及第二部分904。在一些实施例中，第二钝化层的第一部分902与上部IMD层的第一部分706大致垂直对准(参见例如图7)。在另一些实施例中，第二钝化层的第二部分904与上部IMD层的第二部分708大致垂直对准(参见例如图7)。
在一些实施例中，形成第二钝化层520的工艺包括：在上部IMD层704及上部导电特征802上沉积或生长第二介电层522。在另一些实施例中，在第二介电层522上沉积或生长第三介电层524，且在第三介电层524上沉积或生长第四介电层526。在另一些实施例中，第二介电层522、第三介电层524及第四介电层526可通过CVD、PVD、ALD、热氧化、溅射、一些其他沉积或生长工艺或者上述的组合来沉积或生长。
如图10所示，在第二钝化层520中形成多个导通孔开口1002。在一些实施例中，形成所述多个导通孔开口1002的工艺包括对第二钝化层520执行第二图案化工艺。在另一些实施例中，第二图案化工艺实质上相同于第一图案化工艺，但利用第四掩模版1004而非第三掩模版710来将第四像场投射到第四掩蔽层(图中未示出)上。第二图案化工艺移除第二钝化层520的未掩蔽的部分，由此在第二钝化层520中形成导通孔开口1002。
在一些实施例中，第四掩模版1004具有小于约2,500mm2的第四最大像场大小。更具体来说，第四最大像场大小可小于或等于约858mm2。在这些实施例中，第四最大像场大小可具有小于或等于约26mm的最大x轴尺寸以及小于或等于约33mm的最大y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第四最大像场大小可实质上相同于第一最大像场大小和/或第三最大像场大小。
在一些实施例中，第四掩模版1004投射小于约0.5μm的第四最小特征大小。更具体来说，第四最小特征大小可小于约45nm。在另一些实施例中，第四最小特征大小实质上相同于第一最小特征大小和/或第三最小特征大小。
如图11所示，在第二钝化层520上形成第一导电层1102，且第一导电层1102至少部分地填充所述多个导通孔开口1002(参见例如图10)。在一些实施例中，第一导电层的第一部分1104与第二钝化层的第一部分902大致垂直对准(参见例如图10)。在另一些实施例中，第一导电层的第二部分1106与第二钝化层的第二部分904大致垂直对准(参见例如图10)。在另一些实施例中，第一导电层1102可通过例如CVD、PVD、ALD、溅射、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来形成。在再一些实施例中，第一导电层1102可包含例如铝(Al)、铜(Cu)、钨(W)、金(Au)等。
如图12所示，在第二钝化层520之上/第二钝化层520内形成多个导通孔528。在一些实施例中，导通孔528的形成完成了第一ICU 406a及第二ICU 406b的形成。在一些实施例中，形成所述多个导通孔528的工艺包括对第一导电层1102执行第三图案化工艺(参见例如图11)。在另一些实施例中，第三图案化工艺实质上相同于第一图案化工艺，但利用第五掩模版1202而非第三掩模版710来将第五像场投射到第五掩蔽层(图中未示出)上。第三图案化工艺移除第一导电层1102的未掩蔽的部分，由此在第二钝化层520之上/第二钝化层520内形成导通孔528。
在一些实施例中，第五掩模版1202具有小于约2,500mm2的第五最大像场大小。更具体来说，第五最大像场大小可小于或等于约858mm2。在这些实施例中，第五最大像场大小可具有小于或等于约26mm的最大x轴尺寸以及小于或等于约33mm的最大y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第五最大像场大小可实质上相同于第一最大像场大小、第三最大像场大小和/或第四最大像场大小。
在一些实施例中，第五掩模版1202投射小于约0.5μm的第五最小特征大小。更具体来说，第五最小特征大小可小于约45nm。在另一些实施例中，第五最小特征大小实质上相同于第一最小特征大小、第三最小特征大小和/或第四最小特征大小。
如图13所示，在第二钝化层520及所述多个导通孔528之上形成介电层1302，介电层1302具有第一部分1304及第二部分1306。在一些实施例中，介电层的第一部分1304与第二钝化层的第一部分902大致垂直对准(参见例如图9)。在另一些实施例中，介电层的第二部分1306与第二钝化层的第二部分904大致垂直对准(参见例如图9)。在另一些实施例中，形成介电层1302的工艺包括：通过CVD、PVD、ALD、热氧化、溅射、一些其他沉积或生长工艺或者上述的组合来沉积或生长第一钝化层102。在另一些实施例中，介电层1302可包含例如氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)等。
如图14所示，在第二钝化层520及所述多个导通孔528上形成具有多个开口114的第一钝化层102，第一钝化层102具有第一部分106a及第二部分106b。在一些实施例中，第一钝化层的第一部分106a对应于介电层的第一部分1304(参见例如图13)。在另一些实施例中，第一钝化层的第二部分106b对应于介电层的第二部分1306(参见例如图9)。
在一些实施例中，形成第一钝化层102的工艺包括对介电层1302执行第四图案化工艺(参见例如图13)。在另一些实施例中，第四图案化工艺实质上相同于第一图案化工艺，但利用第一掩模版108而非第三掩模版710来将第一像场投射到第一掩蔽层(图中未示出)上。第四图案化工艺移除介电层1302的未掩蔽的部分，由此形成其中设置有所述多个开口的第一钝化层102。
在一些实施例中，第一掩模版108具有小于约2,500mm2的第一最大像场大小。更具体来说，第一最大像场大小可小于或等于约858mm2。在这些实施例中，第一最大像场大小可具有小于或等于约26mm的最大x轴尺寸以及小于或等于约33mm的最大y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第一最大像场大小可实质上相同于第一最大像场大小、第三最大像场大小、第四最大像场大小和/或第五最大像场大小。
在一些实施例中，第一掩模版108投射小于约0.5μm的第一最小特征大小。更具体来说，第一最小特征大小可小于约45nm。在另一些实施例中，第一最小特征大小实质上相同于第一最小特征大小、第三最小特征大小、第四最小特征大小和/或第五最小特征大小。
如图15所示，在第一钝化层102及导通孔528之上形成第二导电层1502。在一些实施例中，形成第二导电层1502的工艺包括：在第一钝化层102上以及至少部分地在第一钝化层102的开口114中沉积第二导电层1502。在另一些实施例中，第二导电层1502被沉积成在第一钝化层的第一部分106a及第二部分106b之上延伸的连续的层。在另一些实施例中，第二导电层1502可通过例如CVD、PVD、ALD、溅射、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积。在再一些实施例中，第二导电层1502可包含例如铝(Al)、铜(Cu)、钨(W)、金(Au)、一些其他导电材料或上述的组合。
如图16所示，在第一钝化层102及导通孔528上形成多个图案化的导电层202。在一些实施例中，图案化的导电层202中的至少一者通过对设置在第一ICU 406a与第二ICU406b之间的第一钝化层102的区进行桥接，将第一ICU 406a电耦合到第二ICU 406b。在另一些实施例中，设置在第一ICU 406a与第二ICU 406b之间的第一钝化层102的区是设置在隔离区408之上，隔离区408将第一ICU 406a与第二ICU 406b电隔离。在再一些实施例中，图案化的导电层202是重布线层(RDL)。
在一些实施例中，形成图案化的导电层202的工艺包括对第二导电层1502执行第五图案化工艺(参见例如图15)。在另一些实施例中，第五图案化工艺包括：在第二导电层1502上形成第二掩蔽层(图中未示出)(例如，负性/正性光刻胶)。第二掩蔽层可通过例如旋涂工艺形成。
具有第二最大像场大小的第二掩模版204位于第二掩蔽层之上的第三位置处，所述第二最大像场大小是在投射第二最小特征大小时第二掩模版204可暴露于辐射的最大面积。在一些实施例中，第二最大像场大小大于约858mm2。在这些实施例中，第二最大像场大小可具有大于约26mm的最小x轴尺寸以及大于约33mm的最小y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第二最大像场大小可大于或等于约2,500mm2。在这些实施例中，第二最大像场大小可具有大于或等于约50mm的最小x轴尺寸以及大于或等于约50mm的最小y轴尺寸(例如，垂直于x轴尺寸)。在另一些实施例中，第二最小特征大小可大于或等于约0.5μm。在再一些实施例中，第二最小特征大小可大于第一最小特征大小、第三最小特征大小、第四最小特征大小及第五最小特征大小。
然后，使辐射穿过第三位置处的第二掩模版204，以使覆盖第一钝化层的第一部分106a的大部分及第二部分106b的大部分的第二像场投射到第二掩蔽层的第一部分上。第二像场包括具有第二最小特征大小的第二界定的辐射图案。辐射与第二掩蔽层反应，以使第二掩蔽层的暴露于辐射的区比第二掩蔽层的不暴露于辐射的区可更多(或更少)地溶解在显影剂中。
在一些实施例中，第二掩蔽层的第一部分的大小/形状对应于投射到第二掩蔽层上第三位置处的第二最大像场大小。在另一些实施例中，第二掩蔽层的第一部分覆盖第一钝化层的第一部分106a的大部分及第二部分106b的大部分。在另一些实施例中，第二掩蔽层的第一部分具有被第一钝化层的第一部分106a与第二部分106b的组合外围围绕的外围。在其他实施例中，第二掩蔽层的第一部分的外围与第一钝化层的第一部分106a与第二部分106b的组合外围大致垂直对准。
然后，通过将第二掩蔽层暴露于显影剂以移除第二掩蔽层的暴露(或不暴露)于辐射的部分，对第二掩蔽层进行显影。接着执行刻蚀工艺(例如，湿式刻蚀或干式刻蚀)以移除第二导电层1502的未掩蔽的部分(例如，不被显影的第二掩蔽层覆盖的部分)，由此形成所述多个图案化的导电层202。随后，从图案化的导电层202剥离第二掩蔽层的剩余部分。
如图17所示，在第一钝化层102及图案化的导电层202之上形成第三钝化层532。在一些实施例中，第三钝化层532可形成有实质上平坦的上表面。在另一些实施例中，形成第三钝化层532的工艺可包括：通过CVD、PVD、ALD、热氧化、溅射、一些其他沉积或生长工艺或者上述的组合来沉积或生长第三钝化层532。在再一些实施例中，第三钝化层532的形成完成了大场集成电路208的形成。
通过以第二像场206形成图案化的导电层202，无需使投射在第一位置处的第一像场与投射在第二位置处的第一像场交叠便可形成大场集成电路208。因此，无需场拼接工艺(或通过减少形成大场集成电路208所需要的场拼接工艺的数目)便可形成大场集成电路208。因此，用于形成大场集成电路208的循环时间可减少。另外，由于无需场拼接工艺便可形成大场集成电路208，因此可能不需要放宽最小特征大小来补偿场拼接工艺。因此，大场集成电路上的半导体元件的密度可增大。
如图18所示，通过从半导体晶片104单体化出大场集成电路208形成大场管芯304(参见例如图17)。在一些实施例中，大场管芯304包括设置在半导体衬底402上的大场集成电路208。在另一些实施例中，形成大场管芯304的工艺包括：在半导体晶片104内执行一系列切割以形成多个切割道306。随后，对半导体晶片104施加机械力以从半导体晶片104单体化出大场管芯304。在另一些实施例中，可通过例如执行机械锯切、雷射切割等执行切割。
如图19所示，提供一种形成循环时间减少的大场管芯的方法的一些实施例的流程图1900。尽管在本文中将图19所示流程图1900说明并阐述为一系列动作或事件，然而应理解，此类动作或事件的所说明的次序不应被解释为具有限制性意义。例如，一些动作可以不同的次序发生及/或与除本文中所说明及/或阐述的动作或事件以外的其他动作或事件同步地发生。此外，可能并非需要所有所说明的动作来实施本文中的说明的一个或多个方面或实施例，且本文中所绘示的一个或多个动作可以一个或多个单独的动作及/或阶段施行。
在1902中，在半导体晶片上形成大场集成电路(IC)。图7到图17示出与动作1902对应的一些实施例的一系列剖视图。
在1902a中，为了形成大场集成电路，在半导体晶片上形成第一集成电路单元(ICU)及第二集成电路单元。图7到图12示出与动作1902a对应的一些实施例的一系列剖视图。
在1902b中，在第一ICU及第二ICU之上形成介电层，介电层具有覆盖第一ICU的第一部分及覆盖第二ICU的第二部分。图13示出与动作1902b对应的一些实施例的剖视图。
在1902c中，通过将第一像场投射在介电层的第一部分之上对介电层的第一部分进行图案化。图14示出与动作1902c对应的一些实施例的剖视图。
在1902d中，通过将第一像场投射在介电层的第二部分之上对介电层的第二部分进行图案化，其中对介电层的第一部分及第二部分进行图案化会形成具有第三部分及第四部分的钝化层，第三部分对应于介电层的第一部分，第四部分对应于介电层的第二部分。图14示出与动作1902d对应的一些实施例的剖视图。
在1902e中，在钝化层上形成导电层。图15示出与动作1902e对应的一些实施例的剖视图。
在1902f中，通过将第二像场投射在导电层之上对导电层进行图案化，第二像场覆盖钝化层的第三部分的大部分及第四部分的大部分。通过对导电层进行图案化来形成将第一ICU电耦合到第二ICU的图案化的导电层。图16示出与动作1902f对应的一些实施例的剖视图。
在1904中，通过从半导体晶片单体化出大场集成电路来形成大场管芯。图18示出与动作1904对应的一些实施例的剖视图。
在一些实施例中，本申请提供一种形成集成电路的方法。所述方法包括：在半导体晶片之上形成第一层，所述第一层具有第一部分及第二部分。通过使辐射穿过第一掩模版以将第一像场投射在所述第一层的所述第一部分之上，对所述第一层的所述第一部分进行图案化，其中所述第一层的所述第一部分对应于所述第一像场。通过使辐射穿过第二掩模版以将第二像场投射在所述第一层的所述第二部分之上，对所述第一层的所述第二部分进行图案化，其中所述第一层的所述第二部分对应于所述第二像场。在所述第一层之上形成第二层。通过使辐射穿过第三掩模版以将第三像场投射在所述第二层之上，对所述第二层进行图案化，其中所述第三像场覆盖所述第一层的所述第一部分的大部分及所述第二部分的大部分。在一实施例中，图案化的所述第二层的区沿着所述第一层从所述第一层的所述第一部分连续地延伸到所述第一层的所述第二部分。在一实施例中，图案化的所述第二层将设置在所述第一层的所述第一部分的上表面之下的第一导通孔电耦合到设置在所述第一层的所述第二部分的上表面之下的第二导通孔。在一实施例中，所述第一像场包括第一最小特征大小，所述第二像场包括第二最小特征大小，且所述第三像场包括第三最小特征大小，所述第三最小特征大小大于所述第一最小特征大小及所述第二最小特征大小。在一实施例中，所述方法还包括：在所述半导体晶片之上形成金属间介电(IMD)层，其中所述第一层形成在所述金属间介电层之上。在一实施例中，所述方法还包括：在所述金属间介电层上形成第一钝化层，其中所述第一钝化层设置在所述第一层与所述金属间介电层之间。在一实施例中，所述第一层是形成在所述第一钝化层上的第二钝化层。在一实施例中，所述第二层形成在所述第二钝化层上，且其中对所述第二层进行图案化形成图案化的第二层，所述图案化的第二层将设置在所述第一层的所述第一部分之下的第一导通孔电耦合到设置在所述第一层的所述第二部分之下的第二导通孔。在一实施例中，形成所述第一钝化层包括：在所述金属间介电层的上表面上形成介电层，所述介电层具有分别与所述第一层的所述第一部分及所述第二部分大致垂直对准的第三部分及第四部分，通过使辐射穿过第四掩模版对所述介电层的所述第三部分进行图案化，以在所述介电层的所述第三部分中形成第一通孔开口，其中所述介电层的所述第三部分对应于所述第四掩模版的像场，且通过使辐射穿过第五掩模版对所述介电层的所述第四部分进行图案化，以在所述介电层的所述第四部分中形成第二通孔开口，其中所述介电层的所述第四部分对应于所述第五掩模版的像场。在一实施例中，形成所述第一导通孔及所述第二导通孔包括：在所述第一钝化层之上形成填充所述第一通孔开口及所述第二通孔开口二者的导电层，所述导电层具有分别与所述介电层的所述第三部分及所述第四部分大致垂直对准的第五部分及第六部分，通过使辐射穿过第六掩模版对所述导电层的所述第五部分进行图案化，以形成所述第一导通孔，其中所述导电层的所述第五部分对应于所述第六掩模版的像场，且通过使辐射穿过第七掩模版对所述导电层的所述第六部分进行图案化，以形成所述第二导通孔，其中所述导电层的所述第六部分对应于所述第七掩模版的像场。
在其他实施例中，本申请提供一种形成集成电路的方法。所述方法包括：通过使辐射穿过第一掩模版以将第一像场投射到半导体晶片的第一区，在所述半导体晶片的所述第一区上形成第一集成电路单元(ICU)，其中所述半导体晶片的所述第一区对应于所述第一掩模版的最大像场大小。通过使辐射穿过第二掩模版以将第二像场投射到所述半导体晶片的第二区，在所述半导体晶片的所述第二区上形成第二集成电路单元，其中所述半导体晶片的所述第二区对应于所述第二掩模版的最大像场大小，且其中隔离区将所述第一集成电路单元与所述第二集成电路单元分离并电隔离。在所述第一集成电路单元、所述隔离区及所述第二集成电路单元之上形成钝化层。在钝化层之上形成导电层。通过使辐射穿过第三掩模版以将第三像场投射到所述半导体晶片，对所述导电层进行图案化，其中所述第三像场覆盖所述半导体晶片的所述第一区的大部分及所述第二区的大部分。在一实施例中，图案化的所述导电层将所述第一集成电路单元电耦合到所述第二集成电路单元。在一实施例中，所述第一像场界定所述第一集成电路单元的最小特征大小，所述第二像场界定所述第二集成电路单元的最小特征大小，且所述第三像场界定图案化的所述导电层的最小特征大小，其中图案化的所述导电层的所述最小特征大小大于所述第一集成电路单元的所述最小特征大小及所述第二集成电路单元的所述最小特征大小二者。在一实施例中，所述第一集成电路单元的所述最小特征大小实质上相同于所述第二集成电路单元的所述最小特征大小。在一实施例中，所述第一像场包括第一辐射图案，且所述第二像场包括第二辐射图案，所述第二辐射图案实质上相同于所述第一辐射图案。在一实施例中，图案化的所述导电层通过对设置在所述隔离区之上的所述钝化层的区进行桥接，将所述第一集成电路单元电耦合到所述第二集成电路单元。在一实施例中，所述第一集成电路单元包括第一导通孔，所述第二集成电路单元包括第二导通孔，设置在所述隔离区之上的所述钝化层的所述区具有设置在所述第一导通孔的最上表面及所述第二导通孔的最上表面之上的最上表面，且图案化的所述导电层从所述第一导通孔垂直延伸、沿着设置在所述隔离区之上的所述钝化层的所述区的所述上表面横向延伸并垂直延伸到所述第二导通孔。在一实施例中，所述方法还包括：从所述半导体晶片单体化出所述集成电路以形成管芯，其中所述管芯包括所述第一集成电路单元、所述隔离区、所述第二集成电路单元及图案化的所述导电层。
在另一些实施例中，本申请提供一种集成电路。所述集成电路包括半导体衬底。第一集成电路单元(ICU)设置在所述半导体衬底的第一区之上。第二集成电路单元设置在所述半导体衬底的第二区之上。隔离区设置在所述第一集成电路单元与所述第二集成电路单元之间，其中所述隔离区将所述第一集成电路单元与所述第二集成电路单元电隔离。钝化层覆盖所述第一集成电路单元、所述隔离区及所述第二集成电路单元。图案化的导电层设置在所述钝化层之上且将所述第一集成电路单元电耦合到所述第二集成电路单元，其中所述图案化的导电层通过对覆盖所述隔离区的所述钝化层的一部分进行桥接将所述第一集成电路单元电耦合到所述第二集成电路单元。在一实施例中，所述图案化的导电层的最小特征大小大于所述第一集成电路单元的最小特征大小及所述第二集成电路单元的最小特征大小二者。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (17)

1.一种形成集成电路的方法，其特征在于，所述方法包括：
在半导体晶片之上形成第一层，所述第一层具有第一部分及第二部分；
通过使辐射穿过第一掩模版以将第一像场投射在所述第一层的所述第一部分之上，对所述第一层的所述第一部分进行图案化，其中所述第一层的所述第一部分对应于所述第一像场；
通过使辐射穿过第二掩模版以将第二像场投射在所述第一层的所述第二部分之上，对所述第一层的所述第二部分进行图案化，其中所述第一层的所述第二部分对应于所述第二像场；
在所述第一层之上形成第二层；以及
通过使辐射穿过第三掩模版以将第三像场投射在所述第二层之上，对所述第二层进行图案化，其中所述第三像场覆盖所述第一层的所述第一部分的大部分及所述第二部分的大部分，
其中所述第一像场包括第一最小特征大小，所述第二像场包括第二最小特征大小，且所述第三像场包括第三最小特征大小，且
其中所述第三最小特征大小大于所述第一最小特征大小及所述第二最小特征大小。
2.根据权利要求1所述的方法，其特征在于，图案化的所述第二层的区沿着所述第一层从所述第一层的所述第一部分连续地延伸到所述第一层的所述第二部分。
3.根据权利要求1所述的方法，其特征在于，图案化的所述第二层将设置在所述第一层的所述第一部分的上表面之下的第一导通孔电耦合到设置在所述第一层的所述第二部分的上表面之下的第二导通孔。
4.根据权利要求1所述的方法，其特征在于，还包括：
在所述半导体晶片之上形成金属间介电(IMD)层，其中所述第一层形成在所述金属间介电层之上。
5.根据权利要求4所述的方法，其特征在于，还包括：
在所述金属间介电层上形成第一钝化层，其中所述第一钝化层设置在所述第一层与所述金属间介电层之间。
6.根据权利要求5所述的方法，其特征在于，所述第一层是形成在所述第一钝化层上的第二钝化层。
7.根据权利要求6所述的方法，其特征在于，所述第二层形成在所述第二钝化层上，且其中对所述第二层进行图案化形成图案化的第二层，所述图案化的第二层将设置在所述第一层的所述第一部分之下的第一导通孔电耦合到设置在所述第一层的所述第二部分之下的第二导通孔。
8.根据权利要求7所述的方法，其特征在于，形成所述第一钝化层包括：
在所述金属间介电层的上表面上形成介电层，所述介电层具有分别与所述第一层的所述第一部分及所述第二部分大致垂直对准的第三部分及第四部分；
通过使辐射穿过第四掩模版对所述介电层的所述第三部分进行图案化，以在所述介电层的所述第三部分中形成第一通孔开口，其中所述介电层的所述第三部分对应于所述第四掩模版的像场；且
通过使辐射穿过第五掩模版对所述介电层的所述第四部分进行图案化，以在所述介电层的所述第四部分中形成第二通孔开口，其中所述介电层的所述第四部分对应于所述第五掩模版的像场。
9.根据权利要求8所述的方法，其特征在于，形成所述第一导通孔及所述第二导通孔包括：
在所述第一钝化层之上形成填充所述第一通孔开口及所述第二通孔开口二者的导电层，所述导电层具有分别与所述介电层的所述第三部分及所述第四部分大致垂直对准的第五部分及第六部分；
通过使辐射穿过第六掩模版对所述导电层的所述第五部分进行图案化，以形成所述第一导通孔，其中所述导电层的所述第五部分对应于所述第六掩模版的像场；且
通过使辐射穿过第七掩模版对所述导电层的所述第六部分进行图案化，以形成所述第二导通孔，其中所述导电层的所述第六部分对应于所述第七掩模版的像场。
10.一种形成集成电路的方法，其特征在于，所述方法包括：
通过使辐射穿过第一掩模版以将第一像场投射到半导体晶片的第一区，在所述半导体晶片的所述第一区上形成第一集成电路单元(ICU)，其中所述半导体晶片的所述第一区对应于所述第一掩模版的最大像场大小；
通过使辐射穿过第二掩模版以将第二像场投射到所述半导体晶片的第二区，在所述半导体晶片的所述第二区上形成第二集成电路单元，其中所述半导体晶片的所述第二区对应于所述第二掩模版的最大像场大小，且其中隔离区将所述第一集成电路单元与所述第二集成电路单元分离并电隔离；
在所述第一集成电路单元、所述隔离区及所述第二集成电路单元之上形成钝化层；
在所述钝化层之上形成导电层；以及
通过使辐射穿过第三掩模版以将第三像场投射到所述半导体晶片，对所述导电层进行图案化，其中所述第三像场覆盖所述半导体晶片的所述第一区的大部分及所述第二区的大部分，
其中所述第一像场界定所述第一集成电路单元的最小特征大小，所述第二像场界定所述第二集成电路单元的最小特征大小，所述第三像场界定图案化的所述导电层的最小特征大小，且
其中图案化的所述导电层的所述最小特征大小大于所述第一集成电路单元的所述最小特征大小及所述第二集成电路单元的所述最小特征大小二者。
11.根据权利要求10所述的方法，其特征在于，图案化的所述导电层将所述第一集成电路单元电耦合到所述第二集成电路单元。
12.根据权利要求10所述的方法，其特征在于，所述第一集成电路单元的所述最小特征大小实质上相同于所述第二集成电路单元的所述最小特征大小。
13.根据权利要求12所述的方法，其特征在于，所述第一像场包括第一辐射图案，且所述第二像场包括第二辐射图案，所述第二辐射图案实质上相同于所述第一辐射图案。
14.根据权利要求13所述的方法，其特征在于，图案化的所述导电层通过对设置在所述隔离区之上的所述钝化层的区进行桥接，将所述第一集成电路单元电耦合到所述第二集成电路单元。
15.根据权利要求14所述的方法，其特征在于，
所述第一集成电路单元包括第一导通孔；
所述第二集成电路单元包括第二导通孔；
设置在所述隔离区之上的所述钝化层的所述区具有设置在所述第一导通孔的最上表面及所述第二导通孔的最上表面之上的最上表面；且
图案化的所述导电层从所述第一导通孔垂直延伸、沿着设置在所述隔离区之上的所述钝化层的所述区的所述上表面横向延伸并垂直延伸到所述第二导通孔。
16.根据权利要求15所述的方法，其特征在于，还包括：
从所述半导体晶片单体化出所述集成电路以形成管芯，其中所述管芯包括所述第一集成电路单元、所述隔离区、所述第二集成电路单元及图案化的所述导电层。
17.一种集成电路，其特征在于，包括：
半导体衬底；
第一集成电路单元(ICU)，设置在所述半导体衬底的第一区之上；
第二集成电路单元，设置在所述半导体衬底的第二区之上；
隔离区，设置在所述第一集成电路单元与所述第二集成电路单元之间，其中所述隔离区将所述第一集成电路单元与所述第二集成电路单元电隔离；
钝化层，覆盖所述第一集成电路单元、所述隔离区及所述第二集成电路单元；以及
图案化的导电层，设置在所述钝化层之上且将所述第一集成电路单元电耦合到所述第二集成电路单元，其中所述图案化的导电层通过对覆盖所述隔离区的所述钝化层的一部分进行桥接将所述第一集成电路单元电耦合到所述第二集成电路单元，其中所述图案化的导电层的最小特征大小大于所述第一集成电路单元的最小特征大小及所述第二集成电路单元的最小特征大小二者。
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