KR102293695B1 - 스트레스를 감소시키기 위한 폴리머 층의 패터닝 - Google Patents

스트레스를 감소시키기 위한 폴리머 층의 패터닝 Download PDF

Info

Publication number
KR102293695B1
KR102293695B1 KR1020190112011A KR20190112011A KR102293695B1 KR 102293695 B1 KR102293695 B1 KR 102293695B1 KR 1020190112011 A KR1020190112011 A KR 1020190112011A KR 20190112011 A KR20190112011 A KR 20190112011A KR 102293695 B1 KR102293695 B1 KR 102293695B1
Authority
KR
South Korea
Prior art keywords
polymer layer
layer
redistribution
forming
polymer
Prior art date
Application number
KR1020190112011A
Other languages
English (en)
Other versions
KR20200050359A (ko
Inventor
시-밍 첸
칭-티엔 수
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200050359A publication Critical patent/KR20200050359A/ko
Application granted granted Critical
Publication of KR102293695B1 publication Critical patent/KR102293695B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 디바이스를 형성하는 방법은 웨이퍼의 반도체 기판 위에 복수의 금속 패드를 형성하는 단계와, 상기 복수의 금속 패드를 덮는 패시베이션 층을 형성하는 단계와, 상기 패시베이션 층을 패터닝하여 상기 복수의 금속 패드를 드러내는 단계와, 상기 패시베이션 층 위에 제1 폴리머 층을 형성하는 단계와, 상기 제1 폴리머 층 및 상기 패시베이션 층으로 연장되는 복수의 재배선 라인을 형성하여 상기 복수의 금속 패드에 연결시키는 단계와, 상기 제1 폴리머 층 위에 제2 폴리머 층을 형성하는 단계, 및 상기 제2 폴리머 층을 패터닝하여 상기 복수의 재배선 라인을 드러내는 단계를 포함한다. 상기 제1 폴리머 층은 또한, 상기 제2 폴리머 층의 잔여부의 개구를 통해 드러난다.

Description

스트레스를 감소시키기 위한 폴리머 층의 패터닝{PATTERNING POLYMER LAYER TO REDUCE STRESS}
집적 회로의 형성에 있어서, 트랜지스터와 같은 디바이스가 웨이퍼 내의 반도체 기판의 표면에 형성된다. 그 후에, 집적 회로 디바이스 위에 상호연결 구조물이 형성된다. 금속 패드가 상호연결 구조물 위에 형성되고, 상호연결 구조물에 전기적으로 결합된다. 패시베이션 층 및 제1 폴리머 층은 금속 패드 상에 형성되고, 금속 패드는 패시베이션 층 및 제1 폴리머 층의 개구를 통해 노출된다.
그 후에, 금속 패드의 최상부 표면에 연결되도록 재배선(redistribution) 라인이 형성되고, 뒤이어 재배선 라인 상에 제2 폴리머 층이 형성된다. 언더-범프-금속화(UBM: Under-Bump-Metallurgy)가 제2 폴리머 층의 개구로 연장하여 형성되며, UBM은 재배선 라인에 전기적으로 연결된다. 그 후에, 솔더 볼이 UBM 상에 배치되고 리플로우된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것에 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 6a, 도 6b, 도 6c 및 도 7 내지 도 9는 일부 실시 예에 따른 패키지의 형성에서의 중간 단계의 단면도를 도시한다.
도 10 내지 도 13은 일부 실시 예에 따른 최상부 폴리머 층의 개구의 평면도를 도시한다.
도 14는 일부 실시 예에 따른 패키지의 일부의 단면도를 도시한다.
도 15 내지 도 23은 일부 실시 예에 따른 캡슐화된 디바이스 다이 및 스루-비아를 포함하는 패키지의 형성에서의 중간 단계의 단면도를 도시한다.
도 24는 일부 실시 예에 따른 패키지를 형성하기 위한 프로세스 흐름을 도시한다.
이하의 설명은 발명의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시 예, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 장치의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 한정하려는 의도는 아니다. 예를 들어, 다음의 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시 예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며, 그 자체로 논의되는 다양한 실시 예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, "아래에 위치하는(underlying)", "아래에(below)", "하부의(lower)", "위에 위치하는(overlying)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다.
패키지 및 그 형성 방법은 일부 실시 예에 따라 제공된다. 패키지의 형성의 중간 단계가 일부 실시 예에 따라 도시된다. 일부 실시 예의 일부 변형 예가 논의된다. 다양한 도면 및 예시적인 실시 예 전체에 걸쳐, 동일한 참조 번호는 동일한 요소를 지정하는 데 사용된다. 본 개시의 일부 실시 예에 따르면, 패키지 또는 디바이스 다이에서의 최상부 폴리머 층이 패턴되어, 최상부 폴리머 층에 의해 하위 층에 가해지는 응력을 감소시키므로, 패키지의 신뢰성이 향상되게 한다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 6c 및 도 7 내지 도 9는 본 개시의 일부 실시 예에 따른 패키지의 형성에서의 중간 단계의 단면도 및 평면도를 도시한다. 대응하는 프로세스는 또한 도 24에서 도시된 바와 같이 프로세스 흐름(200)에 개략적으로 반영된다.
도 1은 패키지 컴포넌트(20)의 단면도를 도시한다. 본 개시의 일부 실시 예에 따르면, 패키지 컴포넌트(20)는 집적 회로 디바이스(26)로 표현되는 능동 디바이스 및 가능하게는 수동 디바이스를 포함하는 디바이스 웨이퍼이다. 디바이스 웨이퍼(20)는 그 안에 복수의 칩(22)을 포함할 수 있고 칩(22)중 하나가 도시된다. 본 개시의 대안의 실시 예에 따르면, 패키지 컴포넌트(20)는 능동 디바이스 및/또는 수동 디바이스를 포함하거나 포함하지 않을 수 있는 인터포저(interposer) 웨이퍼이다. 본 개시의 또 다른 대안의 실시 예에 따르면, 패키지 컴포넌트(20)는 코어리스 패키지 기판 또는 코어를 갖는 패키지 기판을 포함하는 패키지 기판 스트립이다. 후속하는 설명에서, 디바이스 웨이퍼는 패키지 컴포넌트(20)의 예로서 설명된다. 본 개시의 실시 예는 인터포저 웨이퍼, 패키지 기판, 패키지 등에도 적용될 수 있다.
본 개시의 일부 실시 예에 따르면, 웨이퍼(20)는 반도체 기판(24) 및 반도체 기판(24)의 최상부 표면에 형성되는 피쳐를 포함한다. 반도체 기판(24)은 결정성 실리콘, 결정성 게르마늄, 실리콘 게르마늄, 또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V 족 화합물 반도체로 형성될 수 있다. 반도체 기판(24)은 또한 벌크 반도체 기판 또는 세미컨덕터-온-인슐레이터(SOI: Semiconductor-On-Insulator) 기판일 수 있다. 좁은 트렌치 격리(STI: Shallow Trench Isolation) 영역(도시되지 않음)이 반도체 기판(24)에 형성되어 반도체 기판(24)에서 활성 영역을 격리시킬 수 있다. 도시되지는 않았지만, 스루-비아가 반도체 기판(24) 내로 연장하도록 형성될 수 있으며, 스루-비아는 웨이퍼(20)의 대향 측면상의 피쳐를 전기적으로 상호 결합시키기 위해 사용된다.
본 개시의 일부 실시 예에 따르면, 웨이퍼(20)는 반도체 기판(24)의 최상부 표면 상에 형성되는 집적 회로 디바이스(26)를 포함한다. 집적 회로 디바이스(26)는 일부 실시 예에 따라 상보형 금속-산화물 반도체(CMOS) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 디바이스(26)의 세부 사항은 여기에서 설명되지 않는다. 대안의 실시 예에 따르면, 웨이퍼(20)는 인터포저를 형성하기 위해 사용되고, 기판(24)은 반도체 기판 또는 유전체 기판일 수 있다.
층간 유전체(ILD: inter-layer dielectric)(28)는 반도체 기판(24) 위에 형성되고 집적 회로 디바이스(26) 내의 트랜지스터(도시되지 않음)의 게이트 스택 사이의 공간을 채운다. 일부 실시 예에 따르면, ILD(28)는 포스포 실리케이트 글래스(PSG: Phospho Silicate Glass), 보로 실리케이트 글래스(BSG: Phospho Silicate Glass), 붕소 도핑된 포스포 실리케이트 글래스(BPSG: Boron-doped Phospho Silicate Glass), 불소 도핑된 실리케이트 글래스(FSG: Fluorine-doped Silicate Glass), 테트라에틸 오르토 실리케이트(TEOS: Tetra Ethyl Ortho Silicate) 등으로 형성된다. ILD(28)는 스핀 코팅, 유동성 화학적 기상 증착(FCVD: Flowable Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다. 본 개시의 일부 실시 예에 따르면, ILD(28)는 플라즈마 강화 화학적 기상 증착(PECVD: Plasma Enhanced Chemical Vapor Deposition), 저압 화학적 기상 증착(LPCVD: Low Pressure Chemical Vapor Deposition) 등과 같은 증착 방법을 사용하여 형성된다.
컨택 플러그(30)가 ILD(28)에 형성되고, 집적 회로 디바이스(26)를 상위의 금속 라인 및 비아에 전기적으로 연결하기 위해 사용된다. 본 개시의 일부 실시 예에 따르면, 컨택 플러그(30)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 이들의 합금 및/또는 이들의 다중 층에서 선택된 전도성 재료로 형성된다. 컨택 플러그(30)의 형성은 ILD(28)에 컨택 개구를 형성하고, 컨택 개구에 전도성 재료를 충전하며, 평탄화(화학적 기계 연마(CMP: Chemical Mechanical Polish) 프로세스 또는 기계적 그라인딩 프로세스와 같은)를 수행하여, 컨택 플러그(30)의 최상부 표면을 ILD(28)의 최상부 표면과 평평하게 하여 형성된다.
ILD(28) 및 컨택 플러그(30)상에 상호연결 구조물(32)이 위치한다. 상호연결 구조물(32)은 (금속 간 유전체(IMD: inter-metal Dielectrics)라고도 하는) 유전체 층(38) 에 형성되는 금속 라인(34) 및 비아(36)를 포함한다. 이하, 동일한 레벨의 금속 라인을 집합적으로 금속 층이라 칭한다. 본 개시의 일부 실시 예에 따르면, 상호연결 구조물(32)은 비아(36)를 통해 상호연결되는 금속 라인(34)을 포함하는 복수의 금속 층을 포함한다. 금속 라인(34) 및 비아(36)는 구리 또는 구리 합금으로 형성될 수 있으며, 또한 다른 금속으로 형성될 수도 있다. 본 개시의 일부 실시 예에 따르면, 유전체 층(38)은 저-k 유전체 재료로 형성된다. 저-k 유전체 재료로 유전 상수(k 값)는 예를 들어, 대략 3.0 보다 낮을 수 있다. 유전체 층(38)은 탄소 함유 저-k 유전체 재료, 수소실세스퀴옥산(HSQ: Hydrogen SilsesQuioxane), 메틸실세스퀴옥산(MSQ: MethylSilsesQuioxane) 등을 포함할 수 있다. 본 개시의 일부 실시 예에 따르면, 유전체 층(38)의 형성은 포로겐(porogen)-함유 유전체 재료를 성막하는 단계와, 다음으로 경화 프로세스를 수행하여 포로겐을 제거하여 형성되며, 이로 인해 잔여 유전체 층(38)은 다공성이다.
금속 라인(34) 및 비아(36)는 유전체 층(38)에 형성된다. 형성 프로세스는 단일 다마신(damascene) 및/또는 이중 다마신 프로세스를 포함할 수 있다. 단일 다마신 프로세스에서, 먼저 트랜치가 유전체 층(38) 중 하나에 형성되고, 뒤이어 트랜치가 전도성 재료로 충전된다. 그 후에, 화학적 기계 연마(CMP) 프로세스와 같은 평탄화가 수행되어 IMD 층의 최상부 표면보다 높은 전도성 재료의 잉여 부분을 제거하여, 트렌치 내에 금속 라인을 남긴다. 이중 다마신 프로세스에서, 트렌치 및 비어 개구 모두가 IMD 층에 형성되며, 비아 개구는 트렌치 아래에 위치되고 트렌치에 연결된다. 그후에, 전도성 재료가 트렌치 및 비아 개구에 채워져 금속 라인 및 비아를 각각 형성한다. 전도성 재료는 확산 장벽 층 및 확산 장벽 층 상의 구리 함유 금속 재료를 포함할 수 있다. 확산 장벽 층은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다.
금속 라인(34)은 (유전체 층(38A)으로 표시된) 유전체 층(38) 중 한 유전체 층에 있는 최상부 유전체 층에 금속 선, 금속 패드 또는 비아(34A로 표시)와 같은 최상부 전도성(금속) 피쳐를 포함한다. 일부 실시 예에 따르면, 유전체 층(38A)은 저 유전체 층(38)의 물질과 유사한 저-k 유전체 재료로 형성된다. 다른 실시 예에 따르면, 유전체 층(38A)은 실리콘 질화물, 언도우프드 실리케이트 글래스(USG: Undoped Silicate Glass), 실리콘 산화물 등을 포함할 수 있는 비- 저-k 유전체 재료로 형성된다. 유전체 층(38A)은 또한 예를 들어, 두 개의 USG 층과 그 사이의 실리콘 질화물 층을 포함하는 다층 구조물을 가질 수 있다. 최상부 금속 피쳐(34A)는 또한 구리 또는 구리 합금으로 형성될 수 있으며, 이중 다마신 구조물 또는 단일 다마신 구조물을 가질 수 있다. 유전체 층(38A)은 때로는 패시베이션 층으로 지칭된다.
금속 패드(42)는 금속 피쳐(34A) 위에 형성되고 금속 피쳐(34A)와 접촉한다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름에서 프로세스(202)로서 도시된다. 도시된 금속 패드(42)는 동일한 레벨에서 복수의 금속 패드를 나타낸다. 금속 패드(42)는 일부 실시 예에 따라 금속 라인(34) 및 비아(36)와 같은 전도성 피쳐를 통해 집적 회로 디바이스(26)에 전기적으로 연결될 수 있다. 금속 패드(42)는 알루미늄 패드 또는 알루미늄-구리 패드일 수 있고, 다른 금속 재료가 사용될 수도 있다. 본 개시의 일부 실시 예에 따르면, 금속 패드(42)는 대략 95 %보다 더 큰 알루미늄 백분율을 갖는다.
패터닝된 패시베이션 층(44)이 상호연결 구조물(32) 상에 형성된다. 각각의 프로세스는 도 24에서 도시된 프로세스 흐름에서 프로세스(204)로서 도시된다. 패시베이션 층(44)의 일부분은 금속 패드(42)의 에지부를 덮을 수 있고, 금속 패드(42)의 최상부 표면의 중심부는 패시베이션 층(44)의 개구(46)를 통해 노출된다. 패시베이션 층(44)은 단일 층 또는 복합 층일 수 있고, 비 다공성 재료로 형성될 수 있다. 본 개시의 일부 실시 예에 따르면, 패시베이션 층(44)은 실리콘 산화물 층 및 실리콘 산화물 층 상의 실리콘 질화물 층을 포함하는 복합 층이다.
도 2는 유전체 층(48)의 형성을 도시한다. 본 개시의 일부 실시 예에 따르면, 유전체 층(48)은 폴리이미드(polyimide), 폴리벤즈옥사졸(PBO: polybenzoxazole), 벤조시클로부텐(BCB: benzocyclobutene) 등과 같은 폴리머로 형성된다. 본 개시의 일부 실시 예에 따르면, 유전체 층(48)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 무기 유전체 재료로 형성된다. 후속하는 설명에서, 유전체 층(48)은 폴리머 층(48)으로 지칭되나, 유전체 층(48)은 다른 재료로 형성될 수 있다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름에서 프로세스(206)로서 도시된다. 폴리머 층(48)이 패턴되어, 금속 패드(42)의 중심부가 노출된다. 폴리머 층(48)은 포토레지스트와 같은 감광성 재료로 형성될 수 있고, 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트일 수 있다. 폴리머 층(48)의 형성 및 패터닝은 스핀 코팅 폴리머 층(48), 프리-베이킹(pre-baking) 폴리머 층(48)을 포함하고, 폴리머 층(48)에 대해 노광 프로세스 및 현상 프로세스를 수행하며, 폴리머 층(48)을 경화시키기 위한 또 다른 베이킹 프로세스를 수행할 수 있다. 폴리머 층(48)이 PBO로 형성되는 일부 실시 예에 따르면, 프리-베이킹은 대략 100℃ 내지 대략 180℃ 범위의 온도에서 수행될 수 있다. 프리-베이킹 기간은 대략 15 분 내지 대략 45 분 범위일 수 있다. 노광은 개구(46)의 패턴을 한정하는 투명 패턴 및 불투명 패턴을 갖는 리소그래피 마스크(미도시)를 사용하여 수행된다. 노광 후에, 현상 프로세스가 수행되어 폴리머 층(48)의 일부를 제거하므로, 하위의 금속 패드(42)를 노출시키는 개구(46)가 드러나게 한다. 일부 실시 예에 따르면, 폴리머 층(48)의 개구(46)는 패시베이션 층(44)의 개구(46)(도 1)보다 더 작다. 일부 실시 예에 따르면, 현상 후에, 하위 금속 패드(예컨대, 42)가 드러날 부분을 제외하곤, 폴리머 층(48)은 웨이퍼(20)의 전체 하위 부분을 덮는다.
현상 이후에, 경화 프로세스인 또 다른 베이킹 프로세스가 수행되어 폴리머 층(48)을 경화시킨다. 폴리머 층(48)이 PBO로 형성되는 일부 실시 예에 따르면, 베이킹 프로세스는 대략 250℃ 내지 대략 350℃ 범위의 온도에서 수행될 수 있다. 베이킹 기간은 대략 60 분 내지 대략 120 분 범위일 수 있다. 노광 프로세스 및 경화 프로세스를 통해, 폴리머 층(48)의 잔여부가 교차 결합되고, 후속 노광 및 현상 프로세스에 의해 패턴 및 제거되지 않을 것이다.
도 3은 전도성 트레이스(50)의 형성을 도시한다. 전도성 트레이스(50)는 일부 실시 예에 따라 재배선 라인(RDLs: Redistribution Lines)이라고 지칭된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름에서 프로세스(208)로서 도시된다. 본 개시의 일부 실시 예에 따르면, 전도성 트레이스(50)의 형성은 구리 층일 수 있는 블랭킷 금속 씨드 층을 성막하는 단계, 블랭킷 금속 씨드 층 상에 패터닝된 도금 마스크(미도시)를 형성하는 단계, 전도성 트레이스(50)를 도금하는 단계, 패터닝된 도금 마스크를 제거하는 단계, 패터닝된 도금 마스크에 의해 이전에 덮인 블랭킷 금속 씨드 층의 부분을 에칭하는 단계를 포함한다. 금속 씨드 층의 잔여부(50')와 도금된 재료(50")가 조합되어 전도성 트레이스(50)를 형성하며, 전도성 트레이스(50)는 도 3에 도시된 바와 같이, 폴리머 층(48)으로 연장되는 비아 부 및 폴리머 층(48) 상의 트레이스 부를 포함한다.
도 4a는 최상부 폴리머 층(52)의 형성을 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름에서 프로세스(210)로서 도시된다. 형성 프로세스는 폴리머 층(52)을 스핀-코팅하는 단계와, 다음으로 프리-베이킹 프로세스를 수행하는 단계를 포함할 수 있다. 본 개시의 일부 실시 예에 따르면, 폴리머 층(52)은 폴리이미드, PBO 등과 같은 감광성 폴리머로 형성된다. 폴리머 층(52)은 네거티브 포토레지스트 또는 포지티브 포토레지스트일 수 있다. 또한, 폴리머 층(48 및 52)는 모두 네거티브 포토레지스트이거나, 모두 포지티브 포토레지스트일 수 있으며, 폴리머 층(48 및 52) 중 하나는 포지티브 포토레지스트이고 다른 하나는 네거티브 포토레지스트일 수 있다. 폴리머 층(52)은 폴리머 층(48)의 폴리머와 동일한 유형의 폴리머(예를 들어, PBO 또는 폴리이미드)로 형성될 수 있다. 대안으로, 폴리머 층(52)은 폴리머 층(48)의 폴리머와 상이한 유형의 폴리머로 형성된다. 폴리머 층(48)이 PBO로 형성되는 일부 실시 예에 따르면, 프리-베이킹은 대략 100℃ 내지 대략 180℃ 범위의 온도에서 수행될 수 있다. 프리-베이킹 기간은 대략 15 분 내지 대략 45 분 범위일 수 있다.
도 4b는 도 4a에서 도시되는 웨이퍼(20)의 일부의 평면도를 도시하고, 일부 실시 예에 따른 RDLs(50) 및 폴리머 층(52)의 일부가 도시된다. 폴리머 층(52)이 RDLs(50)을 완전히 덮기 때문에, RDLs(50)은 점선을 사용하여 도시된다. RDLs(50)은 (금속) 패드 부분(50A) 및 패드 부분(50A)에 연결되는 트레이스 부분(50B)을 포함할 수 있다. RDLs(50)의 비아 부분(도 4a)은 패드 부분(50A) 또는 트레이스 부분(50B) 바로 아래에 형성될 수 있다. 비어 부분은 도시하지 않는다.
도 5는 일부 실시 예에 따른 폴리머 층(52)의 패터닝을 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름에서 프로세스(212)로서 도시된다. 패터닝은 폴리머 층(48)상에 노광 프로세스 및 현상 프로세스를 수행하는 단계와 또 다른 베이킹 프로세스를 수행하여 폴리머 층(52)을 경화시키는 단계를 포함할 수 있다. 노광은 투명한 패턴 및 불투명한 패턴을 갖는 리소그래피 마스크(미도시)를 사용하여 수행되어, 개구(56 및 58)의 패턴이 리소그래피 마스크에서 폴리머 층(52)으로 전사된다. 노광 후, 현상 프로세스가 수행되어, 하위 RDLs(50)와 중첩되게 개구(56)가 형성되고, 개구(58)가 형성되어 폴리머 층(48)을 드러낸다. 현상 프로세스에서, 폴리머 층(48)의 모든 잔여부가 경화되었고, 이전 프로세스에 의해 교차 링크되었기 때문에 (폴리머 층(48 및 52)이 PBO와 같은 동일한 유형의 재료로 형성되는 지의 여부에 관계 없이) 노출된 폴리머 층(48)은 제거되진 않을 것이다.
현상 프로세스 이후에, 경화 프로세스인 또 다른 베이킹 프로세스가 수행되어 폴리머 층(52)을 경화시킨다. 폴리머 층(52)이 PBO로 형성되는 일부 실시 예에 따르면, 베이킹 프로세스는 대략 250℃ 내지 대략 350℃ 범위의 온도에서 수행될 수 있다. 베이킹 기간은 대략 60 분 내지 대략 90 분 범위일 수 있다. 폴리머 층(48 및 52)이 상이한 재료나 또는 동일한 재료로 형성되는 지의 여부에 관계 없이, 폴리머 층(48 및 52)이 상이한 프로세스로 형성되기 때문에, 폴리머 층 사이에 구별 가능한 인터페이스가 있을 수 있다. 예를 들면, 2차 전자 현미경(SEM: Secondary Electron Microscopy) 또는 투과 전자 현미경(TEM: Transmission Electron Microscopy)을 사용하는 경우, 인터페이스가 구별될 수 있다.
도 6a는 언더-범프-금속화(UBMs: Under-Bump-Metallurgies)(60)의 형성을 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름에서 프로세스(214)로서 도시된다. 본 개시의 일부 실시 예에 따르면, UBMs(60)의 형성은 티타늄 층 및 티타늄 층 상의 구리 층을 포함할 수 있는 블랭킷 금속 씨드 층을 성막하는 단계, 블랭킷 금속 씨드 층 상에 패터닝된 도금 마스크(미도시)를 형성하는 단계, 패터닝된 도금 마스크의 개구에 구리와 같은 금속 재료를 도금하는 단계, 패터닝된 도금 마스크를 제거하는 단계, 패터닝된 도금 마스크에 의해 이전에 도포된 블랭킷 금속 씨드 층의 부분을 에칭하는 단계를 포함한다.
도 6b는 웨이퍼(2)의 일부의 평면도를 도시한다. 본 개시의 일부 실시 예에 따르면, 폴리머 층(52)의 잔여부(이하, 폴리머 아일랜드(52)라 지칭함)가 서로 분리된 격리된 아일랜드로 형성된다. 아일랜드 사이에서, 폴리머 아일랜드(48)가 노출된다. 일부 실시 예에 따르면, 폴리머 아일랜드(52)의 패턴의 디자인이 웨이퍼(20)(및 다이(22)) 상의 모든 RDLs(50)의 위치 및 크기를 결정하여 폴리머 아일랜드(52)가 모든 RDLs(50)을 커버하는 단계를 포함한다. 또한, 폴리머 아일랜드(52)가 상위 UBM(60)에 의해 가해지는 스트레스를 버퍼링하는 기능을 갖기 때문에, 폴리머 아일랜드(52)가 RDLs(50)의 에지로부터 측방향으로 확장되어, 각각의 폴리머 아일랜드(52)는 도 6a 및 도 6b 양자에 도시된 바와 같이, 하위 RDLs(50)의 상응하는 에지를 지나 연장되는 연장부를 구비한다. 연장부는 연장 거리(E1)(도 6a)에 대해 RDLs(50)의 모든 방향으로 부가된다. 연장 거리 E1은 너무 크거나 또는 너무 작을 수는 없다. 연장 거리(E1)가 너무 작으면, 폴리머 아일랜드(52)에 의해 제공된 버퍼링 기능이 손상된다. 연장 거리(E1)가 너무 크면, 폴리머 아일랜드(52)의 영역이 너무 커져서, 폴리머 아일랜드(52) 자체가 하위의 패시베이션 층(44)에 상당한 스트레스를 도입하므로, 패시베이션 층(44)에 크랙을 초래할 수 있다. 일부 실시 예에 따르면, 연장 거리(E1)가 폴리머 층(52)의 두께 T2(도 6a) 이상이어서 적절한 버퍼링을 제공하므로, UBM(60)에 의해 가해지는 스트레스가 적절히 흡수된다. 일부 실시 예에 따르면, 이웃한 별개의 폴리머 아일랜드(52) 사이의 최소 허용 간격(S1)(도 6b)이 있다. 최소 허용 간격(S1)은 대략 10 nm 이상일 수 있다. 이웃한 폴리머 아일랜드 사이의 간격(예를 들어, 도 6c의 S2)이 최소 간격(S1)보다 더 작은 것으로 밝혀지면, 도 6c에 도시된 바와 같이, 폴리머 층(52)의 일부가 남겨져, 이웃한 폴리머 아일랜드(52)를 단일 폴리머 아일랜드로 결합시킨다. 따라서, 웨이퍼(20)에서, 서로 별개의 두 개의 이웃한 폴리머 아일랜드(52)의 간격은 최소 허용 간격(S1)보다 더 작고, 최소 허용 간격(S1)보다 더 작은 간격을 갖는 모든 이웃한 폴리머 아일랜드(52)는 폴리머 층(52)의 일부를 연결시키므로 상호 연결된다.
도 7은 솔더 영역(62)의 형성을 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름에서 프로세스(216)로서 도시된다. 본 개시의 일부 실시 예에 따르면, 솔더 영역(62)의 형성은 UBM(60) 상에 솔더 볼을 배치하는 단계, 및 솔더 볼을 리플로우하는 단계를 포함한다. 대안의 실시 예에 따르면, 솔더 영역(62)의 형성은 UBM(60)을 도금하는데 사용되는 것과 동일한 도금 마스크를 사용하여 솔더 영역을 도금하는 단계, 및 도금 마스크가 제거되고 금속 씨드 층이 에칭된 후 도금된 솔더 영역을 리플로우하는 단계를 포함한다.
도 7은 또한 스크라이브 라인(64)을 따라 싱귤레이트되는 웨이퍼(20)의 싱귤레이션(다이-쏘우)를 도시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름에서 프로세스(218)로서 도시된다. 따라서, 칩(22)(다이(22) 또는 패키지 컴포넌트(22)로 지칭됨)은 서로 분리되고, 결과적으로 분리된 칩(22)이 또한 다이(22)로 지칭될 수 있다. 폴리머 층(52)이 패턴되었기 때문에, 스크라이브 라인(64)이 폴리머 층(52)에 없다. 싱귤레이션 프로세스에서, 스크라이브 라인(64)이 폴리머 층(48)을 통과하여 폴리머 아일랜드(52) 사이의 간격을 통과한다. 따라서, 싱귤레이션 프로세스에서, 싱귤레이션에 사용되는 블레이드는 폴리머 층(52)의 어떤 부분도 절단할 수 없다. 또한, 결과적으로 발생한 다이(22)에서, 폴리머 아일랜드(52)는 결과적으로 발생한 다이(22)의 에지로부터 측방향으로 이격될 수 있다.
다음에, 다이(22) 중 하나가 인터포저, 패키지 기판, 패키지, 디바이스 다이, 인쇄 회로 기판 등일 수 있는 패키지 컴포넌트(66)에 본딩된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름에서 프로세스(220)로서 도시된다. 언더필(underfill, 70)은 다이(22)와 패키지 컴포넌트(66) 사이의 갭 내에 배치될 수 있다. 언더필(70)은 폴리머 층(48)의 최상부 표면과 접촉할 수 있다. 또한, 언더필(70)은 폴리머 아일랜드(52)를 둘러싸는, 폴리머 아일랜드(52)의 측벽과 접촉하고, 폴리머 아일랜드(52)를 서로 분리시킬 수 있다. 따라서, 패키지(68)가 형성된다.
도 9는 일부 실시 예에 따른 패키지(68)를 도시한다. 이 실시 예는 개구(72)가 연속한 폴리머 층(52)에 의해 서로 격리된 별개의 개구를 가진 폴리머 층(52)에 형성되는 것을 제외하곤, 도 8의 실시 예와 유사하다. 언더필(70)이 개구(72) 내로 연장되어 폴리머 층(48)과 접촉할 것이다. 각각의 다이(22)(및 웨이퍼(20))의 일부분의 평면도가 상이한 패턴의 개구(72)를 가진 도 10 내지 도 13에 도시된다. 예를 들어, 도 10은 개구(72)가 스트립인 것을 도시한다. 도 11은 개구(72)가 원형인 것을 도시한다. 도 12는 개구(72)가 정사각형, 직사각형, 육각형, 팔각형 등과 같은 다각형일 수 있음을 도시한다. 개구(72)는 또한, 혼합된 패턴을 가질 수도 있다. 예를 들면, 도 13은 일부 개구(72)가 다각형인 형상을 갖는 것을 도시하나, 다른 개구(72)는 원형, 스트립 형상 등을 갖는 것을 도시한다. 개구(72)의 위치는 어떠한 RDLs(50)도 임의의 개구(72)를 통해 노출되지 않도록 선택된다.
일부 실시 예에 따르면, 개구(72)의 형성에서, 폴리머 층(52)은 스크라이브 라인(64)으로부터 제거되어(도 7), 스크라이브 라인(64)이 폴리머 층(52)에는 없다. 싱귤레이션 프로세스에서, 커팅 블레이드는 폴리머 층(48)을 절단하고, 폴리머 층(52)을 절단하지 않고 폴리머 층(52)의 잔여부 사이의 간격을 통해 통과한다. 폴리머 층(52)의 잔여부는 폴리머 층(52)에는 없는 스크라이브 선을 갖는 각각의 다이(22)에 일체형 피스(integrated piece)(내부에 개구(72)를 구비함)을 형성할 수 있다. 대안으로, 스크라이브 라인(64)에는 폴리머 층(52)의 일부가 남아 있고, 별개의 개구(72)가 또한 스크라이브 라인(64)에 형성된다. 따라서, 다이 싱귤레이션 프로세스에서, 폴리머 층(52)도 또한 절단된다.
도 6b, 도 6c 및 도 11 내지 도 13에 도시된 바와 같은 실시 예에서, 다이(22)에서 RDLs(50)의 총 면적은 A(㎛2)로 표시된다. 다이(22)의 총 면적은 B(㎛2)로 표시된다. 따라서, RDLs(50)의 밀도 C는 B/A이고 백분율로 표시된다. 폴리머 층(52)이 모든 RDLs(50) 및 추가 영역을 덮기 때문에, 다이(22)의 총 면적으로 나뉘어진 다이(22)에서의 폴리머 층(52)의 총 면적인 폴리머 층(52)의 폴리머 밀도(백분율)는 RDL 밀도 C 보다 더 크다. 본 개시의 일부 실시 예에 따르면, 폴리머 밀도 D는 차이(D-C) 만큼 RDL 밀도 C 보다 더 크며, 그 차이는 대략 5 % 보다 더 크다. 차이(D-C)는 대략 5 % 내지 대략 10 %의 범위일 수 있다. E가 폴리머 층(52)이 없는 영역의 밀도를 나타내기 위해 사용되는 경우, E는(100 %-D)와 동일하며, 이는 대략 90 %-C와 대략 95 %-C 사이의 범위 일 수 있다. 밀도 E는 이하에서 폴리머-개방 비 E라 지칭된다. 폴리머-개방 비 E는 너무 크거나 또는 너무 작을 수 없다. 폴리머-개방 비(E)가 너무 크면, 예를 들어, 대략 70 % 초과하면, 폴리머 층(52)의 잔여부는 너무 작아서 충분한 버퍼링을 제공할 수 없다. 폴리머-개방 비(E)가 너무 작으면, 예를 들어, 대략 10 % 미만이면, 폴리머(52)로부터 발생된 스트레스가 하위 패시베이션 층(44)에 크랙을 야기할 있다. 일부 실시 예에 따르면, 폴리머-개방 비 E는 대략 10 % 내지 대략 70 % 범위 내에 있다.
도 14는 일부 실시 예에 따른 다이(22)(웨이퍼(20))의 일부를 도시하며, 일부 피쳐의 프로필의 일부 상세가 도시된다. 일부 실시 예에 따르면, 폴리머 층(48)은 대략 12 ㎛보다 더 작을 수 있는 두께(T1)을 가지며, 두께(T1는 대략 5 ㎛ 내지 대략 12 ㎛ 범위일 수 있다. 폴리머 층(52)의 두께(T2)는 두께(T1)보다 더 크거나 동일하거나 또는 작을 수 있다.
본 개시의 실시 예는 웨이퍼 및 디바이스 다이 이외의 다른 패키지 부품에도 적용 가능하다. 예를 들어, 도 15 내지 도 23은 본 개시의 일부 실시 예에 따라 밀봉제로 캡슐화된 디바이스 다이를 포함하는 패키지 형성의 중간 스테이지의 단면도를 도시한다. 다른 언급이 없는 한, 이 실시 예에서의 컴포넌트의 재료 및 형성 방법은 도 1 내지 도 9에서 도시되는 실시 예에서 동일한 참조 번호로 표시되는 동일한 컴포넌트와 본질적으로 동일하다. 따라서, 도 15 내지 도 23에 도시된 컴포넌트의 형성 프로세스 및 재료에 관한 세부 사항은 도 1 내지 도 9에 도시된 실시 예에 대한 설명에서 발견될 수 있다.
도 15는 캐리어(120), 이형 필름(122), 유전체 층(124), RDLs(126), 유전체 층(128) 및 금속 포스트(132)를 포함하는 초기 구조물의 형성을 도시한다. 캐리어(120)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 이형 필름(122)은 폴리머계 재료(예를 들어, 광-열 변환(LTHC: Light-To-Heat-Conversion) 재료)로 형성될 수 있다. 유전체 층(124)은 이형 필름(122) 상에 형성된다. 본 개시의 일부 실시 예에 따르면, 유전체 층(124)은 또한 PBO, 폴리이미드 등과 같은 광 감성 재료일 수 있는 폴리머로 형성된다. 대안의 실시 예에 따르면, 유전체 층(124)은 실리콘 질화물과 같은 질화물, 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물로 형성된다. RDLs(126)은 유전체 층(124) 위에 형성된다. 형성 프로세스 및 RDLs(126)의 재료는 RDLs(50)(도 4a)의 프로세스 및 재료와 유사할 수 있다.
도 15를 더 참조하면, 유전체 층(128)은 RDLs(126) 위에 형성된다. 유전체 층(128)의 최하부 표면은 RDLs(126) 및 유전체 층(124)의 최상부 표면과 접촉한다. 유전체 층(128)은 유전체 층(124)을 형성하기 위한 후보 재료의 동일한 그룹으로부터 선택된 재료로 형성될 수 있다. 그 후 유전체 층(128)은 개구(비아(130)로 채워짐)를 형성하도록 패턴되어, RDLs(126)을 노출시킨다.
금속 포스트(132) 및 비아(130)가 형성된다. 설명 전반에 걸쳐, 금속 포스트(132)는 스루 비아(132)라고도 언급되는데, 이는 금속 포스트(132)가 이후에 형성되는 밀봉제를 관통하기 때문이다. 본 개시의 일부 실시 예에 따르면, 스루 비아(132)는 도금에 의해 형성된다. 스루 비아(132)의 도금은 유전체 층(128) 위에 블랭킷 씨드 층(도시되지 않음)을 형성하고 유전체 층(128)의 개구 내로 연장하며, 도금 마스크(도시되지 않음)를 형성 및 패터닝하며, 포토레지스트 내의 개구를 통해 노출되는 씨드 층의 부분 위에 스루 비아(132)를 도금하여 이루어진다. 그 후, 포토레지스트 및 포토레지스트에 의해 덮인 씨드 층의 부분이 제거된다. 스루 비아(132) 및 비아(130)의 재료는 구리, 알루미늄, 티타늄 등 또는 이들의 멀티층을 포함할 수 있다.
도 16은 디바이스 다이(136)의 배치를 도시한다. 장치 다이(136)는 접착 필름일 수 있는 다이-부착 필름(DAF: Die-Attach Films)(137)을 통해 유전체 층(128)에 접착된다. DAF(137)는 디바이스 다이(136) 내의 반도체 기판(139)의 후면과 접촉할 수 있다. 디바이스 다이(136)는 로직 트랜지스터를 포함하는 로직 디바이스 다이일 수 있다. 일부 실시 예에 따르면, 금속 기둥(138)(예를 들면, 구리 포스트)은 디바이스 다이(136)의 최상부로서 미리 형성되며, 여기서, 금속 기둥(138)은 디바이스 다이(136) 내의 트랜지스터와 같은 집적 회로 디바이스에 전기적으로 연결된다. 본 개시의 일부 실시 예에 따르면, 폴리머는 이웃한 금속 기둥(138) 사이의 갭을 채워, 최상부 유전체 층(140)을 형성한다. 최상부 유전체 층(140)(또한 폴리머 층(140)이라고 언급됨)은 일부 실시 예에 따라 PBO, 폴리이미드 등으로 형성될 수 있다.
그 다음에, 밀봉제(144)가 디바이스 다이(136) 상에 캡슐화된다. 밀봉제(144)는 이웃한 스루 비아(132) 사이의 갭과 스루 비아(132) 및 디바이스 다이(136) 사이의갭을 채운다. 밀봉체(144)는 몰딩 컴파운드, 몰딩 언더필, 에폭시, 수지 등을 포함할 수 있다. 밀봉제(144)의 최상부 표면은 금속 기둥(138)의 상단보다 높다.
도 16을 더 참조하면, 스루 비아(132) 및 금속 기둥(138)이 노출될 때까지 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되어 밀봉제(144)를 박막화 시킨다. 그라인딩으로 인해, 스루 비아(132)의 상단이 금속 기둥(138)의 최상부 표면과 실질적으로 수평(동일 평면)이고 밀봉제(144)의 최상부 표면과 실질적으로 동일 평면이다.
도 17을 참조하면, 유전체 층(146)이 형성된다. 본 개시의 일부 실시 예에 따르면, 유전체 층(146)은 본 개시의 일부 실시 예에 따른 광 감응 유전체 재료일 수 있는 폴리머로 형성된다. 예를 들어, 유전체 층(146)은 PBO, 폴리이미드 등으로 형성될 수 있다. 대안의 실시 예에 따르면, 유전체 층(146)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 재료로 형성된다. 유전체 층(146)은 포토리소그래피 프로세스로 패턴되어 개구(RDLs(148)로 채워진)가 형성된다.
그 다음에, RDLs(148)이 금속 기둥(138) 및 스루 비아(132)에 연결되도록 형성된다. RDLs(148)은 또한 금속 기둥(138) 및 스루 비아(132)를 상호연결시킬 수 있다. RDLs(148)은 유전체 층(146) 내로 연장되는 비아 뿐만 아니라 유전체 층(146) 위의 금속 트레이스(금속 라인)를 포함하므로, 스루 비아(132) 및 금속 기둥(138)을 전기적으로 연결시킨다. RDLs(148)의 형성 방법, 재료 및 형성 프로세스는 도 3의 RDLs(50)의 형성 방법, 재료 및 형성 프로세스와 본질적으로 동일할 수 있으므로 여기에서 반복되진 않는다.
도 18 내지 도 22에서 도시되는 바와 같은 후속 프로세스에서, 보다 많은 유전체 층 및 RDLs 및 상위의 UBM 및 솔더 영역이 형성된다. 형성 프로세스는 도 3 내지 도 7에 도시된 프로세스와 유사하기 때문에 여기에서 상세히 논의되진 않는다. 상세한 것은 도 3 내지 도 7을 참조한 논의를 참조하므로 발견될 수 있다. 도 18은 폴리머 층(48)의 형성을 도시한다. 도 19는 RDLs(50)의 형성을 도시하며, 도 20에서와 같이 폴리머 층(52)의 형성이 뒤 따른다. 도 21은 RDLs(50) 및 폴리머 층(48)이 노출되는 개구(56 및 58)를 형성하기 위한 폴리머 층(52)의 패터닝을 도시한다. 도 22는 UBM(60) 및 솔더 영역(62)의 형성을 도시한다. 결과로서 발생한 재구성된 웨이퍼(63)는 캐리어(120)로부터 분리되고, 솔더 영역(74)이 형성된다. 그 후, 재구성된 웨이퍼(63)는 스크라이브 라인(64)을 따라 잘라져, 개별 패키지 컴포넌트(22)를 형성한다. 도 23은 패키지 패키지 컴포넌트(22 및 66) 사이에 충전된 언더필(70)을 갖는 패키지(68)를 형성하기 위해 컴포넌트(66) 상에 패키지 컴포넌트(22)의 본딩을 도시한다.
도 6b, 도 6c 및 도 10 내지 도 14를 참조하여 설명한 바와 같은 실시 예는 도 23에 도시된 실시 예에도 적용된다는 것을 알 수 있다. 또한, 폴리머 층(48 및 52), RDLs(50) 및 UBM(60)의 면적, 비율, 두께 등에 대한 논의가 도 23의 실시 예에 적용된다.
전술된 실시 예에서, 일부 프로세스 및 피쳐가 본 개시의 일부 실시 예에 따라 논의된다. 다른 피쳐 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스팅 구조물이 포함될 수 있다. 테스팅 주조물은 예를 들어, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층 또는 기판 상에 형성되는 테스트 패드를 포함할 수 있다. 검증 테스팅은 최종 구조물 뿐만 아니라 중간 구조물에 대해 수행될 수 있다. 또한, 본원에서 개시되는 구조물 및 방법은 공지된 양호한 다이의 중간 검증을 통합하는 테스팅 방법과 관련하여 사용되어, 수율을 증가시키고 비용을 감소시킬 수 있다.
본 개시의 실시 예는 몇 가지 유리한 피쳐를 갖는다. 폴리머 아일랜드를 형성하거나 최상부 폴리머 층에 개구를 형성하기 위해 최상부 폴리머 층을 패턴닝함으로써, 하위 유전체 층에 최상부 폴리머 층에 의해 가해지는 스트레스가 감소되고, 하위 유전체 층에 크랙의 가능도가 감소된다.
본 개시의 일부 실시 예에 따르며, 반도체 디바이스를 형성하는 방법은 웨이퍼의 반도체 기판 위에 복수의 금속 패드를 형성하는 단계; 상기 복수의 금속 패드를 덮은 패시베이션 층을 형성하는 단계; 상기 패시베이션 층을 패터닝하여 상기 복수의 금속 패드를 드러내는 단계; 상기 패시베이션 층 위에 제1 폴리머 층을 형성하는 단계; 상기 제1 폴리머 층 및 상기 패시베이션 층으로 연장되는 재배선 라인을 형성하여 상기 복수의 금속 패드를 연결시키는 단계; 상기 제1 폴리머 층 위에 제2 폴리머 층을 형성하는 단계; 및 상기 제2 폴리머 층을 패터닝하여 상기 복수의 재배선 라인을 드러내는 단계를 포함하며, 상기 제1 폴리머 층은 상기 제2 폴리머 층의 잔여부의 개구를 통해 더 드러난다. 일 실시 예에서, 제2 폴리머 층은 서로 이격된 복수의 별개의 아일랜드로 패턴되고, 제1 폴리머 층은 복수의 별개의 아일랜드 사이의 간격을 통해 드러난다. 일 실시 예에서, 제2 폴리머 층의 패터닝에서, 복수의 개구가 제2 폴리머 층에 형성되어, 제1 폴리머 층의 하부를 드러내게 하고 각각의 개구의 에지가 완전한 링을 형성한다. 일 실시 예에서, 제1 폴리머 층 및 제2 폴리머 층은 동일한 폴리머 재료로 형성되고, 제2 폴리머 층의 패터닝은 제1 폴리머 층상에서 중단된다. 일 실시 예에서, 제1 폴리머 층 및 제2 폴리머 층이 상이한 폴리머 재료로 형성된다. 일 실시 예에서, 상기 방법은 상기 제1 폴리머 층이 패터닝된 이후 및 상기 복수의 재배선 라인이 형성되기 이전에 상기 제1 폴리머 층을 베이킹하는 단계를 더 포함한다. 일 실시 예에서, 제2 폴리머 층이 패터닝 이후, 웨이퍼 내의 모든 재배선 라인 및 복수의 재배 선 라인과 동일한 레벨이 제2 폴리머 층의 잔여부에 의해 덮인다. 일 실시 예에서, 제2 폴리머 층의 잔여부는 복수의 재배선 라인 중 각각의 하위의 재배선 라인의 에지를 지나 측방향으로 연장된다. 일 실시 예에서, 복수의 재배선 라인은 서로 이웃하고 제1 간격을 갖는 제1 재배선 라인 및 제2 재배선 라인을 포함하며, 제2 폴리머 층의 제1 잔여부가 제1 재배선 라인에서 제2 재배선 라인으로 연장되고, 상기 제1 잔여부가 상기 제1 재배선 라인 및 상기 제2 재배선 라인의 일부를 덮는다. 일 실시 예에서, 상기 방법은 서로 이웃하고 제1 간격보다 더 큰 제2 간격을 갖는 제3 재배선 라인 및 제4 재배선 라인을 형성하는 단계를 더 포함하며, 상기 제2 폴리머 층의 제2 잔여부 및 제3 잔여부가 제3 재배선 라인 및 제4 재배선 라인을 각기 덮으며, 상기 제2 잔여부 및 상기 제3 잔여부는 서로 분리된 별개의 부분이다. 일 실시 예에서, 상기 방법은 상기 제2 폴리머 층의 잔여부로 연장되는 복수의 언더-범프-금속화(UBM: Under-Bump-Metallurgy)를 형성하는 단계; 솔더 영역을 통해 상기 복수의 UBM에 전기적으로 결합하도록 패키지 컴포넌트를 본딩하는 단계; 및 상기 제2 폴리머 층의 잔여부의 측벽 및 제1 폴리머 층의 최상부 표면과 접촉하도록 언더필을 제공하는 단계를 포함한다.
본 개시의 일부 실시 예에 따르면, 반도체 디바이스를 형성하는 방법은 무기 패시베이션 층 위에 제1 폴리머 층을 형성하는 단계; 상기 제1 폴리머 층 상의 제1 부분 및 상기 제1 폴리머 층으로 연장되는 제2 부분을 각각 포함하며 서로 물리적으로 분리되는 복수의 재배선 라인을 형성하는 단계; 상기 복수의 재배선 라인 위에 제2 폴리머 층을 코팅하는 단계; 복수의 별개의 부분 각각이 상기 복수의 재배선 라인 중 하나를 덮게 제2 폴리머 층을 서로 분리된 복수의 별개의 부분으로 패턴되는 단계; 및 상기 복수의 재배선 라인과 접촉하도록 상기 제2 폴리머 층의 상기 복수의 별개의 부분 내로 연장되는 복수의 언더-범프-금속화(UBM: Under-Bump-Metallurgy)를 형성하는 단계를 포함한다. 일 실시 예에서, 상기 방법은 분리된 다이를 형성하기 위해 상기 제1 폴리머 층을 완전히 절단하는 단계를 더 포함하며, 상기 절단의 스크라이브 라인은 상기 제2 폴리머 층의 별개의 부분 사이의 간격을 통과한다. 일 실시 예에서, 제2 폴리머 층의 별개의 부분은 복수의 재배선 라인과 동일한 레벨에 있는 모든 재배선 라인을 덮는다. 일 실시 예에서, 제2 폴리머 층의 별개의 부분은 제2 폴리머 층의 두께와 실질적으로 동일한 거리 또는 그 이상의 거리만큼 복수의 재배선 라인 중 각각의 하위 재배선 라인의 에지를 지나 연장된다.
본 개시의 일부 실시 예에 따르면, 반도체 구조물은 유전체 층과; 상기 유전체 층 위의 제1 폴리머 층과; 상기 제1 폴리머 층 상의 제1 부분 및 상기 제1 폴리머 층으로 연장되는 제2 부분을 각각 포함하며 서로 물리적으로 분리되는 복수의 재배선 라인과; 복수의 별개의 부분 각각이 상기 복수의 재배선 라인 중 하나를 덮게 서로 분리된 복수의 별개의 부분을 포함하는 제2 폴리머 층; 및 상기 복수의 재배선 라인과 접촉하도록 상기 제2 폴리머 층의 상기 복수의 별개의 부분 내로 연장되는 복수의 언더-범프-금속화(UBM: Under-Bump-Metallurgy)를 포함하는 제1 패키지 컴포넌트를 포함한다. 일 실시 예에서, 패터닝된 제2 폴리머 층의 모든 부분이 제1 패키지 컴포넌트의 에지로부터 이격되어 있다. 일 실시 예에서, 복수의 재배선 라인은 서로 이웃하고 제1 간격을 갖는 제1 재배선 라인 및 제2 재배선 라인을 포함하고, 패터닝된 제2 폴리머 층의 제1 잔여부가 제1 재배선 라인으로부터 제2 재배선 라인으로 연장하고, 상기 제1 잔여부가 상기 제1 재배선 라인 및 상기 제2 재배선 라인을 덮는다. 일 실시 예에서, 상기 구조물은 서로 이웃하고 제1 간격보다 더 큰 제2 간격을 갖는 제3 재배선 라인 및 제4 재배선 라인을 더 포함하며, 패터닝된 제2 폴리머 층의 제2 잔여부 및 제3 잔여부가 제3 재배선 라인 및 제4 재배선 라인을 각기 덮으며, 상기 제2 잔여부 및 상기 제3 잔여부는 서로 분리된 별개의 부분이다. 일 실시 예에서, 구조물은 제1 패키지 컴포넌트에 결합된 제2 패키지 컴포넌트; 및 패터닝된 제2 폴리머 층의 복수의 별개의 부분의 측벽을 둘러싸고 접촉하는 언더필을 더 포함하며, 상기 언더필은 상기 제1 폴리머 층의 상부 표면과 더 접촉한다.
상기의 내용은, 기술 분야의 숙련된 자가 본 개시의 양상을 더 잘 이해할 수도 있도록 하는 여러가지 실시 예의 피쳐를 개설한다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시 예의 동일한 이점을 달성하기 위해 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨달아야 한다.
<부 기>
1. 반도체 디바이스 형성 방법에 있어서,
웨이퍼의 반도체 기판 위에 복수의 금속 패드를 형성하는 단계와,
상기 복수의 금속 패드를 덮는 패시베이션 층을 형성하는 단계와,
상기 복수의 금속 패드를 드러내기(reveal) 위하여 상기 패시베이션 층을 패터닝하는 단계와,
상기 패시베이션 층 위에 제1 폴리머 층을 형성하는 단계와,
상기 복수의 금속 패드에 연결시키도록 상기 제1 폴리머 층 및 상기 패시베이션 층으로 연장되는 복수의 재배선 라인을 형성하는 단계와,
상기 제1 폴리머 층 위에 제2 폴리머 층을 형성하는 단계와,
상기 복수의 재배선 라인을 드러내기 위하여 상기 제2 폴리머 층을 패터닝하는 단계를 포함하며,
상기 제1 폴리머 층은 또한, 상기 제2 폴리머 층의 잔여부의 개구를 통해 드러나는 것인 반도체 디바이스 형성 방법.
2. 제1항에 있어서,
상기 제2 폴리머 층은 서로 이격된 복수의 별개의 아일랜드(island)로 패터닝되고, 상기 제1 폴리머 층은 상기 복수의 별개의 아일랜드 사이의 간격(spacing)을 통해 드러나는 것인 반도체 디바이스 형성 방법.
3. 제1항에 있어서,
상기 제2 폴리머 층을 패터닝하는 단계에서, 상기 제1 폴리머 층의 하부를 드러내기 위하여 복수의 개구가 상기 제2 폴리머 층에 형성되며, 상기 개구 각각의 에지는 완전한(full) 링을 형성하는 것인 반도체 디바이스 형성 방법.
4. 제1항에 있어서,
상기 제1 폴리머 층 및 상기 제2 폴리머 층은 동일한 폴리머 재료로 형성되고, 상기 제2 폴리머 층의 패터닝은 상기 제1 폴리머 층 상에서 중단되는 것인 반도체 디바이스 형성 방법.
5. 제1항에 있어서,
상기 제1 폴리머 층 및 상기 제2 폴리머 층은 상이한 폴리머 재료로 형성되는 것인 반도체 디바이스 형성 방법.
6. 제1항에 있어서,
상기 제1 폴리머 층이 패터닝된 이후 및 상기 복수의 재배선 라인이 형성되기 이전에 상기 제1 폴리머 층을 베이킹하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
7. 제1항에 있어서,
상기 제2 폴리머 층이 패터닝된 이후, 상기 복수의 재배선 라인과 동일한 레벨에 있는, 상기 웨이퍼 내의 모든 재배선 라인은 상기 제2 폴리머 층의 잔여부에 의해 덮이는 것인 반도체 디바이스 형성 방법.
8. 제7항에 있어서,
상기 제2 폴리머 층의 잔여부가 상기 복수의 재배선 라인 중 각각의 하위 재배선 라인의 에지를 지나 측방향으로 연장되는 것인 반도체 디바이스 형성 방법.
9. 제1항에 있어서,
상기 복수의 재배선 라인을 형성하는 단계는,
서로 이웃하고 제1 간격을 갖는 제1 재배선 라인 및 제2 재배선 라인을 형성하는 단계를 포함하며,
상기 제2 폴리머 층의 제1 잔여부가 상기 제1 재배선 라인에서 상기 제2 재배선 라인으로 연장되고,
상기 제1 잔여부가 제1 재배선 라인 및 제2 재배선 라인의 일부를 덮는 것인 반도체 디바이스 형성 방법.
10. 제9항에 있어서,
상기 복수의 재배선 라인을 형성하는 단계는,
서로 이웃하고 제1 간격보다 더 큰 제2 간격을 갖는 제3 재배선 라인 및 제4 재배선 라인을 형성하는 단계를 더 포함하며,
상기 제2 폴리머 층의 제2 잔여부 및 제3 잔여부가 제3 재배선 라인 및 제4 재배선 라인을 각각 덮으며,
상기 제2 잔여부 및 상기 제3 잔여부는 서로 분리된 별개의 부분인 것인 반도체 디바이스 형성 방법.
11. 제1항에 있어서,
상기 제2 폴리머 층의 잔여부로 연장되는 복수의 언더-범프-금속화(UBM: Under-Bump-Metallurgy)를 형성하는 단계와,
솔더 영역을 통해 상기 복수의 UBM에 전기적으로 결합하도록 패키지 컴포넌트를 본딩하는 단계와,
제2 폴리머 층의 잔여부의 측벽 및 제1 폴리머 층의 최상부 표면과 접촉하도록 언더필을 제공하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
12. 반도체 디바이스 형성 방법에 있어서,
무기(inorganic) 패시베이션 층 위에 제1 폴리머 층을 형성하는 단계와,
상기 제1 폴리머 층 위의 제1 부분 및 상기 제1 폴리머 층 내로 연장되는 제2 부분을 각각 포함하는 복수의 재배선 라인을 형성하는 단계 - 상기 복수의 재배선 라인은 서로 물리적으로 분리됨 - 와,
상기 복수의 재배선 라인 위의 제2 폴리머 층을 코팅하는 단계와,
복수의 별개의 부분 각각이 상기 복수의 재배선 라인 중의 재배선 라인을 덮은 상태로 상기 제2 폴리머 층을 서로 분리된 복수의 별개의 부분으로 패터닝하는 단계와,
상기 복수의 재배선 라인과 접촉하도록 상기 제2 폴리머 층의 상기 복수의 별개의 부분 내로 연장되는 복수의 언더-범프-금속화(UBM: Under-Bump-Metallurgy)를 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
13. 제12항에 있어서,
제1 폴리머 층을 완전히 절단하여, 별개의 다이를 형성하는 단계를 더 포함하며.
상기 절단의 스크라이브 라인은 제2 폴리머 층의 별개의 부분 사이의 간격을 통과하는 것인 반도체 디바이스 형성 방법.
14. 제12항에 있어서,
상기 제2 폴리머 층의 별개의 부분은 상기 복수의 재배선 라인과 동일한 레벨에 있는 모든 재배선 라인을 덮는 것인 반도체 디바이스 형성 방법.
15. 제14항에 있어서,
상기 제2 폴리머 층의 별개의 부분은 상기 제2 폴리머 층의 두께와 실질적으로 동일한 거리만큼 또는 상기 제2 폴리머 층의 두께보다 더 큰 거리만큼 상기 복수의 재배선 라인의 각각의 하위 재배선 라인의 에지를 지나 연장되는 것인 반도체 디바이스 형성 방법.
16. 반도체 구조물에 있어서,
제1 패키지 컴포넌트
를 포함하며,
상기 제1 패키지 컴포넌트는,
유전체 층과,
상기 유전체 층 위의 제1 폴리머 층과,
상기 제1 폴리머 층 위의 제1 부분 및 상기 제1 폴리머 층 내로 연장되는 제2 부분을 각각 포함하는 복수의 재배선 라인 - 상기 복수의 재배선 라인은 서로 물리적으로 분리됨 - 과,
복수의 별개의 부분 각각이 상기 복수의 재배선 라인 중의 재배선 라인을 덮은 상태로, 서로 분리된 복수의 별개의 부분을 포함하는 패터닝된 제2 폴리머 층과,
상기 복수의 재배선 라인과 접촉하도록 상기 패터닝된 제2 폴리머 층의 상기 복수의 별개의 부분 내로 연장되는 복수의 언더-범프-금속화(UBM)
를 포함하는 것인 반도체 구조물.
16. 반도체 구조물에 있어서,
제1 패키지 컴포넌트
를 포함하며,
상기 제1 패키지 컴포넌트는,
유전체 층과,
상기 유전체 층 위의 제1 폴리머 층과,
상기 제1 폴리머 층 위의 제1 부분 및 상기 제1 폴리머 층 내로 연장되는 제2 부분을 각각 포함하는 복수의 재배선 라인 - 상기 복수의 재배선 라인은 서로 물리적으로 분리됨 - 과,
복수의 별개의 부분 각각이 상기 복수의 재배선 라인 중의 재배선 라인을 덮는 상태로, 서로 분리된 복수의 별개의 부분을 포함하는 패터닝된 제2 폴리머 층과,
상기 복수의 재배선 라인과 접촉하도록 상기 패터닝된 제2 폴리머 층의 상기 복수의 별개의 부분 내로 연장되는 복수의 언더-범프-금속화(UBM)
를 포함하는 것인 반도체 구조물.
17. 제16항에 있어서,
상기 패터닝된 제2 폴리머 층의 모든 부분이 상기 제1 패키지 컴포넌트의 에지로부터 이격되는 것인 반도체 구조물.
18. 제16항에 있어서
상기 복수의 재배선 라인은,
서로 이웃하고 제1 간격을 갖는 제1 재배선 라인 및 제2 재배선 라인을 포함하고,
상기 패터닝된 제2 폴리머 층의 제1 잔여부가 상기 제1 재배선 라인으로부터 상기 제2 재배선 라인으로 연장되고, 상기 제1 잔여부는 상기 제1 재배선 라인 및 상기 제2 재배선 라인을 덮는 것인 반도체 구조물.
19. 제18항에 있어서
상기 복수의 재배선 라인 중, 서로 이웃하고 상기 제1 간격보다 큰 제2 간격을 갖는 제3 재배선 라인 및 제4 재배선 라인을 더 포함하며,
상기 패터닝된 제2 폴리머 층의 제2 잔여부 및 제3 잔여부가 상기 제3 재배선 라인 및 상기 제4 재배선 라인을 각각 덮으며,
상기 제2 잔여부 및 상기 제3 잔여부는 서로 분리된 별개의 부분인 것인 반도체 구조물.
20. 제16항에 있어서,
상기 제1 패키지 컴포넌트에 결합된(bonded) 제2 패키지 컴포넌트와,
상기 패터닝된 제2 폴리머 층의 복수의 별개의 부분의 측벽을 둘러싸고 이와 접촉하는 언더필(underfill)을 더 포함하며,
상기 언더필은 또한, 상기 제1 폴리머 층의 상부 표면과 접촉하는 것인 반도체 구조물.

Claims (10)

  1. 반도체 디바이스 형성 방법에 있어서,
    웨이퍼의 반도체 기판 위에 복수의 금속 패드를 형성하는 단계와,
    상기 복수의 금속 패드를 덮는 패시베이션 층을 형성하는 단계와,
    상기 복수의 금속 패드를 드러내기(reveal) 위하여 상기 패시베이션 층을 패터닝하는 단계와,
    상기 패시베이션 층 위에 제1 폴리머 층을 형성하는 단계와,
    상기 복수의 금속 패드에 연결시키도록 상기 제1 폴리머 층 및 상기 패시베이션 층으로 연장되는 복수의 재배선 라인을 형성하는 단계와,
    상기 제1 폴리머 층 위에 제2 폴리머 층을 형성하는 단계와,
    상기 복수의 재배선 라인을 드러내기 위하여 상기 제2 폴리머 층을 패터닝하는 단계를 포함하며,
    상기 제1 폴리머 층은 또한, 상기 제2 폴리머 층의 잔여부의 개구를 통해 드러나고,
    상기 제2 폴리머 층은 서로 이격된 복수의 별개의 아일랜드(island)로 패터닝되고, 상기 제1 폴리머 층은 상기 복수의 별개의 아일랜드 사이의 간격(spacing)을 통해 드러나는 것인 반도체 디바이스 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 폴리머 층을 패터닝하는 단계에서, 상기 제1 폴리머 층을 드러내기 위하여 복수의 개구가 상기 제2 폴리머 층에 형성되며, 상기 개구 각각의 에지는 링 형상을 포함하는 것인 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 제1 폴리머 층이 패터닝된 이후 및 상기 복수의 재배선 라인이 형성되기 이전에 상기 제1 폴리머 층을 베이킹하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  5. 반도체 디바이스 형성 방법에 있어서,
    무기(inorganic) 패시베이션 층 위에 제1 폴리머 층을 형성하는 단계와,
    상기 제1 폴리머 층 위의 제1 부분 및 상기 제1 폴리머 층 내로 연장되는 제2 부분을 각각 포함하는 복수의 재배선 라인을 형성하는 단계 - 상기 복수의 재배선 라인은 서로 물리적으로 분리됨 - 와,
    상기 복수의 재배선 라인 위의 제2 폴리머 층을 코팅하는 단계와,
    상기 제2 폴리머 층을 서로 분리된 복수의 별개의 부분으로 패터닝하는 단계로서, 상기 복수의 별개의 부분 각각은 상기 복수의 재배선 라인들 중 하나의 재배선 라인을 덮는 것인, 상기 제2 폴리머 층을 패터닝하는 단계와,
    상기 복수의 재배선 라인과 접촉하도록 상기 제2 폴리머 층의 상기 복수의 별개의 부분 내로 연장되는 복수의 언더-범프-금속화(UBM: Under-Bump-Metallurgy)를 형성하는 단계를 포함하는 반도체 디바이스 형성 방법.
  6. 반도체 구조물에 있어서,
    제1 패키지 컴포넌트
    를 포함하며,
    상기 제1 패키지 컴포넌트는,
    유전체 층과,
    상기 유전체 층 위의 제1 폴리머 층과,
    상기 제1 폴리머 층 위의 제1 부분 및 상기 제1 폴리머 층 내로 연장되는 제2 부분을 각각 포함하는 복수의 재배선 라인 - 상기 복수의 재배선 라인은 서로 물리적으로 분리됨 - 과,
    서로 분리된 복수의 별개의 부분을 포함하는 패터닝된 제2 폴리머 층으로서, 상기 복수의 별개의 부분 각각은 상기 복수의 재배선 라인들 중 하나의 재배선 라인을 덮는 것인, 상기 패터닝된 제2 폴리머 층과,
    상기 복수의 재배선 라인과 접촉하도록 상기 패터닝된 제2 폴리머 층의 상기 복수의 별개의 부분 내로 연장되는 복수의 언더-범프-금속화(UBM)
    를 포함하는 것인 반도체 구조물.
  7. 제6항에 있어서,
    상기 패터닝된 제2 폴리머 층의 모든 부분이 상기 제1 패키지 컴포넌트의 에지로부터 이격되는 것인 반도체 구조물.
  8. 제6항에 있어서
    상기 복수의 재배선 라인은,
    서로 이웃하고 제1 간격을 갖는 제1 재배선 라인 및 제2 재배선 라인을 포함하고,
    상기 패터닝된 제2 폴리머 층의 제1 잔여부가 상기 제1 재배선 라인으로부터 상기 제2 재배선 라인으로 연장되고, 상기 제1 잔여부는 상기 제1 재배선 라인 및 상기 제2 재배선 라인을 덮는 것인 반도체 구조물.
  9. 제8항에 있어서
    상기 복수의 재배선 라인 중, 서로 이웃하고 상기 제1 간격보다 큰 제2 간격을 갖는 제3 재배선 라인 및 제4 재배선 라인을 더 포함하며,
    상기 패터닝된 제2 폴리머 층의 제2 잔여부 및 제3 잔여부가 상기 제3 재배선 라인 및 상기 제4 재배선 라인을 각각 덮으며,
    상기 제2 잔여부 및 상기 제3 잔여부는 서로 분리된 별개의 부분인 것인 반도체 구조물.
  10. 제6항에 있어서,
    상기 제1 패키지 컴포넌트에 결합된(bonded) 제2 패키지 컴포넌트와,
    상기 패터닝된 제2 폴리머 층의 복수의 별개의 부분의 측벽을 둘러싸고 이와 접촉하는 언더필(underfill)을 더 포함하며,
    상기 언더필은 또한, 상기 제1 폴리머 층의 상부 표면과 접촉하는 것인 반도체 구조물.
KR1020190112011A 2018-10-31 2019-09-10 스트레스를 감소시키기 위한 폴리머 층의 패터닝 KR102293695B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/176,078 2018-10-31
US16/176,078 US10522488B1 (en) 2018-10-31 2018-10-31 Patterning polymer layer to reduce stress

Publications (2)

Publication Number Publication Date
KR20200050359A KR20200050359A (ko) 2020-05-11
KR102293695B1 true KR102293695B1 (ko) 2021-08-27

Family

ID=69057744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190112011A KR102293695B1 (ko) 2018-10-31 2019-09-10 스트레스를 감소시키기 위한 폴리머 층의 패터닝

Country Status (5)

Country Link
US (4) US10522488B1 (ko)
KR (1) KR102293695B1 (ko)
CN (1) CN111128750B (ko)
DE (1) DE102019118362A1 (ko)
TW (1) TWI734234B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522488B1 (en) * 2018-10-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning polymer layer to reduce stress
US11373968B2 (en) * 2019-04-26 2022-06-28 Cirrus Logic, Inc. Via structure for semiconductor dies
US11670608B2 (en) * 2019-09-27 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of metal pad corrosion due to exposure to halogen
US11158551B2 (en) * 2020-01-07 2021-10-26 Dialog Semiconductor (Uk) Limited Modular WLCSP die daisy chain design for multiple die sizes
US11264359B2 (en) 2020-04-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip bonded to a redistribution structure with curved conductive lines
CN113363160B (zh) * 2020-05-27 2024-07-12 台湾积体电路制造股份有限公司 半导体器件及其形成方法
TWI780704B (zh) * 2020-05-27 2022-10-11 台灣積體電路製造股份有限公司 半導體封裝裝置及其製造方法
US12094828B2 (en) * 2020-07-17 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Eccentric via structures for stress reduction
US11670601B2 (en) * 2020-07-17 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking via structures for stress reduction
KR20220022762A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 반도체 패키지
TWI744139B (zh) 2020-12-16 2021-10-21 隆達電子股份有限公司 二極體封裝結構及其製造方法
US11855004B2 (en) * 2021-06-17 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
TWI817728B (zh) * 2022-09-20 2023-10-01 恆勁科技股份有限公司 內埋元件之封裝結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144223A (ja) 1999-09-29 2001-05-25 Samsung Electronics Co Ltd 再配置チップサイズパッケージ及びその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4260405B2 (ja) * 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US20090278263A1 (en) * 2008-05-09 2009-11-12 Texas Instruments Incorporated Reliability wcsp layouts
US8017515B2 (en) * 2008-12-10 2011-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming compliant polymer layer between UBM and conformal dielectric layer/RDL for stress relief
JP5291485B2 (ja) * 2009-02-13 2013-09-18 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US7989356B2 (en) 2009-03-24 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming enhanced UBM structure for improving solder joint reliability
JP5355504B2 (ja) * 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置
US9941195B2 (en) * 2009-11-10 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical metal insulator metal capacitor
US9196509B2 (en) * 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US8656333B1 (en) * 2010-02-16 2014-02-18 Deca Technologies, Inc. Integrated circuit package auto-routing
US8610267B2 (en) * 2010-07-21 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing delamination between an underfill and a buffer layer in a bond structure
US8987605B2 (en) * 2011-09-28 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of connectors without UBM
US8766441B2 (en) * 2012-03-14 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder on slot connections in package on package structures
US20130299967A1 (en) * 2012-05-10 2013-11-14 Texas Instruments Incorporated Wsp die having redistribution layer capture pad with at least one void
US8877554B2 (en) * 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9082761B2 (en) * 2013-06-01 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer layers embedded with metal pads for heat dissipation
US9583415B2 (en) * 2013-08-02 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal interface material on the sidewalls of stacked dies
US9673093B2 (en) * 2013-08-06 2017-06-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of making wafer level chip scale package
US9466581B2 (en) * 2013-10-18 2016-10-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device and manufacturing method thereof
US9159678B2 (en) * 2013-11-18 2015-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9472523B2 (en) * 2014-01-14 2016-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
TWI611486B (zh) 2014-12-31 2018-01-11 矽品精密工業股份有限公司 半導體結構及其製法
US9589903B2 (en) 2015-03-16 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminate sawing-induced peeling through forming trenches
US9793231B2 (en) * 2015-06-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under bump metallurgy (UBM) and methods of forming same
US9576912B1 (en) * 2015-12-03 2017-02-21 Stmicroelectronics Pte Ltd Wafer level chip scale package (WLCSP) having edge protection
US9842815B2 (en) * 2016-02-26 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9922896B1 (en) * 2016-09-16 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Info structure with copper pillar having reversed profile
JP7013872B2 (ja) * 2016-10-05 2022-02-15 東レ株式会社 樹脂組成物、硬化膜、半導体装置およびそれらの製造方法
US10541218B2 (en) * 2016-11-29 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layer structure and fabrication method therefor
US10325839B2 (en) * 2017-04-06 2019-06-18 International Business Machines Corporation Reduction of stress in via structure
CN110494964B (zh) * 2017-04-07 2023-10-31 微芯片技术股份有限公司 具有暴露的重新分布层特征的半导体封装件以及相关的封装和测试方法
US10468345B2 (en) * 2017-05-19 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. 3D IC decoupling capacitor structure and method for manufacturing the same
US10797012B2 (en) * 2017-08-25 2020-10-06 Dialog Semiconductor (Uk) Limited Multi-pin-wafer-level-chip-scale-packaging solution for high power semiconductor devices
US10396004B2 (en) * 2018-01-25 2019-08-27 Dialog Semiconductor (Uk) Limited Reduction of cross talk in WLCSP's through laser drilled technique
US10510704B2 (en) * 2018-01-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US10522488B1 (en) * 2018-10-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning polymer layer to reduce stress

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144223A (ja) 1999-09-29 2001-05-25 Samsung Electronics Co Ltd 再配置チップサイズパッケージ及びその製造方法

Also Published As

Publication number Publication date
US11670609B2 (en) 2023-06-06
DE102019118362A1 (de) 2020-04-30
TWI734234B (zh) 2021-07-21
US10964655B2 (en) 2021-03-30
US20230260939A1 (en) 2023-08-17
TW202034414A (zh) 2020-09-16
US20200135674A1 (en) 2020-04-30
KR20200050359A (ko) 2020-05-11
US20210175190A1 (en) 2021-06-10
US10522488B1 (en) 2019-12-31
CN111128750A (zh) 2020-05-08
CN111128750B (zh) 2021-11-09

Similar Documents

Publication Publication Date Title
KR102293695B1 (ko) 스트레스를 감소시키기 위한 폴리머 층의 패터닝
US10720401B2 (en) Interconnect chips
KR101786217B1 (ko) 팬-아웃 패키지 및 그 형성 방법
TWI719730B (zh) 積體電路封裝及其製作方法
US11094671B2 (en) Package with thinned substrate
CN111128762B (zh) 半导体封装件及其形成方法
TW202123413A (zh) 具有接合結構的裝置及封裝及形成接合結構的方法
TW201724387A (zh) 元件封裝體
CN110416095B (zh) 封装件及其形成方法
US11908836B2 (en) Semiconductor package and method of manufacturing semiconductor package
KR20210066702A (ko) 패키지 및 이의 형성 방법
US20230025662A1 (en) Semiconductor structure and method for forming the same
TWI775443B (zh) 半導體封裝及其形成方法
KR102720771B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
TWI812143B (zh) 封裝結構及其形成方法
US20230411329A1 (en) Dielectric Blocking Layer and Method Forming the Same
US20230061269A1 (en) Package structures and method for forming the same
CN116884857A (zh) 用于形成封装件的方法以及封装件结构

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right