TW202123413A - 具有接合結構的裝置及封裝及形成接合結構的方法 - Google Patents

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Abstract

一種封裝包括：第一晶粒，包括第一金屬化層，位於第一金屬化層上的一或多個第一接合接墊通孔，其中第一阻擋層越過第一金屬化層在每一第一接合接墊通孔與第一金屬化層之間延伸，及位於所述一或多個第一接合接墊通孔上的一或多個第一接合接墊，其中第二阻擋層越過每一第一接合接墊通孔在第一接合接墊與第一接合接墊通孔之間延伸；及包括一或多個第二接合接墊的第二晶粒，其中第二接合接墊接合至第一晶粒的第一接合接墊。

Description

接合結構及其形成方法
在晶圓對晶圓接合技術（wafer-to-wafer bonding technology）中，已開發出各種將兩個封裝組件（例如，晶圓）接合在一起的方法。一些晶圓接合方法包括熔融接合（fusion bonding）、共晶接合（eutectic bonding）、直接金屬接合（direct metal bonding）、混合接合（hybrid bonding）等。在熔融接合中，將晶圓的氧化物表面（oxide surface）接合至另一晶圓的氧化物表面或矽表面（silicon surface）。在共晶接合中，將兩種共晶材料放置在一起，且施加高壓力及高溫。共晶材料因此熔化。當熔化的共晶材料凝固時，晶圓會接合在一起。在直接金屬對金屬接合中，在升高的溫度（elevated temperature）下將兩個金屬接墊彼此相對地按壓，且所述金屬接墊的相互擴散（inter-diffusion）使所述金屬接墊接合。在混合接合中，兩個晶圓的金屬接墊藉由直接金屬對金屬接合而彼此接合，且所述兩個晶圓中的一者的氧化物表面接合至另一晶圓的氧化物表面或矽表面。
以下揭露內容提供諸多不同實施例或實例，以用於實施本發明的不同特徵。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例而非旨在進行限制。舉例而言，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的定向以外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同定向。設備可被另外定向（旋轉90度或處於其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
根據一些實施例，提供一種接合結構及方法。在一系列處理步驟中，在金屬接墊之上形成接合接墊通孔（bond pad via，BPV），然後在隨後的一系列處理步驟中，在BPV之上形成接合接墊。藉由分別形成BPV及接合接墊，BPV所連接的金屬接墊可被形成為相互更靠近及/或具有更小的面積。此外，BPV或接合接墊亦可被形成為相互更靠近及/或具有更小的面積。此可減小晶粒或封裝的大小。兩個接合的晶粒的對應接合接墊可被形成為具有不同的面積，使得所述兩個晶粒之間的未對準對於對應的接合接墊之間的連接處的接觸電阻影響很小或者沒有影響。
圖1至圖9示出根據一些實施例的形成裝置結構100（參見圖9）中的中間階段的剖視圖。圖1示出根據一些實施例的基板102。在圖1至圖9中，根據一些實施例，在單個基板102上形成多個裝置結構100，然後將其單體化以形成單獨的裝置結構100。圖1至圖8中被標記為「100」的區指示其中形成有圖9所示裝置結構100的區，而被標記為「104」的區指示相鄰的裝置結構100之間的切割道區104。
基板102可為半導體基板，例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基板、半導體晶圓等，所述半導體基板可為經摻雜的（例如，用p型或n型摻雜劑）或未經摻雜的。一般，SOI基板包括形成在絕緣體層上的半導體材料層。絕緣體層可為例如埋入式氧化物（buried oxide，BOX）層、氧化矽層等。絕緣體層設置在基板（通常為矽基板或玻璃基板）上。亦可使用例如多層式基板或梯度基板等其他基板。在一些實施例中，所述基板的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或者其組合。
在一些實施例中，使用基板102及形成在其上的特徵來形成裝置晶粒（device die）、積體電路晶粒等。在此種實施例中，可在基板102的頂表面上形成積體電路裝置。示例性積體電路裝置可包括互補金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）電晶體、鰭型場效電晶體（fin field-effect transistor，FinFET）、電阻器、電容器、二極體、類似元件、或其組合。本文中未示出積體電路裝置的細節。在其他實施例中，使用基板102來形成中介層（interposer）結構。在此種實施例中，沒有主動裝置（例如電晶體）形成在基板102上。可在基板102中形成例如電容器、電阻器、電感器等被動裝置。在其中基板102是中介層結構的一部分的一些實施例中，基板102亦可為介電基板。在一些實施例中，可形成延伸穿過基板102的穿孔（未示出），以對基板102的相對側上的組件進行內連。
在圖2中，根據一些實施例，在基板102之上形成內連線結構108。內連線結構108提供在基板102中形成的裝置之間的佈線及電性連接，並且可為例如重佈線結構等。內連線結構108可包括多個絕緣層110，絕緣層110可為以下更詳細闡述的金屬間介電（inter-metal dielectric，IMD）層。絕緣層110中的每一者包括一或多個導電特徵113，在金屬化層中，導電特徵113可為形成在其中的金屬線及/或通孔。在其他實施例中，金屬線可為例如重佈線層。導電特徵113可藉由接觸件（圖中未示出）電性連接至基板102的主動裝置及/或被動裝置。
導電特徵113的形成在內連線結構108的最頂部絕緣層110中的一些部分可被形成為具有較內連線結構108內的其他導電特徵113相對更大的面積。內連線結構108的形成在最頂部絕緣層110中的導電特徵在圖2中被單獨標記為金屬接墊112。金屬接墊112可用於將隨後形成的導電特徵（例如，導電接墊118、接合接墊通孔（BPV）128等）連接至內連線結構108。在一些實施例中，最頂部絕緣層110的導電特徵亦可包括在圖2中沒有單獨示出的金屬線或通孔。金屬接墊112可被形成為具有介於約2微米與約10微米之間的寬度W1，或者具有介於約4平方微米與約100平方微米之間的面積。相鄰的金屬接墊112可分開介於約2微米與約20微米之間的距離D1。其他尺寸或距離是可能的。在一些情況下，此處闡述的技術可容許金屬接墊112具有更小的寬度W1或更小的面積。在一些情況下，此處闡述的技術可容許形成分開更小距離D1的金屬接墊112。藉由形成更小或更靠近的金屬接墊112，可減小裝置結構100的尺寸（例如「覆蓋區（footprint）」）。此外，特徵之間的佈線距離可減小，此可改善裝置結構100的更高速操作。
在一些實施例中，絕緣層110可由k值低於約3.0的低介電常數（low-k）介電材料形成。絕緣層110可由k值小於2.5的超低介電常數（extra-low-k，ELK）介電材料形成。在一些實施例中，絕緣層110可由含氧及/或含碳的低介電常數介電材料、氫倍半矽氧烷（Hydrogen SilsesQuioxane，HSQ）、甲基倍半矽氧烷（MethylSilsesQuioxane，MSQ）、類似材料或其組合形成。在一些實施例中，絕緣層110中的一些或全部由例如氧化矽、碳化矽（SiC）、碳氮化矽（SiCN）、氧碳氮化矽（SiOCN）等非低介電常數介電材料形成。在一些實施例中，在絕緣層110之間形成可由碳化矽、氮化矽等形成的蝕刻停止層（未示出）。在一些實施例中，絕緣層110由例如SiOCN、SiCN、SiOC、SiOCH等多孔材料形成，並且可藉由旋轉塗覆（spin-on coating）或例如電漿增強型化學氣相沈積（plasma enhanced chemical vapor deposition，PECVD）、化學氣相沈積（Chemical Vapor Deposition，CVD）、物理氣相沈積（Physical Vapor Deposition，PVD）等沈積製程形成。在一些實施例中，內連線結構108可包括一或多種其他類型的層，例如擴散阻擋層（未示出）。
在一些實施例中，內連線結構108可使用單鑲嵌製程及/或雙鑲嵌製程、先通孔製程（via-first process）或先金屬製程（metal-first process）來形成。在實施例中，形成絕緣層110，並且使用可接受的微影及蝕刻技術在其中形成開口（未示出）。可在開口中形成擴散阻擋層（未示出），且擴散阻擋層可包含例如TaN、Ta、TiN、Ti、CoW等材料，並且可使用例如CVD、原子層沈積（Atomic Layer Deposition，ALD）等沈積製程形成在開口中。可在開口中由銅、鋁、鎳、鎢、鈷、銀、其組合等形成導電材料，且可使用電化學鍍覆製程、CVD、ALD、PVD等或其組合在開口中的擴散阻擋層之上形成導電材料。在形成導電材料之後，可使用例如平坦化製程（例如化學機械研磨（chemical-mechanical polish，CMP））來移除多餘的導電材料，從而在相應絕緣層110的開口中留下導電特徵113。然後可重複所述製程以在其中形成額外的絕緣層110及導電特徵113。在一些實施例中，最頂部絕緣層110及其中形成的金屬接墊112可被形成為具有較內連線結構108的其他絕緣層110的厚度大的厚度。在一些實施例中，最頂部導電特徵中的一或多者是與基板102電性隔離的虛擬金屬線或虛擬金屬接墊112。
在圖3中，在內連線結構108之上形成鈍化層114，且在鈍化層114中形成一或多個開口。鈍化層114可包括一或多種材料的一或多個層。例如，鈍化層114可包括氮化矽、氧化矽、氮氧化矽、類似材料或其組合的一或多個層。鈍化層114可使用例如CVD、PECVD、PVD、ALD、類似製程或其組合等合適的製程形成。在一些實施例中，鈍化層114可被形成為具有較最頂部絕緣層110的厚度大的厚度。鈍化層114中的開口可使用合適的微影及蝕刻製程形成。例如，可在鈍化層114之上形成光阻並將其圖案化，且然後將圖案化的光阻用作蝕刻遮罩。鈍化層114可使用合適的濕蝕刻製程及/或乾蝕刻製程進行蝕刻。形成開口以暴露出金屬接墊112的部分用於電性連接。
在圖4中，根據一些實施例，在鈍化層114之上形成導電接墊118。可形成延伸穿過鈍化層114中的開口的一或多個導電接墊118，以與內連線結構108的金屬接墊112中的一或多者進行電性連接。在一些實施例中，導電接墊118可藉由首先沈積導電材料（例如鋁）的毯覆層來形成。例如，可使用CVD、PVD等在鈍化層114、開口及金屬接墊112之上沈積鋁層。然後可在鋁層之上形成光阻層（未單獨示出），且可蝕刻鋁層以形成導電接墊118。以此種方式由鋁形成的導電接墊118可被稱為「鋁接墊」。
在其他實施例中，導電接墊118藉由首先在鈍化層114及開口之上形成晶種層來形成。在一些實施例中，晶種層是包括可由不同材料形成的一或多個層的金屬層。晶種層可使用例如PVD等來形成。在晶種層上形成光阻並將其圖案化，並且在光阻的開口中且在晶種層的被暴露的部分上形成導電材料。在一些實施例中，導電材料可使用鍍覆製程（例如使用電鍍或無電鍍覆製程等）形成。導電材料可包括一或多種材料，例如銅、鈦、鎢、金、鈷、類似材料或者其組合。然後，使用例如合適的灰化或剝除製程（例如使用氧電漿等），移除光阻及晶種層的其上沒有形成導電材料的部分。一旦移除光阻，可使用可接受的蝕刻製程（例如濕蝕刻製程或乾蝕刻製程）來移除晶種層的剩餘被暴露的部分。晶種層的剩餘部分及導電材料形成導電接墊118。在其他實施例中，可使用其他技術來形成導電接墊118，並且所有此類技術皆被認為處於本揭露的範圍內。
在一些實施例中，電性連接至內連線結構108的導電接墊118可在執行額外的處理步驟之前用作測試接墊。例如，可作為晶圓驗收測試（wafer-acceptance-test）、電路測試、已知良好晶粒（Known Good Die，KGD）測試等的一部分來探測導電接墊118。可執行探測以驗證基板102的主動裝置或被動裝置的功能性或者基板102或內連線結構108（例如，導電特徵113）內的相應電性連接。探測可藉由使探測針119接觸導電接墊118來執行。探測針119可為包括多個探測針119的探針卡的一部分，探測針119例如可連接至測試設備。
在一些實施例中，導電接墊118的導電材料可不同於金屬接墊112的導電材料。例如，導電接墊118可為鋁，且金屬接墊112可為銅，但亦可使用其他導電材料。在一些實施例中，導電接墊118可具有介於約2微米與約30微米之間的寬度W2或者介於約20微米與約100微米之間的長度（例如，垂直於寬度）。在一些實施例中，導電接墊118可與相鄰的金屬接墊112分開介於約2微米與約30微米之間的距離D2。在本揭露中闡述的實施例可容許導電接墊118與相鄰的金屬接墊112之間更小的間隔距離，而不會增加造成例如短路等製程缺陷的機會。以此種方式，可減小裝置結構100的尺寸而不降低良率。
轉向圖5，在鈍化層114及導電接墊118之上形成介電層122。介電層122可由一或多種介電材料（例如氧化矽、氮化矽、氮氧化矽、碳氮化矽、SiOC、SiOCH、SiCH、類似材料或其組合）的一或多個層形成。在一些實施例中，介電層122可由磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼摻雜的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）、氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、四乙基正矽酸鹽（tetraethyl orthosilicate，TEOS）、類似材料或其組合形成。介電層122可使用例如CVD、PECVD、PVD、ALD、類似製程或其組合等沈積製程形成。介電層122可被形成為具有較導電接墊118的厚度大的厚度，使得介電層122的材料在側向上圍繞導電接墊118，並且使得介電層122可被平坦化（參見下文），而不暴露出導電接墊118。
在圖6中，根據一些實施例，在介電層122中形成開口124。開口124暴露出金屬接墊112，以容許隨後形成的接合接墊通孔（BPV）128藉由金屬接墊112與內連線結構108進行電性連接。在一些實施例中，開口124暴露出導電接墊118，並且BPV 128藉由導電接墊118與內連線結構108進行電性連接（例如，參見圖20A到圖21）。開口124可使用可接受的微影及蝕刻技術來形成。例如，微影製程可包括：在介電層122之上形成光阻（未示出），將光阻圖案化有與開口124對應的開口，以使開口124延伸穿過介電層122及鈍化層114以暴露出金屬接墊112，然後移除光阻。
轉向圖7，根據一些實施例，在開口124中形成接合接墊通孔（BPV）128。BPV 128可具有與形成有BPV 128的開口124相似的尺寸，並且可具有相似的形狀（例如，具有錐形輪廓）。在一些實施例中，形成BPV 128包括首先在開口124內形成第一阻擋層127。第一阻擋層127可為例如襯裡、擴散阻擋層、黏合層等。第一阻擋層127可包括包含鈦、氮化鈦、鉭、氮化鉭、類似材料或其組合的一或多個層。第一阻擋層127可作為毯覆層被沈積在介電層122之上及開口124內。第一阻擋層127可使用例如CVD、PECVD、PVD、類似製程或其組合等沈積製程來形成。
形成BPV 128可包括在第一阻擋層127之上沈積導電材料。導電材料可包括鈷、銅、銅合金、鈦、銀、金、鎢、鋁、鎳、類似材料或其組合。BPV 128的導電材料可使用例如CVD、PECVD、PVD、類似製程或其組合等沈積製程來形成。在一些實施例中，BPV 128的導電材料藉由以下步驟來形成：在第一阻擋層127之上沈積晶種層（未示出），所述晶種層可包含銅、銅合金、鈦等，然後使用例如鍍覆製程、無電鍍覆製程等填充開口124的剩餘部分。
在形成導電材料之後，可執行平坦化製程（例如磨削製程、化學機械研磨（CMP）製程等），以自介電層122的表面移除多餘的材料。剩餘第一阻擋層127及導電材料因此形成BPV 128。以此種方式，BPV 128可使用單鑲嵌製程來形成。在一些實施例中，可形成一些「虛擬」BPV 128（未示出）而不電性連接至金屬接墊112。在一些情況下，在移除多餘的材料的平坦化步驟之後，虛擬BPV 128可減少不均勻負載並改善表面平面性。
BPV 128可具有介於約1微米與約5微米之間的寬度W3，但其他寬度亦是可能的。在一些實施例中，BPV 128可具有錐形輪廓，例如具有介於約1微米與約5微米之間的上部寬度W3A及介於約0.5微米與約4微米之間的下部寬度W3B。BPV 128的寬度W3可介於其相關聯的金屬接墊112的寬度W1的約50%與約95%之間（參見圖2）。BPV 128可被形成為使得BPV 128的側壁與其相關聯的金屬接墊112的相鄰側壁之間的側向距離D3介於約1微米與約5微米之間，但其他距離是可能的。在一些情況下，藉由與接合接墊316（參見下面的圖17）分開形成BPV 128，金屬接墊112可被形成為具有更小的寬度W1，寬度W1的大小更接近BPV 128的寬度W3。此可容許減小例如導電接墊118、金屬接墊112、BPV 128及/或接合接墊316（參見圖17）等特徵之間的側向間隔。另外，距離D3可減小，從而容許將BPV 128形成為更靠近金屬接墊112的邊緣。
轉向圖8，在介電層122之上形成接合層126。接合層126可由一或多種介電材料的一或多個層形成，並且可包含含矽材料，例如氧化矽。在一些實施例中，接合層126可包括其他材料（例如氮化矽、氮氧化矽、碳氮化矽、SiOC、SiOCH、SiCH、類似材料或其組合）的一或多個層。接合層126可使用例如CVD、PECVD、PVD、ALD、類似製程或其組合等沈積製程形成。在一些實施例中，接合層126包含不同於介電層122的材料。
在圖9中，沿著切割道區104執行單體化製程，以分開相鄰的裝置結構100。單體化製程可包括分切製程、鋸切製程、雷射製程、類似製程或其組合。在一些實施例中，在後續製程步驟中使用以上在圖4中闡述的被探測並發現為已知良好晶粒（KGD）的單體化的裝置結構100來形成晶粒結構300（參見圖15）。
圖10至圖17示出根據一些實施例的倂入裝置結構100的晶粒結構300（參見圖17）的形成中的中間階段的剖視圖。在圖10中，根據一些實施例，將裝置結構100接合至載體202。載體202可為矽基板（例如，矽晶圓）、玻璃基板、有機基板（例如，面板）等。在一些實施例中，可在載體202上形成一或多個層，例如氧化物層或蝕刻停止層，所述一或多個層在圖10至圖13中被示出為層204。在一些實施例中，在載體202上形成介電層208，並且可在介電層208內形成可選的對準特徵210。在一些實施例中，介電層208可由氧化矽、PSG、BSG、BPSG、FSG、氮化矽、類似材料或其組合形成。介電層208可使用例如CVD、PECVD、PVD、類似製程或其組合等沈積製程形成。在一些實施例中，介電層208由較隨後形成的接合層212軟的材料形成，並且可充當吸收應力的緩衝層。根據一些實施例，對準特徵210是形成在介電層208中的金屬特徵。對準特徵210可用作用於將裝置結構100的後續放置（例如，使用拾取及放置製程）及接合對準的對準標記。對準特徵210可例如使用鑲嵌製程或另一合適的製程形成。
然後可在介電層208之上形成接合層212。接合層212可由一或多種介電材料（例如氧化矽等）的一或多個層形成。接合層212可使用例如CVD、PECVD、PVD、ALD、類似製程或其組合等沈積製程形成。接合層212可包含與接合層126相同的材料或者與接合層126不同的材料。載體202、介電層208及接合層212的組合在此處被稱為第一載體結構250。
仍然參考圖10，使用例如拾取及放置製程將裝置結構100放置在第一載體結構250上。對準特徵210可在放置期間用於對準裝置結構100。裝置結構100被放置成使得接合層126與接合層212接觸。在放置之前，可在接合層126或接合層212上執行電漿清潔製程或濕化學清潔製程，以使表面活化。在放置之後，使用直接接合（例如，「熔融接合」或「介電質對介電質接合」）將裝置結構100的接合層126接合至接合層212，所述直接接合可例如在接合層126與接合層212之間形成Si-O-Si鍵。在一些實施例中，接合層126與接合層212可彼此壓靠，以利於接合製程。接合製程可在室溫下（例如，在約21℃至約25℃的溫度下）執行，但可使用更高的溫度。在一些實施例中，在接合之後執行退火，此可加強接合層126與接合層212之間的接合。
轉向圖11，根據一些實施例，在裝置結構100周圍形成介電區214（另外被稱為「間隙填充介電」區）。在一些實施例中，介電區214可由氧化矽、PSG、BSG、BPSG、FSG、氮化矽、類似材料或其組合的一或多個層形成。介電區214的介電材料可使用例如CVD、PECVD、PVD、類似製程或其組合等沈積製程來形成。在一些實施例中，介電材料可藉由分配可流動介電材料（例如，可流動氧化物），然後將可流動介電材料固化來形成。可流動介電材料可使用疊層製程、旋轉塗佈製程等來分配。在形成介電材料之後，可執行平坦化製程（例如，CMP或磨削製程）以自裝置結構100的基板102之上移除多餘的介電材料，從而形成介電區214。在執行平坦化製程之後，介電區214與基板102可具有齊平的（例如，共面）表面。在一些實施例中，平坦化製程亦將基板102薄化。
轉向圖12，在介電區214及基板102上形成介電層220。在一些實施例中，在介電層220內形成可選的對準特徵222。在一些實施例中，介電層220可由氧化矽、PSG、BSG、BPSG、FSG、氮化矽、類似材料或其組合形成。介電層220可使用例如CVD、PECVD、PVD、類似製程或其組合等沈積製程形成。在一些實施例中，介電層220由較隨後形成的接合層224軟的材料形成，並且可充當吸收應力的緩衝層。根據一些實施例，對準特徵222是形成在介電層220中的金屬特徵。對準特徵222可例如使用鑲嵌製程或另一合適的製程形成。
然後可在介電層220之上形成接合層224。接合層224可由一或多種介電材料（例如氧化矽等）的一或多個層形成。接合層224可由與以上針對接合層126所述類似的材料形成，或者使用與以上針對接合層126所述類似的技術形成。
轉向圖13，根據一些實施例，將所述結構翻轉並接合至第二載體結構350，然後移除第一載體結構250。第二載體結構350可包括例如在載體302之上形成的接合層306。載體302可為矽基板（例如，矽晶圓）、玻璃基板、有機基板（例如，面板）等。接合層306可由一或多種介電材料的一或多個層形成，且可包含含矽材料，例如氧化矽、氮化矽、氮氧化矽、碳氮化矽、SiOC、SiOCH、SiCH、類似材料或其組合。接合層306可使用例如CVD、PECVD、PVD、ALD、類似製程或其組合等沈積製程形成。接合層306可包含與接合層224相同的材料或者與接合層224不同的材料。
仍然參考圖13，根據一些實施例，將所述結構翻轉，且將接合層224放置在第二載體結構350的接合層306上。在放置之前，可在接合層224或接合層306上執行電漿清潔製程或濕化學清潔製程，以使表面活化。在放置之後，使用直接接合（例如，「熔融接合」或「介電質對介電質接合」）將接合層224接合至接合層306，所述直接接合可例如在接合層224與接合層306之間形成Si-O-Si鍵。在一些實施例中，接合層224與接合層306可彼此壓靠，以利於接合製程。接合製程可在室溫下（例如，在約21℃至約25℃的溫度下）執行，但可使用更高的溫度。在一些實施例中，在接合之後執行退火，此可加強接合層224與接合層306之間的接合。
在圖14中，根據一些實施例，移除第一載體結構250及接合層126。在一些實施例中，可執行平坦化製程（例如，CMP或磨削製程）以移除載體202、介電層208、接合層212及接合層126。如圖14所示，平坦化製程可暴露出BPV 128及介電層122。介電區214的部分亦藉由平坦化製程而被移除，使得剩餘介電區214的表面與介電層122及BPV 128齊平。在一些實施例中，在執行平坦化製程之前，可使用一或多個蝕刻製程（例如，乾蝕刻製程或濕蝕刻製程）來移除第一載體結構250的部分。在一些實施例中，蝕刻製程可被例如接合層212、介電層208或載體202內的蝕刻停止層（若存在）等層停止。
轉向圖15，在介電區214、介電層122及BPV 128之上形成接合層312。接合層312可由一或多種介電材料（例如氧化矽等）的一或多個層形成。接合層312可由與以上針對接合層126或接合層224所述類似的材料形成，或者使用與以上針對接合層126或接合層224所述類似的技術形成。在一些實施例中，接合層312被形成為具有介於約0.2微米與約1微米之間的厚度。接合層312的厚度可決定隨後形成的接合接墊316（參見圖17）的厚度。
在圖16中，根據一些實施例，在接合層312中形成開口314。開口314暴露出BPV 128，以容許隨後形成的接合接墊316藉由BPV 128與內連線結構108進行電性連接。開口314可使用可接受的微影及蝕刻技術來形成。例如，微影製程可包括：在接合層312之上形成光阻（未示出），將光阻圖案化有與開口314對應的開口，以使開口314延伸穿過接合層312以暴露出BPV 128，然後移除光阻。
轉向圖17，根據一些實施例，在開口314中形成接合接墊316，以形成晶粒結構300。在一些實施例中，形成接合接墊316包括首先在開口314內形成第二阻擋層315。第二阻擋層315可為例如襯裡、擴散阻擋層、黏合層等。第二阻擋層315可包括包含鈦、氮化鈦、鉭、氮化鉭、類似材料或其組合的一或多個層。第二阻擋層315可作為毯覆層被沈積在接合層312之上及開口314內。第二阻擋層315可使用例如CVD、PECVD、PVD、類似製程或其組合等沈積製程來形成。在一些實施例中，第二阻擋層315可由類似於第一阻擋層127的材料形成。如圖17所示，由於在形成接合接墊316之前，在單獨的製程步驟中形成BPV 128，因此每一第二阻擋層315在BPV 218的頂部之上延伸，此可包括在第一阻擋層127的頂表面之上延伸。以此種方式，BPV 128的第一阻擋層127及接合接墊316的第二阻擋層315分開形成，而非BPV 128與接合接墊316共享在單個步驟中形成的單個連續阻擋層。
形成接合接墊316可包括在第二阻擋層315之上沈積導電材料。導電材料可包括例如銅或銅合金。導電材料可包括例如鈦、銀、金、鎢、鋁、鎳、鈷、類似材料或其組合等其他材料。接合接墊316的導電材料可使用例如CVD、PECVD、PVD、類似製程或其組合等沈積製程來形成。在一些實施例中，接合接墊316的導電材料藉由以下步驟來形成：在第二阻擋層315之上沈積晶種層（未示出），所述晶種層可包含銅、銅合金、鈦等，然後使用例如鍍覆製程、無電鍍覆製程等填充開口314的剩餘部分。在一些實施例中，接合接墊316可由類似於BPV 128的材料形成。
在形成導電材料之後，可執行平坦化製程（例如磨削製程、化學機械研磨（CMP）製程等），以自接合層312的表面移除多餘的材料。剩餘第二阻擋層315及導電材料因此形成接合接墊316。以此種方式，接合接墊316可使用單鑲嵌製程來形成。在一些實施例中，可形成一些「虛擬」接合接墊316（未示出）而不電性連接至BPV 128及/或金屬接墊112。在一些情況下，在移除多餘的材料的平坦化步驟之後，虛擬接合接墊316可減少不均勻負載並改善表面平面性。
在一些實施例中，接合接墊316可具有介於約0.2微米與約5微米之間的寬度W4，但其他寬度是可能的。在一些實施例中，接合接墊316的寬度W4可介於其相關聯的BPV 128（參見圖7）的寬度W3的約120%與約200%之間。在一些實施例中，接合接墊316可被形成為使得接合接墊316的側壁與其相關聯的BPV 128的相鄰側壁之間的側向距離D4介於約0.5微米與約2微米之間，但其他距離是可能的。在一些實施例中，相鄰的接合接墊316之間的側向間隔可為介於約2微米與約7微米之間的距離D5。在一些情況下，藉由如本文所述與接合接墊316分開形成BPV 128，接合接墊316可被形成為具有更小的間隔距離D5。在一些情況下，藉由在與接合接墊316不同的製程步驟中形成BPV 128，例如導電接墊118、金屬接墊112、BPV 128及/或接合接墊316等特徵之間的側向間隔（例如節距）及此類特徵的大小可減小，而不會增加電性短路或其他製程缺陷的風險。
轉向圖18A至圖18B，根據一些實施例，示出封裝500，封裝500包括接合在一起的第一晶粒結構300及第二晶粒結構400。圖18B示出與圖18A所示封裝類似的封裝500，但為了說明的目的，圖18B中的一些特徵被示出具有較圖18A中大的對準偏移（alignment offset）。封裝500的第一晶粒結構300可類似於針對圖17闡述的晶粒結構300。在一些實施例中，第二晶粒結構400包括介電區402（另外被稱為「間隙填充介電」區）、裝置結構440、接合層412及一或多個接合接墊410。圖18A至圖18B中所示的第二晶粒結構400是一實例，第二晶粒結構400或其組件（例如，裝置結構440）可為除所示者之外的其他結構或其他類型的結構，而不背離本揭露的範圍。
裝置結構440可類似於前面闡述的裝置結構100。例如，裝置結構440可包括類似於基板102的基板442，基板442可包括形成在其上的積體電路裝置。在一些實施例中，基板穿孔（through substrate via，TSV）446可延伸穿過基板442。TSV 446可藉由例如使用合適的微影及蝕刻製程形成延伸穿過基板442的開口來形成。然後可用導電材料（例如銅等）填充所述開口，所述導電材料可使用合適的製程（例如鍍覆製程）來形成。在一些實施例中，裝置結構440包括金屬接墊444或導電接墊450，金屬接墊444或導電接墊450可分別類似於裝置結構100的金屬接墊112或導電接墊118。
介電區402可類似於前面闡述的介電區214，例如由氧化矽等形成。接合層412可由一或多種介電材料（例如氧化矽等）的一或多個層形成。接合層412可由與以上針對接合層126、接合層224或接合層312所述類似的材料形成，或者使用與以上針對接合層126、接合層224或接合層312所述類似的技術形成。接合接墊410可由例如銅、銅合金等導電材料來形成。接合接墊410亦可包括阻擋層（未示出）。在一些實施例中，接合接墊410可由與以上針對接合接墊316所述類似的材料形成，或者使用與以上針對接合接墊316所述類似的技術形成。
在一些實施例中，接合接墊410可具有介於約1微米與約5微米之間的寬度W5，但其他寬度是可能的。在一些實施例中，接合接墊410的寬度W5可介於其相關聯的接合接墊316的寬度W4的約95%與約150%之間。以此種方式，接合接墊410的寬度W5可大於接合接墊316的寬度W4。在將接合接墊410接合至接合接墊316之後，接合接墊410可在側向上延伸超過接合接墊316，如圖18所示。圖18A示出大致位於接合接墊316中心的接合接墊410，但在其他情況下，接合接墊410與接合接墊316之間可能存在某種側向未對準。未對準可能是由於例如在將第二晶粒結構400放置在第一晶粒結構300上期間拾取及放置上覆移位（pick-and-place overlay shift）。例如，在圖18B中，接合接墊410被示為與接合接墊316以距離S1未對準。距離S1對應於接合接墊410的中心（例如，寬度W5的一半）與接合接墊316的中心（例如，寬度W4的一半）之間的側向偏移。在一些情況下，若第一晶粒結構300與第二晶粒結構400之間存在任何未對準，則形成較接合接墊316寬的接合接墊410可增加接合接墊316的整個頂表面接合至接合接墊410的機會。在一些情況下，接合接墊316的整個表面保持接合的最大未對準距離（例如，S1）由接合接墊410的寬度W5與接合接墊316的寬度W4之間的差給出。對接合接墊316的整個頂表面進行接合可降低接合接墊316與接合接墊410之間的接觸電阻，且因此可改善封裝500的電性效能。以此種方式，藉由形成寬度大於接合接墊316的寬度的接合接墊410，可減少由於未對準造成的不良效果。
其他未對準是可能的。例如，圖18A示出大致位於BPV 128中心的接合接墊316，但在其他情況下，接合接墊316與BPV 128之間可能存在某種側向未對準。例如，在圖18B中，接合接墊316被示為與BPV 128以距離S2未對準。距離S2對應於接合接墊316的中心（例如，寬度W4的一半）與BPV 128的中心（例如，寬度W3的一半）之間的側向偏移。在一些情況下，若存在接合接墊316與BPV 128之間的任何未對準，則形成較BPV 128寬的接合接墊316可增加BPV 128的整個頂表面被上覆接合接墊316覆蓋的機會。在一些情況下，BPV 128的整個頂表面保持被上覆接合接墊316覆蓋的最大未對準距離（例如，S2）由接合接墊316的寬度W4與BPV 128的寬度W3之間的差給出。覆蓋BPV 128的整個頂表面可降低接合接墊316與BPV 128之間的接觸電阻，且因此可改善封裝500的電性效能。以此種方式，藉由形成寬度大於BPV 128的寬度的接合接墊316，可減少由於未對準造成的不良效果。
第二晶粒結構400亦可包括重佈線結構452，重佈線結構452包括介電層460及462以及金屬化圖案454及456。重佈線結構452可被設計成連接各種特徵（例如裝置結構440及任何穿孔408（如下所述）），以形成功能性電路系統。金屬化圖案亦可被稱為重佈線層或重佈線走線。可在重佈線結構452中形成較所示更多或更少的介電層及金屬化圖案。若將形成更少介電層及金屬化圖案，則可省略以下論述的步驟及製程。若將形成更多介電層及金屬化圖案，則可重複以下論述的步驟及製程。
作為形成重佈線結構452的實例，可首先形成金屬化圖案454。為了形成金屬化圖案454，在裝置結構440及介電區402之上形成晶種層。在一些實施例中，晶種層為金屬層，所述金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。晶種層可使用例如PVD等來形成。然後在晶種層上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗佈等來形成並可被暴露於光以進行圖案化。光阻的圖案對應於金屬化圖案454。所述圖案化形成穿過光阻的開口以暴露出晶種層。然後在光阻的開口中及晶種層的被暴露的部分上形成導電材料。所述導電材料可藉由例如電鍍或無電鍍覆等鍍覆來形成。導電材料可包括金屬，如銅、鈦、鎢、鋁等。導電材料及晶種層的下伏部分的組合形成金屬化圖案454。移除光阻以及晶種層的其上沒有形成導電材料的部分。光阻可藉由可接受的灰化製程或剝除製程（例如使用氧電漿等）來移除。一旦光阻被移除，例如藉由使用可接受的蝕刻製程（例如藉由濕蝕刻或乾蝕刻）來移除晶種層的被暴露的部分。
然後在金屬化圖案454、裝置結構440及介電區402上沈積介電層460。在一些實施例中，介電層460是由可使用微影遮罩（lithography mask）進行圖案化的例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）等感光性材料形成。介電層460可藉由旋轉塗佈、疊層、CVD、類似製程或其組合來形成。然後對介電層460進行圖案化。圖案化會形成暴露出金屬化圖案454的部分的開口。所述圖案化可藉由可接受的製程來進行，例如當介電層460是感光性材料時藉由將介電層460暴露於光來進行，或者藉由使用例如非等向性蝕刻（anisotropic etch）進行蝕刻來進行。若介電層460為感光性材料，則可在曝光之後對介電層460進行顯影。
然後在圖案化的介電層460上形成金屬化圖案456，並使其延伸至介電層460中的開口中，以接觸金屬化圖案454。金屬化圖案456可以類似於金屬化圖案454的方式形成，並且可由與金屬化圖案454類似的材料形成。可在金屬化圖案456及介電層460上形成介電層462。介電層462可以類似於介電層460的方式形成，並且可由與介電層460類似的材料形成。重佈線結構452可使用除本實例中所述以外的其他材料或技術來形成。
在一些實施例中，第二晶粒結構400包括一或多個穿孔408，所述一或多個穿孔408部分地或完全延伸穿過第二晶粒結構400，以連接第二晶粒結構400的相對側上的重佈線結構452或其他特徵。在一些實施例中，第二晶粒結構400可包括零個、一個、兩個或多於兩個穿孔408。根據一些實施例，圖18中所示的第二晶粒結構400亦包括形成在重佈線結構452上的凸塊下金屬（underbump metallization，UBM）418及外部連接件420。UBM 418提供與第二晶粒結構400內的導電特徵的電性連接，並且外部連接件420（例如，焊料球、凸塊等）形成在UBM 418上。在一些實施例中，在形成外部連接件420之前不形成UBM 418，並且在一些實施例中，不在第二晶粒結構400上形成外部連接件420。
所示的第二晶粒結構400是說明性實例，並且將會理解，所有合適的晶粒、晶片、裝置等皆被認為處於本揭露的範圍內。在一些實施例中，第二晶粒結構400可以類似於第一晶粒結構300的方式形成。例如，第二晶粒結構400可包括在第一製程步驟中形成的BPV（未單獨標記），並且類似於以上針對圖7及圖17所闡述，可在單獨的製程步驟中在BPV之上形成接合接墊410。
在一些實施例中，使用例如直接接合或混合接合將第二晶粒結構400接合至第一晶粒結構300，以形成封裝500。在執行接合之前，可在第二晶粒結構400或第一晶粒結構300上執行表面處理，以使表面活化。在一些實施例中，表面處理包括電漿處理。電漿處理可在真空環境（例如，真空腔室，未示出）中執行。用於產生電漿的製程氣體可為含氫氣體，所述含氫氣體包括包含氫氣（H2 ）及氬氣（Ar）的第一氣體、包含H2 及氮氣（N2 ）的第二氣體或包含H2 及氦氣（He）的第三氣體。電漿處理亦可使用純的或實質上純的H2 、Ar或N2 作為製程氣體來執行，其對接合接墊316/410及接合層312/412的表面進行處置。第二晶粒結構400或第一晶粒結構300可用相同的表面處理製程處置，或者用不同的表面處理製程處置，或者不處置。在一些實施例中，第二晶粒結構400或第一晶粒結構300可在表面處理之後被清潔。清潔可包括執行例如化學清潔及去離子水清潔/沖洗。
接下來，可對第二晶粒結構400及第一晶粒結構300執行預接合製程。使用例如拾取及放置製程將第二晶粒結構400放置在第一晶粒結構300上。對準特徵222可在放置期間用於對準第二晶粒結構400。第二晶粒結構400與第一晶粒結構300對準，使得第二晶粒結構400的接合接墊410及/或穿孔408與第一晶粒結構300的接合接墊316對準。在對準之後，第二晶粒結構400及第一晶粒結構300可彼此壓靠。在一些實施例中，每一晶粒的按壓力可小於約5牛頓，但亦可使用更大或更小的力。預接合製程可在室溫下（例如，在約21℃至約25℃的溫度下）執行，但可使用更高的溫度。在一些實施例中，預接合時間可短於約1分鐘。
在預接合之後，第二晶粒結構400的接合層412與第一晶粒結構300的接合層312彼此接合，以形成封裝500。接合層312/412之間的接合可在隨後的退火步驟中得到加強。例如，封裝500可在約300℃至約400℃的溫度下退火介於約1小時與約2小時之間的時間段。在退火期間，接合接墊316及410中的金屬可擴散，使得亦形成金屬對金屬接合。可類似地形成接合接墊316與對應的穿孔408之間的接合。因此，第一晶粒結構300與第二晶粒結構400之間的所得接合可為混合接合。在一些實施例中，在退火之後，在接合接墊316與對應的接合接墊410或穿孔408之間不存在材料界面。在一些實施例中，在接合之後，可在封裝500上執行單體化製程。
圖18A示出大致位於接合接墊316中心的穿孔408，但在其他情況下，穿孔408與接合接墊316之間可能存在某種側向未對準。例如，在圖18B中，穿孔408被示為與接合接墊316以距離S3未對準。距離S3對應於穿孔408的中心與接合接墊316的中心（例如，寬度W4的一半）之間的側向偏移。在一些情況下，若接合接墊316與穿孔408之間存在任何未對準，則形成較穿孔408寬的接合接墊316可增加穿孔408的整個表面接合至對應的接合接墊316的機會。在一些情況下，穿孔408的整個表面保持接合至對應的接合接墊316的最大未對準距離（例如，S3）由接合接墊316的寬度W4與穿孔408的寬度之間的差給出。
根據一些實施例，圖19A至圖19B、圖20A至圖20B及圖21示出封裝510、520及530，封裝510、520及530中的每一者包括接合至第二晶粒結構400的第一晶粒結構300。對於封裝510、520及530中的每一者，第一晶粒結構300及第二晶粒結構400可類似於針對圖18A至圖18B所述的第一晶粒結構300及第二晶粒結構400，並且第一晶粒及第二晶粒可以類似於針對圖18A至圖18B所述的方式接合。形成封裝的所有此種變型皆被預期處於本揭露的範圍內。
首先轉向圖19A，除了第二晶粒結構400的接合接墊410的寬度W6小於第一晶粒結構300的接合接墊316的寬度W4（參見圖17）以外，封裝510類似於圖18A所示的封裝500。圖19B示出與圖19A所示封裝類似的封裝510，但為了說明的目的，圖19B中的一些特徵被示出具有較圖19A中大的對準偏移。在一些實施例中，接合接墊410可具有介於約1.5微米與約5微米之間的寬度W6，但其他寬度是可能的。在一些實施例中，接合接墊410的寬度W6可介於其相關聯的接合接墊316的寬度W4的約40%與約90%之間。以此種方式，接合接墊410的寬度W6可小於接合接墊316的寬度W4。在將接合接墊410接合至接合接墊316之後，接合接墊316可在側向上延伸超過接合接墊410，如圖19A所示。
圖19A示出大致位於接合接墊316中心的接合接墊410，但在其他情況下，接合接墊410與接合接墊316之間可能存在某種側向未對準。例如，在圖19B中，接合接墊410被示為與接合接墊316以距離S4未對準。距離S4對應於接合接墊410的中心（例如，寬度W6的一半）與接合接墊316的中心（例如，寬度W4的一半）之間的側向偏移。在一些情況下，若第一晶粒結構300與第二晶粒結構400之間存在任何未對準，則形成寬度小於接合接墊316的接合接墊410可增加接合接墊410的整個頂表面接合至接合接墊316的機會。在一些情況下，接合接墊410的整個表面保持接合的最大未對準距離（例如，S4）由接合接墊410的寬度W6與接合接墊316的寬度W4之間的差給出。對接合接墊410的整個接合表面進行接合可降低接合接墊316與接合接墊410之間的接觸電阻，且因此可改善封裝510的電性效能。以此種方式，藉由形成寬度小於接合接墊316的寬度的接合接墊410，可減少由於未對準造成的不良效果。
接下來轉向圖20A到圖20B及圖21，除了BPV 128接觸導電接墊118並藉由導電接墊118與內連線結構108進行電性連接以外，封裝520及530類似於圖18A到圖18B所示的封裝500。圖20A至圖20B示出與圖18A至圖18B所示封裝500類似的封裝520，其中第二晶粒結構400的接合接墊410的寬度大於第一晶粒結構300的接合接墊316的寬度。圖20B示出與圖20A所示封裝類似的封裝520，但為了說明的目的，圖20B中的一些特徵被示出為具有較圖20A中大的對準偏移。圖21示出與圖19所示封裝510類似的封裝530，其中第二晶粒結構400的接合接墊410的寬度小於第一晶粒結構300的接合接墊316。對於圖21所述的封裝530，亦可存在與圖18A至圖18B、圖19A至圖19B及圖20A所述者類似的未對準，但並未在單獨的圖中示出。
接觸BPV 128的導電接墊118可以與以上針對圖3至圖4所示的導電接墊118類似的方式形成。例如，可對鈍化層114進行圖案化以暴露出金屬接墊112，且然後在金屬接墊112之上形成導電接墊118。BPV 128可以與圖6至圖7所示的BPV 128類似的方式形成。例如，除了開口124暴露出導電接墊118而非金屬接墊112以外，可在介電層122中形成開口124。然後，可在開口124中形成第一阻擋層127及BPV 128的導電材料，如圖7所述。如圖20A至圖20B及圖21所示，一些導電接墊118可不連接至BPV 128。在一些實施例中，相鄰的導電接墊118之間的側向間隔可為介於約2微米與約100微米之間的距離D6。
在一些情況下，藉由如本文所述與接合接墊316分開形成BPV 128，導電接墊118可被形成為具有更小的大小及/或間隔距離D6。在一些情況下，藉由形成接觸導電接墊118的BPV 128，BPV 128可被形成為具有更小的大小及更小的間隔距離。例如，接觸導電接墊118的開口124的更淺深度可容許進行更準確的微影圖案化。在一些實施例中，被形成為被BPV 128接觸的導電接墊118可被形成為具有較不被BPV 128接觸的導電接墊118小的寬度。例如，未被探測的導電接墊118可被形成為具有更小的寬度。在一些實施例中，被形成為被BPV 128接觸的導電接墊118可具有較其他導電接墊118的寬度W2小約1%與約90%之間的寬度W2’。
圖20A示出大致位於導電接墊118中心的BPV 128，但在其他情況下，可能存在BPV 128與導電接墊118之間的某種側向未對準。例如，在圖20B中，BPV 128被示為與導電接墊118以距離S5未對準。距離S5對應於BPV 128的中心（例如，寬度W3的一半）與導電接墊118的中心（例如，寬度W2’的一半）之間的側向偏移。在一些情況下，藉由在與接合接墊316不同的製程步驟中形成BPV 128，容許形成具有更小寬度（例如W3）的BPV 128。若存在任何未對準，則形成具有更小寬度（例如，較對應的導電接墊118小的寬度）的BPV 128可增加BPV 128的整個表面接合至導電接墊118的機會。在一些情況下，BPV 128的整個表面保持接合的最大未對準距離（例如，S5）由BPV 128的寬度W3與對應的導電接墊118的寬度W2’之間的差給出。對BPV 128的整個接合表面進行接合可降低BPV 128與導電接墊118之間的接觸電阻，且因此可改善封裝520的電性效能。以此種方式，可減小接合的封裝的一些導電特徵的大小或節距，而不會增加由於未對準或其他製程缺陷導致的不良效果的風險。
圖22至圖26示出根據一些實施例的包括封裝600的封裝結構1000的形成中的中間步驟。圖22示出已經接合至封裝600中的第一晶粒結構300及第二晶粒結構400。第一晶粒結構300及第二晶粒結構400可類似於前面針對圖17至圖21闡述的第一晶粒結構300或第二晶粒結構400。除了外部連接件420不形成在第二晶粒結構400上之外，封裝600可類似於前面針對圖18A至圖21闡述的封裝500、510、520或530。如圖22所示，封裝600包括形成在第二晶粒結構400上的接觸接墊602，接觸接墊602容許與封裝600進行電性連接。
圖22亦示出載體基板721，載體基板721具有黏合層723及位於黏合層723之上的聚合物層725。在一些實施例中，載體基板721包含例如矽系材料（例如玻璃或氧化矽）或其他材料（例如氧化鋁）、該些材料中的任何材料的組合等。載體基板721可為平坦的，以適應例如封裝600等裝置的貼合。將黏合層723放置在載體基板721上，以有助於上覆結構（例如，聚合物層725）的黏合。在一些實施例中，黏合層723可包含光熱轉換（light to heat conversion，LTHC）材料或紫外膠（ultra-violet glue），所述光熱轉換材料或紫外膠在暴露於紫外光時會喪失其黏合性質。然而，亦可使用例如壓敏黏合劑（pressure sensitive adhesive）、可輻射固化黏合劑（radiation curable adhesive）、環氧樹脂（epoxy）、該些材料的組合等或其他類型的黏合劑。可將黏合層723以在壓力下可易於變形的半液體形式或凝膠形式放置至載體基板721上。
將聚合物層725放置在黏合層723之上，並且用於為封裝600提供保護。在一些實施例中，聚合物層725可為聚苯並噁唑（PBO），但作為另一選擇，可利用例如聚醯亞胺或聚醯亞胺衍生物等任何合適的材料。可使用例如旋轉塗佈製程將聚合物層725放置為介於約2微米與約15微米之間（例如約5微米）的厚度，但作為另一選擇可使用任何合適的方法及厚度。
在一些實施例中，在聚合物層725之上形成穿孔，例如介電穿孔（through-dielectric via，TDV）727。在一些實施例中，首先在聚合物層725之上形成晶種層（未示出）。晶種層是導電材料的薄層，其有助於在隨後的處理步驟期間形成更厚的層。在一些實施例中，晶種層可包括約500埃厚的鈦層、然後是約3,000埃厚的銅層。晶種層可依據所期望的材料而使用例如濺鍍製程、蒸鍍製程或PECVD製程等製程來形成。一旦晶種層形成，可在晶種層之上形成光阻（未示出）且將其圖案化。然後在圖案化的光阻內形成TDV 727。在一些實施例中，TDV 727包含一或多種導電材料（例如銅、鎢、其他導電金屬等），且可例如藉由電鍍、無電鍍覆等形成。在一些實施例中，使用電鍍製程，在所述電鍍製程中，將晶種層及光阻浸沒或浸漬在電鍍溶液中。一旦使用光阻及晶種層形成了TDV 727，可使用合適的移除製程來移除光阻。在一些實施例中，可使用電漿灰化製程來移除光阻，從而可提高光阻的溫度直至光阻經歷熱分解且可被移除。然而，作為另一選擇，可利用任何其他合適的製程，例如濕式剝除（wet strip）。移除光阻可暴露出晶種層的下伏的部分。一旦形成了TDV 727，然後例如使用濕蝕刻或乾蝕刻製程來移除晶種層的被暴露的部分。TDV 727可被形成為介於約180微米與約200微米之間的高度，具有約190微米的臨界尺寸及約300微米的節距。
在形成TDV 727之後，將封裝600貼合至聚合物層725上。在一些實施例中，封裝600可使用例如拾取及放置製程來放置。然而，可利用放置封裝600的任何合適的方法。
圖23示出用包封體729來包封封裝600及TDV 727。包封體729可為模製化合物，例如樹脂、聚醯亞胺、聚伸苯硫醚（polyphenylene sulfide，PPS）、聚醚醚酮（polyether-ether-ketone，PEEK）、聚苯醚碸（polyether sulfone，PES）、耐熱晶體樹脂、該些的組合等。圖24示出包封體729的薄化，以暴露出TDV 727及封裝600。可例如使用CMP製程或另一製程來執行薄化。包封體729的薄化可暴露出封裝600的接觸接墊602。
圖25示出在包封體729之上形成具有一或多個層的重佈線結構800。在一些實施例中，可藉由最初在包封體729之上形成第一重佈線鈍化層801而形成重佈線結構800。在一些實施例中，第一重佈線鈍化層801可為聚苯並噁唑（PBO），但作為另一選擇可利用任何合適的材料，例如聚醯亞胺或聚醯亞胺衍生物（例如低溫固化的聚醯亞胺）。可使用例如旋轉塗佈製程將第一重佈線鈍化層801放置至約5微米與約17微米之間（例如約7微米）的厚度，但作為另一選擇可使用任何合適的方法及厚度。
一旦第一重佈線鈍化層801已形成，可穿過第一重佈線鈍化層801形成第一重佈線通孔803，以與封裝600及TDV 727進行電性連接。例如，第一重佈線通孔803可被形成為與接觸接墊602進行電性接觸。在一些實施例中，第一重佈線通孔803可藉由使用鑲嵌製程、雙鑲嵌製程或另一製程來形成。在第一重佈線通孔803已形成之後，在第一重佈線通孔803之上形成與第一重佈線通孔803電性連接的第一重佈線層805。在一些實施例中，第一重佈線層805可藉由合適的形成製程（例如CVD或濺鍍）最初形成鈦銅合金的晶種層（未示出）來形成。然後可形成光阻（亦未示出）以覆蓋晶種層，且然後可將光阻圖案化以暴露出晶種層的位於第一重佈線層805期望所在之處的所述部分。
一旦光阻已形成且被圖案化，可藉由沈積製程（例如鍍覆）在晶種層上形成導電材料，例如銅。所述導電材料可被形成為具有介於約1微米與約10微米之間（例如約4微米）的厚度。然而，儘管所論述的材料及方法適合形成導電材料，但該些材料僅為示例性的。作為另一選擇，可使用任何其他合適的材料（例如AlCu或Au）及任何其他合適的形成製程（例如CVD或PVD）來形成第一重佈線層805。
在第一重佈線層805已形成之後，可形成第二重佈線鈍化層807且對其進行圖案化，以幫助隔離第一重佈線層805。在一些實施例中，第二重佈線鈍化層807可類似於第一重佈線鈍化層801（例如藉由為正性（positive tone）PBO），或者可不同於第一重佈線鈍化層801（例如藉由為負性（negative tone）材料（例如低溫固化的聚醯亞胺））。第二重佈線鈍化層807可被放置至約7微米的厚度。一旦就位，第二重佈線鈍化層807可使用例如微影掩蔽及蝕刻製程被圖案化以形成開口，或者若第二重佈線鈍化層807的材料是感光性的，則對第二重佈線鈍化層807的材料進行曝光及顯影。然而，可利用任何合適的材料及圖案化方法。
在第二重佈線鈍化層807已被圖案化之後，可形成第二重佈線層809以延伸穿過在第二重佈線鈍化層807內形成的開口，且與第一重佈線層805進行電性連接。在一些實施例中，第二重佈線層809可使用類似於第一重佈線層805的材料及製程來形成。例如，可施加晶種層，且所述晶種層可被圖案化的光阻覆蓋，可在晶種層上施加導電材料（例如銅），可移除圖案化的光阻，且可使用導電材料作為遮罩對所述晶種層進行蝕刻。在一些實施例中，第二重佈線層809被形成為約4微米的厚度。然而，可使用任何合適的材料或製造製程。
在第二重佈線層809已形成之後，在第二重佈線層809之上施加第三重佈線鈍化層811，以幫助隔離及保護第二重佈線層809。在一些實施例中，第三重佈線鈍化層811可由與第二重佈線鈍化層807相似的材料形成並以與第二重佈線鈍化層807相似的方式形成至約7微米的厚度。例如，第三重佈線鈍化層811可由PBO或低溫固化的聚醯亞胺形成，其已如上文關於第二重佈線鈍化層807所述被施加及圖案化。然而，可利用任何合適的材料或製造製程。
在第三重佈線鈍化層811已被圖案化之後，可形成第三重佈線層813以延伸穿過在第三重佈線鈍化層811內形成的開口，且與第二重佈線層809進行電性連接。在一些實施例中，第三重佈線層813可使用類似於第一重佈線層805的材料及製程來形成。例如，可施加晶種層，且所述晶種層可被圖案化的光阻覆蓋，可在晶種層上施加導電材料（例如銅），可移除圖案化的光阻，且可使用導電材料作為遮罩對所述晶種層進行蝕刻。在一些實施例中，第三重佈線層813被形成為5微米的厚度。然而，可使用任何合適的材料或製造製程。
在第三重佈線層813已形成之後，可在第三重佈線層813之上形成第四重佈線鈍化層815，以幫助隔離及保護第三重佈線層813。在一些實施例中，第四重佈線鈍化層815可由與第二重佈線鈍化層807相似的材料並以與第二重佈線鈍化層807相似的方式形成。例如，第四重佈線鈍化層815可由PBO或低溫固化的聚醯亞胺形成，其已如上文關於第二重佈線鈍化層807所述被施加及圖案化。在一些實施例中，第四重佈線鈍化層815被形成為約8微米的厚度。然而，可利用任何合適的材料或製造製程。
在其他實施例中，重佈線結構800的重佈線通孔及重佈線層可使用鑲嵌製程（例如雙鑲嵌製程）形成。例如，可在包封體729之上形成第一重佈線鈍化層。然後，使用一或多個微影步驟對第一重佈線鈍化層進行圖案化，以在第一重佈線鈍化層內形成用於通孔的開口及用於導電線的開口。可在用於通孔的開口及用於導電線的開口中形成導電材料，以形成第一重佈線通孔及第一重佈線層。可在第一重佈線鈍化層之上形成額外的重佈線鈍化層，且可在額外的重佈線鈍化層中形成額外組的重佈線通孔及導電線，如針對第一重佈線鈍化層所述，從而形成重佈線結構800。可使用此種或其他技術來形成重佈線結構800。
圖25另外示出形成凸塊下金屬819及第三外部連接件817以與第三重佈線層813進行電性接觸。在一些實施例中，凸塊下金屬819可各自包括三個導電材料層，例如鈦層、銅層、及鎳層。然而，此項技術中具有通常知識者將知，存在許多適用於形成凸塊下金屬819的合適的材料及層佈置，例如鉻/鉻-銅合金/銅/金佈置、鈦/鈦鎢/銅佈置、或銅/鎳/金佈置。可用於凸塊下金屬819的任何合適的材料或材料層完全旨在包含於實施例的範圍內。
在一些實施例中，藉由在第三重佈線層813之上及沿著穿過第四重佈線鈍化層815的開口的內部形成每一層來產生凸塊下金屬819。每一層的形成可使用鍍覆製程（例如電化學鍍覆）來執行，但可依據期望的材料而使用其他形成製程，例如濺鍍、蒸鍍或PECVD製程。凸塊下金屬819可被形成為具有介於約0.7微米與約10微米之間（例如約5微米）的厚度。
在一些實施例中，可將第三外部連接件817放置在凸塊下金屬819上且第三外部連接件817可為包含共晶材料（例如焊料）的球柵陣列（ball grid array，BGA），但作為另一選擇可使用任何合適的材料。在其中第三外部連接件817是焊料球的一些實施例中，第三外部連接件817可使用落球方法（ball drop method）（例如直接落球製程（direct ball drop process））形成。在另一實施例中，焊料球可藉由最初經由任何合適的方法（例如蒸鍍、電鍍、印刷、焊料轉移）形成錫層、且然後執行回流以將材料造型成所期望的凸塊形狀來形成。一旦第三外部連接件817已形成之後，可執行測試以確保所述結構適合用於進一步處理。
圖26示出藉由聚合物層725將裝置封裝900接合至TDV 727。在接合裝置封裝900之前，自聚合物層725移除載體基板721及黏合層723。亦對聚合物層725進行圖案化以暴露出TDV 727。在一些實施例中，聚合物層725可使用例如雷射鑽孔方法來圖案化。在此種方法中，首先在聚合物層725之上沈積保護層，例如光熱轉換（LTHC）層或hogomax層（未單獨示出）。一旦得到保護，將雷射朝向聚合物層725的期望被移除的所述部分引導以暴露出下伏的TDV 727。在雷射鑽孔製程期間，鑽孔能量可介於0.1毫焦至約30毫焦的範圍內，且鑽孔角度相對於聚合物層725的法線為約0度（垂直於聚合物層725）至約85度。在一些實施例中，所述圖案化可被形成以將開口在TDV 727之上形成為具有介於約100微米與約300微米之間（例如約200微米）的寬度。
在另一實施例中，可藉由以下方式對聚合物層725進行圖案化：最初對聚合物層725施加光阻（未單獨示出），且然後將光阻暴露於圖案化的能量源（例如，圖案化的光源）以引發化學反應，從而引發光阻的被暴露於圖案化的光源的所述部分的物理變化。然後對被暴露的光阻施加顯影劑，以利用物理變化並依據所期望的圖案而選擇性地移除光阻的被暴露的部分或光阻的未暴露的部分，且利用例如乾蝕刻製程來移除聚合物層725的下伏的被暴露的部分。然而，可利用任何其他合適的用於對聚合物層725進行圖案化的方法。
在一些實施例中，裝置封裝900包括基板902及耦合至基板902的一或多個堆疊的晶粒910（例如，910A及910B）。儘管示出一組堆疊的晶粒910A/910B，但在其他實施例中，多個堆疊的晶粒910（各自具有一或多個堆疊的晶粒）可並排設置，以耦合至基板902的相同表面。基板902可由例如矽、鍺、金剛石等半導體材料製成。在一些實施例中，亦可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些的組合等。另外，基板902可為絕緣體上矽（SOI）基板。一般而言，SOI基板包含一層半導體材料，例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、或其組合。在一個替代實施例中，基板902基於絕緣芯，例如玻璃纖維增強樹脂芯。一種示例性芯材料是玻璃纖維樹脂，例如FR4。所述芯材料的替代方案包括雙馬來醯亞胺-三氮雜苯樹脂（bismaleimide-triazine，BT）樹脂，或作為另一選擇，包括其他印刷電路板（printed circuit board，PCB）材料或膜。可將例如味之素增層膜（Ajinomoto build-up film，ABF）等增層膜或其他疊層體用於基板902。
基板902可包括主動裝置及被動裝置（未示出）。可使用各種各樣的裝置（例如電晶體、電容器、電阻器、該些的組合等）來產生用於裝置封裝900的設計的結構性及功能性要求。所述裝置可使用任何適合的方法來形成。
基板902亦可包括金屬化層或導通孔（未示出）。所述金屬化層可形成在主動裝置及被動裝置之上且被設計成連接各種裝置以形成功能性電路系統。金屬化層可由交替的介電（例如，低介電常數介電材料）層與導電材料（例如，銅）層以及對所述導電材料層進行內連的通孔形成，並且可藉由任何合適的製程（例如，沈積、鑲嵌、雙鑲嵌等）來形成。在一些實施例中，基板902實質上不具有主動裝置及被動裝置。
基板902可具有位於基板902的第一側上以耦合至堆疊的晶粒910的接合接墊904以及位於基板902的第二側上以耦合至外部連接部901的接合接墊906，所述第二側與基板902的第一側相對。在一些實施例中，接合接墊904及906是藉由向基板902的第一側及第二側上的介電層（未示出）中形成凹部（未示出）而形成。所述凹部可被形成為容許接合接墊904及906嵌入所述介電層中。在其他實施例中，由於接合接墊904及906可形成在介電層上，因而所述凹部被省略。在一些實施例中，接合接墊904及906包括由銅、鈦、鎳、金、鈀、類似材料、或其組合製成的薄晶種層（未示出）。可在薄晶種層之上沈積接合接墊904及906的導電材料。導電材料可藉由電化學鍍覆製程、無電鍍覆製程、CVD、原子層沈積（ALD）、PVD、類似製程、或其組合來形成。在實施例中，接合接墊904及906的導電材料是銅、鎢、鋁、銀、金、類似材料、或其組合。
在實施例中，接合接墊904及接合接墊906是包括三個導電材料層（例如鈦層、銅層、及鎳層）的UBM。可利用材料及層的其他佈置（例如鉻/鉻-銅合金/銅/金佈置、鈦/鈦鎢/銅佈置或銅/鎳/金佈置）來形成接合接墊904及906。可用於接合接墊904及906的任何合適的材料或材料層完全旨在包含在當前申請案的範圍內。在一些實施例中，導通孔延伸穿過基板902，並將接合接墊904中的至少一者耦合至接合接墊906中的至少一者。
在所示實施例中，堆疊的晶粒910藉由引線接合（wire bond）912耦合至基板902，但可使用其他連接，例如導電凸塊。在實施例中，堆疊的晶粒910是堆疊的記憶體晶粒。例如，堆疊的晶粒910可為記憶體晶粒，例如低功率（low-power，LP）雙倍資料速率（double data rate，DDR）記憶體模組，例如LPDDR1、LPDDR2、LPDDR3、LPDDR4或類似記憶體模組。
堆疊的晶粒910及引線接合912可由模製材料914來包封。模製材料914可例如使用壓縮模製而模製在堆疊的晶粒910及引線接合912上。在一些實施例中，模製材料914是模製化合物、聚合物、環氧樹脂、氧化矽填料材料、類似材料、或其組合。可執行固化製程來固化模製材料914。固化製程可為熱固化、紫外（ultraviolet，UV）固化、類似固化、或其組合。
在一些實施例中，堆疊的晶粒910及引線接合912被埋入模製材料914中，且在使模製材料914固化之後，執行平坦化步驟（例如磨削），以移除模製材料914的多餘部分並為裝置封裝900提供實質上平坦的表面。
在一些實施例中，外部連接部901可被形成為在裝置封裝900與例如TDV 727之間提供外部連接。外部連接部901可為接觸凸塊（例如微凸塊或受控塌縮晶片連接（controlled collapse chip connection，C4）凸塊），且可包含例如錫等材料或例如銀或銅等其他合適的材料。在其中外部連接部901為錫焊料凸塊的一些實施例中，外部連接部901可藉由最初經由任何合適的方法（例如蒸鍍、電鍍、印刷、焊料轉移、植球（ball placement）等）將錫層形成至例如約100微米的厚度來形成。一旦錫層已形成於所述結構上之後，執行回流以將所述材料造型成期望的凸塊形狀。
一旦外部連接部901已形成之後，將外部連接部901對準TDV 727且放置在TDV 727之上，並且執行接合。例如，在其中外部連接部901為焊料凸塊的一些實施例中，接合製程可包括回流製程，藉由所述回流製程外部連接部901的溫度會升高至使外部連接部901將液化及流動的點，從而一旦外部連接部901重新凝固之後將裝置封裝900接合至TDV 727。可形成包封體903來包封及保護裝置封裝900。包封體903可在聚合物層725與裝置封裝900之間延伸，並且在一些實施例中可為底部填充膠。以此種方式，可形成封裝結構1000。
各實施例可達成多個優點。藉由在兩個單獨的處理步驟中形成晶粒的接合接墊通孔（BPV）及接合接墊，可減小例如金屬線、導電接墊、BPV及/或接合接墊等特徵的大小及/或間隔（例如節距）。例如，藉由在第一微影及蝕刻步驟中形成BPV，BPV可被形成為更靠近例如導電接墊（例如鋁接墊）等其他特徵，而不會增加例如電性短路等製程缺陷的機會。以此種方式，可減小晶粒或倂入所述晶粒的封裝的大小。另外，可增加晶粒或封裝的佈線密度。在一些情況下，可形成第一晶粒的第一接合接墊，使得即使在接合製程期間發生未對準時，其整個接合表面仍接合至第二晶粒的對應的第二接合接墊。例如，第一晶粒的第一接合接墊可具有較第二接合接墊小的寬度，因此即使第一接合接墊與第二接合接墊之間存在某種未對準，第一接合接墊的整個接合表面仍保持接觸第二接合接墊。以此種方式，當發生未對準時，倂入接合的晶粒的封裝可具有接合的接墊之間的改善的接觸電阻。
在實施例中，一種裝置包括：位於半導體基板之上的內連線結構，所述內連線結構包括第一導電接墊；位於內連線結構之上的第一介電層；位於第一介電層內的接合接墊通孔，接合接墊通孔中的每一接合接墊通孔包括沿著第一介電層的側壁及在第一導電接墊中的第一導電接墊之上延伸的第一阻擋層、以及位於第一阻擋層之上的第一導電材料，其中第一導電材料的頂表面與第一阻擋層的頂表面共面；位於第一介電層之上的第二介電層；以及位於第二介電層內的第一接合接墊，每一第一接合接墊包括第二阻擋層以及位於第二阻擋層之上的第二導電材料，第二阻擋層沿著第二介電層的側壁以及在接合接墊通孔中的第一接合接墊通孔的第一導電材料及第一阻擋層上延伸，其中第二阻擋層完全覆蓋第一接合接墊通孔的第一導電材料的頂表面及第一阻擋層的頂表面。在實施例中，所述裝置更包括在第一介電層、內連線結構及半導體基板的側壁之上延伸的第三介電層。在實施例中，第二介電層在第三介電層及第一介電層之上延伸。在實施例中，所述裝置更包括位於第一介電層內的鋁接墊，其中所述鋁接墊接觸第一導電接墊中的第一導電接墊。在實施例中，接合接墊通孔接觸鋁接墊。在實施例中，所述裝置更包括在第一導電接墊之上延伸的鈍化層，接合接墊通孔延伸穿過鈍化層。在實施例中，相鄰的第一導電接墊在側向上分開介於2微米與20微米之間的距離。在實施例中，第二阻擋層包含鈦、氮化鈦、鉭或氮化鉭。
在實施例中，一種封裝包括：第一晶粒，包括第一金屬化層，位於第一金屬化層上的一或多個第一接合接墊通孔，其中第一阻擋層越過第一金屬化層在每一第一接合接墊通孔與第一金屬化層之間延伸，及位於所述一或多個第一接合接墊通孔上的一或多個第一接合接墊，其中第二阻擋層越過每一第一接合接墊通孔在第一接合接墊與第一接合接墊通孔之間延伸；及包括一或多個第二接合接墊的第二晶粒，其中第二接合接墊接合至第一晶粒的第一接合接墊。在實施例中，第一晶粒包括第一接合層，第一接合接墊設置在第一接合層內，第二晶粒包括第二接合層，第二接合接墊設置在第二接合層內，並且第一接合層接合至第二接合層。在實施例中，第一接合接墊的寬度介於第二接合接墊的寬度的95%與150%之間。在實施例中，第二接合接墊的寬度介於第一接合接墊的寬度的95%與150%之間。在實施例中，第二晶粒更包括穿孔，其中穿孔被接合至第一晶粒的第一接合接墊。在實施例中，所述封裝更包括位於第一金屬化層上的導電接墊，其中導電接墊包含與所述一或多個第一接合接墊通孔不同的導電材料。在實施例中，導電接墊與相鄰的第一接合接墊通孔在側向上分開介於2微米與100微米之間的距離。
在實施例中，一種方法包括：在半導體基板的頂表面上形成內連線結構，內連線結構包括第一導電接墊；在內連線結構之上形成第一介電層；蝕刻第一介電層以形成暴露出第一導電接墊的第一開口；在第一介電層中的第一開口內沈積第一阻擋層；在第一開口內及第一阻擋層上沈積第一導電材料；在第一介電層之上形成第二介電層；蝕刻第二介電層以形成暴露出第一導電材料的第二開口；在第二介電層中的第二開口內沈積第二阻擋層；在第二開口內及第二阻擋層上沈積第二導電材料；及將半導體晶粒接合至第二介電層，半導體晶粒包括接合層及接合接墊，其中所述接合將半導體晶粒的接合層接合至第二介電層，且將半導體晶粒的接合接墊接合至第二導電材料。在實施例中，所述方法包括：在沈積第一導電材料之後，在第一介電層及第一導電材料之上形成犧牲層；將犧牲層貼合至第一載體結構；將半導體基板薄化；及移除第一載體結構及犧牲層，其中在移除犧牲層之後，在第一介電層之上形成第二介電層。在實施例中，所述方法包括：在內連線結構之上形成鈍化層；及在鈍化層之上形成導電接墊，其中第一介電層形成在導電接墊及鈍化層之上。在實施例中，半導體晶粒的接合接墊的側向寬度小於第二導電材料的側向寬度。在實施例中，半導體晶粒的接合接墊的側向寬度大於第二導電材料的側向寬度。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者還應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100、440:裝置結構 102、442、902:基板 104:切割道區 108:內連線結構 110:絕緣層 112:虛擬金屬接墊 113:導電特徵 114:鈍化層 118、450:導電接墊 119:探測針 122、208、220、460、462:介電層 124、314:開口 126、212、224、306、312、412:接合層 127:第一阻擋層 128:接合接墊通孔 202、302:載體 204:層 210、222:對準特徵 214、402:介電區 250:第一載體結構 300:第一晶粒結構 315:第二阻擋層 316、410、904、906:接合接墊 350:第二載體結構 400:第二晶粒結構 408:穿孔 418、819:凸塊下金屬 420:外部連接件 444:金屬接墊 446:基板穿孔 452、800:重佈線結構 454、456:金屬化圖案 500、510、520、530、600:封裝 602:接觸接墊 721:載體基板 723:黏合層 725:聚合物層 727:介電穿孔 729、903:包封體 801:第一重佈線鈍化層 803:第一重佈線通孔 805:第一重佈線層 807:第二重佈線鈍化層 809:第二重佈線層 811:第三重佈線鈍化層 813:第三重佈線層 815:第四重佈線鈍化層 817:第三外部連接件 900:裝置封裝 901:外部連接部 910、910A、910B:堆疊的晶粒 912:引線接合 914:模製材料 1000:封裝結構 D1、D2、D5、D6、S1、S2、S3、S4、S5:距離 D3、D4:側向距離 W1、W2、W2’、W3、W4、W5、W6:寬度 W3A:上部寬度 W3B:下部寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖9示出根據一些實施例的用於形成裝置結構的製程中的中間步驟的剖視圖。 圖10至圖17示出根據一些實施例的用於形成晶粒結構的製程中的中間步驟的剖視圖。 圖18A、圖18B、圖19A、圖19B、圖20A、圖20B及圖21示出根據一些實施例的具有晶粒結構的封裝的剖視圖。 圖22至圖26示出根據一些實施例的用於形成封裝結構的製程中的中間步驟的剖視圖。
100、440:裝置結構
102、442:基板
108:內連線結構
112:金屬接墊/虛擬金屬接墊
118、450:導電接墊
122、220、460、462:介電層
128:接合接墊通孔
214、402:介電區
222:對準特徵
224、306、312、412:接合層
300:第一晶粒結構
302:載體
315:第二阻擋層
316、410:接合接墊
350:第二載體結構
400:第二晶粒結構
408:穿孔
418:凸塊下金屬
420:外部連接件
444:金屬接墊
446:基板穿孔
452:重佈線結構
454、456:金屬化圖案
530:封裝

Claims (20)

  1. 一種裝置，包括： 內連線結構，位於半導體基板之上，所述內連線結構包括多個第一導電接墊； 第一介電層，位於所述內連線結構之上； 多個接合接墊通孔，位於所述第一介電層內，所述多個接合接墊通孔中的每一接合接墊通孔包括： 第一阻擋層，沿著所述第一介電層的側壁及在所述多個第一導電接墊中的第一導電接墊之上延伸；及 第一導電材料，位於所述第一阻擋層之上，其中所述第一導電材料的頂表面與所述第一阻擋層的頂表面共面； 第二介電層，位於所述第一介電層之上；及 多個第一接合接墊，位於所述第二介電層內，所述多個第一接合接墊中的每一第一接合接墊包括： 第二阻擋層，沿著所述第二介電層的側壁以及在所述多個接合接墊通孔中的第一接合接墊通孔的所述第一導電材料及所述第一阻擋層上延伸，其中所述第二阻擋層完全覆蓋所述第一接合接墊通孔的所述第一導電材料的所述頂表面及所述第一阻擋層的所述頂表面；及 第二導電材料，位於所述第二阻擋層之上。
  2. 如請求項1所述的裝置，更包括在所述第一介電層、所述內連線結構及所述半導體基板的側壁之上延伸的第三介電層。
  3. 如請求項2所述的裝置，其中所述第二介電層在所述第三介電層及所述第一介電層之上延伸。
  4. 如請求項1所述的裝置，更包括位於所述第一介電層內的鋁接墊，其中所述鋁接墊接觸所述多個第一導電接墊中的第一導電接墊。
  5. 如請求項4所述的裝置，其中所述多個接合接墊通孔中的接合接墊通孔接觸所述鋁接墊。
  6. 如請求項1所述的裝置，更包括在所述多個第一導電接墊之上延伸的鈍化層，所述多個接合接墊通孔延伸穿過所述鈍化層。
  7. 如請求項1所述的裝置，其中所述多個第一導電接墊中的相鄰的第一導電接墊在側向上分開介於2微米與20微米之間的距離。
  8. 如請求項1所述的裝置，其中所述第二阻擋層包含鈦、氮化鈦、鉭或氮化鉭。
  9. 一種封裝，包括： 第一晶粒，包括： 第一金屬化層； 一或多個第一接合接墊通孔，位於所述第一金屬化層上，其中第一阻擋層越過所述第一金屬化層在所述一或多個第一接合接墊通孔中的每一第一接合接墊通孔與所述第一金屬化層之間延伸；及 一或多個第一接合接墊，位於所述一或多個第一接合接墊通孔上，其中第二阻擋層越過所述一或多個第一接合接墊通孔中的每一第一接合接墊通孔在第一接合接墊與所述第一接合接墊通孔之間延伸；及 第二晶粒，包括一或多個第二接合接墊，其中第二接合接墊接合至所述第一晶粒的第一接合接墊。
  10. 如請求項9所述的封裝，其中所述第一晶粒包括第一接合層，其中所述第一接合接墊設置在所述第一接合層內，其中所述第二晶粒包括第二接合層，其中所述第二接合接墊設置在所述第二接合層內，並且其中所述第一接合層接合至所述第二接合層。
  11. 如請求項9所述的封裝，其中所述第一接合接墊的寬度介於所述第二接合接墊的寬度的95%與150%之間。
  12. 如請求項9所述的封裝，其中所述第二接合接墊的寬度介於所述第一接合接墊的寬度的95%與150%之間。
  13. 如請求項9所述的封裝，其中所述第二晶粒更包括穿孔，其中所述穿孔被接合至所述第一晶粒的所述第一接合接墊。
  14. 如請求項9所述的封裝，更包括位於所述第一金屬化層上的導電接墊，其中所述導電接墊包含與所述一或多個第一接合接墊通孔不同的導電材料。
  15. 如請求項14所述的封裝，其中所述導電接墊與相鄰的第一接合接墊通孔在側向上分開介於2微米與100微米之間的距離。
  16. 一種方法，包括： 在半導體基板的頂表面上形成內連線結構，所述內連線結構包括第一導電接墊； 在所述內連線結構之上形成第一介電層； 蝕刻所述第一介電層以形成暴露出所述第一導電接墊的第一開口； 在所述第一介電層中的所述第一開口內沈積第一阻擋層； 在所述第一開口內及所述第一阻擋層上沈積第一導電材料； 在所述第一介電層之上形成第二介電層； 蝕刻所述第二介電層以形成暴露出所述第一導電材料的第二開口； 在所述第二介電層中的所述第二開口內沈積第二阻擋層； 在所述第二開口內及所述第二阻擋層上沈積第二導電材料；及 將半導體晶粒接合至所述第二介電層，所述半導體晶粒包括接合層及接合接墊，其中所述接合將所述半導體晶粒的所述接合層接合至所述第二介電層，且將所述半導體晶粒的所述接合接墊接合至所述第二導電材料。
  17. 如請求項16所述的方法，更包括： 在沈積所述第一導電材料之後，在所述第一介電層及所述第一導電材料之上形成犧牲層； 將所述犧牲層貼合至第一載體結構； 將所述半導體基板薄化；及 移除所述第一載體結構及所述犧牲層，其中在移除所述犧牲層之後，在所述第一介電層之上形成所述第二介電層。
  18. 如請求項16所述的方法，更包括： 在所述內連線結構之上形成鈍化層；及 在所述鈍化層之上形成導電接墊，其中所述第一介電層形成在所述導電接墊及所述鈍化層之上。
  19. 如請求項16所述的方法，其中所述半導體晶粒的所述接合接墊的側向寬度小於所述第二導電材料的側向寬度。
  20. 如請求項16所述的方法，其中所述半導體晶粒的所述接合接墊的側向寬度大於所述第二導電材料的側向寬度。
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