JP2019134118A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の性能を向上する。【解決手段】半導体装置ＳＤ１において、同一の配線層に形成された配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１のうち、配線幅の小さい配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃは、バリア導体膜Ｂ１ａと、電子の平均自由行程が銅よりも小さい金属元素を主成分とする材料からなる導体膜ＰＣＦと、バリア導体膜Ｂ１ｂとからなる積層膜により構成されている。そして、同一の配線層に形成された配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１のうち、配線幅の大きい配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１は、バリア導体膜Ｂ１ｃと銅からなる導体膜ＣＦとからなる積層膜により構成されている。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、例えば微細配線構造を有する半導体装置およびその製造方法に好適に利用できるものである。
半導体装置には、電源電位の供給や信号の伝達のために、様々な配線が形成されている。配線は、その目的に応じて異なった幅を有しており、またその材料も適宜選択される。
例えば、非特許文献１には、同一の配線層において、異なった幅を有する配線を、コバルトと銅との両方の材料を用いて形成する方法が記載されている。
本発明者は、同一の配線層において、異なる配線幅を有する配線が形成された半導体装置およびその製造方法において、配線の抵抗を小さくすることを検討している。
前記半導体装置およびその製造方法を工夫することにより、半導体装置の性能の向上が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、同一の配線層に形成された配線のうち、配線幅の小さい配線が、第１バリア導体膜と、電子の平均自由行程が銅よりも小さい金属元素を主成分とする材料からなる第１導体膜により形成されている。そして、同一の配線層に形成された配線のうち、配線幅の大きい配線が、第２バリア導体膜と、銅からなる第２導体膜とにより構成されている。
一実施の形態によれば、半導体装置の性能を向上することができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程を示す要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の要部断面図である。 検討例の半導体装置の製造工程を示す要部断面図である。 図１７に続く半導体装置の製造工程を示す要部断面図である。 図１８に続く半導体装置の製造工程を示す要部断面図である。 図１９に続く半導体装置の製造工程を示す要部断面図である。 図２０に続く半導体装置の製造工程を示す要部断面図である。 第１の変形例の半導体装置の要部断面図である。 第２の変形例の半導体装置の要部断面図である。 第３の変形例の半導体装置の要部断面図である。 第２の実施の形態の半導体装置の要部断面図である。 第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図２６に続く半導体装置の製造工程を示す要部断面図である。 図２７に続く半導体装置の製造工程を示す要部断面図である。 図２８に続く半導体装置の製造工程を示す要部断面図である。 図２９に続く半導体装置の製造工程を示す要部断面図である。 第３の実施の形態の半導体装置の平面図である。 図３１のＡ−Ａ線方向からみた矢視図である。 図３１のＢ−Ｂ線に沿って切断した構造を示す断面図である。 第３の実施の形態の半導体装置の製造工程を示す要部断面図である。 図３４に続く半導体装置の製造工程を示す要部断面図である。 図３５に続く半導体装置の製造工程を示す要部断面図である。 図３６に続く半導体装置の製造工程を示す要部断面図である。 図３７に続く半導体装置の製造工程を示す要部断面図である。 図３８に続く半導体装置の製造工程を示す要部断面図である。 図３９に続く半導体装置の製造工程を示す要部断面図である。 図４０に続く半導体装置の製造工程を示す要部断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
（実施の形態１）
＜半導体装置の構成＞
一実施の形態による半導体装置の構成を、図１を用いて説明する。図１は、実施の形態１の半導体装置ＳＤ１の要部断面図である。
図１に示すように、本実施の形態の半導体装置ＳＤ１は、基板（半導体基板）ＳＢを有している。基板ＳＢは、例えばシリコン（Ｓｉ）からなる。基板ＳＢの主面上には、半導体素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-effect Transistor）が形成されている。半導体装置ＳＤ１に形成されたＭＯＳＦＥＴは、基板ＳＢ内に形成されたソース領域ＳＲおよびドレイン領域ＤＲと、ソース領域ＳＲおよびドレイン領域ＤＲ間に形成されたチャネル領域ＣＨと、チャネル領域ＣＨ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの側壁を覆うように形成されたサイドウォールスペーサＳＷとを有している。ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲの表面にはシリサイド層ＳＣが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなり、ゲート電極ＧＥは、例えばポリシリコン膜からなる。
また、本実施の形態の半導体装置ＳＤ１は、前記半導体素子（ＭＯＳＦＥＴ）を覆うように、基板ＳＢ上に形成された絶縁層ＩＬ１を有している。絶縁層ＩＬ１は、例えば、酸化シリコン膜からなる。絶縁層ＩＬ１には、複数のスルーホール（貫通孔）ＳＨ１が形成され、スルーホールＳＨ１内に導電性のプラグＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅが埋め込まれている。複数のプラグＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅのうち、プラグＰＧ１ａは、シリサイド層ＳＣを介して上記ＭＯＳＦＥＴのソース領域ＳＲ上に配置され、プラグＰＧ１ｂは、シリサイド層ＳＣを介して上記ＭＯＳＦＥＴのドレイン領域ＤＲ上に配置されている。その他のプラグＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅは、例えば、図示しないが、基板ＳＢに形成された素子に接続するための配線であり、プラグＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅも、基板ＳＢに形成されたシリサイド層ＳＣ上に配置されている。シリサイド層ＳＣにより、例えば、プラグＰＧ１ａ（プラグＰＧ１ｂ）と前記ＭＯＳＦＥＴのソース領域ＳＲ（ドレイン領域ＤＲ）との間のコンタクト抵抗を小さくすることができる。
プラグＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅは、例えば、スルーホールＳＨ１内の側壁および底面を覆うバリア導体膜と、スルーホールＳＨ１内にこのバリア導体膜を介して完全に埋め込まれる主導体膜とからなる。バリア導体膜は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜からなり、これらの材料は、配線の主導体膜を構成する金属に対する拡散防止（バリア）性や、配線としての特性（電気抵抗率など）に基づいて、適宜選択することができる。また、主導体膜は、例えばタングステン（Ｗ）からなる。
絶縁層ＩＬ１上には、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃが形成されている。配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃは、それぞれ、バリア導体膜Ｂ１ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂの積層膜で構成されている。なお、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの側面には、バリア導体膜Ｂ１ａ，Ｂ１ｂは形成されていない。
導体膜ＰＣＦは、電子の平均自由行程が銅（Ｃｕ）よりも小さい金属元素、または、これらの金属元素の合金を主成分とする材料からなる。ここで、電子の平均自由行程とは、半導体中または金属中を移動する電子が、原子による散乱（衝突）で妨害されることなく進むことのできる距離の平均値を意味する。具体的には、導体膜ＰＣＦは、コバルト（Ｃｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、亜鉛（Ｚｎ）、コバルトルテニウム（ＣｏＲｕ）、コバルトアルミニウム（ＣｏＡｌ）のいずれかを主成分とする材料からなる。
バリア導体膜Ｂ１ａ，Ｂ１ｂは、例えば、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜とタンタル（Ｔａ）膜との積層膜などからなる。
また、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃを覆うように、絶縁層ＩＬ１上に絶縁層ＩＬ２が形成されている。絶縁層ＩＬ２は、酸化シリコンよりも比誘電率が低い材料、いわゆるｌｏｗ−ｋ材からなり、例えば、多孔質ＭＳＱ（Methyl Silsesquioxane：メチルシルセスキオキサン）膜、炭素含有酸化シリコン（ＳｉＯＣ）膜、多孔質炭素含有酸化シリコン膜などからなる。
そして、絶縁層ＩＬ２には、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１が形成されている。配線ＭＬ１ａ，ＭＬ１ｂは、絶縁層ＩＬ２に形成された配線溝Ｄ１ａ，Ｄ１ｂにそれぞれ埋め込まれている。配線ＷＬ１は、絶縁層ＩＬ２に形成された配線溝Ｄ１ｃに埋め込まれている。配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１は、ダマシン法により形成されたダマシン配線（ダマシン埋込配線）である。特に、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１は、シングルダマシン法により形成されたシングルダマシン配線である。シングルダマシン法とは、例えば、層間絶縁膜の上面に配線溝を形成し、この配線溝内に金属を埋め込むことで、配線溝内の配線を形成する方法である。
配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１は、いずれも絶縁層ＩＬ２に形成されている。そして、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの幅Ｗ１は、配線ＭＬ１ａ，ＭＬ１ｂの幅Ｗ２よりも小さい（細い、狭い）。また、配線ＭＬ１ａ，ＭＬ１ｂの幅Ｗ２は、配線ＷＬ１の幅Ｗ３よりも小さい（細い、狭い）。すなわち、配線幅の異なる配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１が、同層（同一の配線層）に形成されている。
配線ＭＬ１ａ，ＭＬ１ｂおよび配線ＷＬ１は、それぞれ、バリア導体膜Ｂ１ｃおよび導体膜ＣＦの積層膜で構成されている。導体膜ＣＦは、銅（Ｃｕ）からなる。バリア導体膜Ｂ１ｃは、例えば、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜とタンタル（Ｔａ）膜との積層膜などからなる。
なお、プラグＰＧ１ａは、配線ＮＬ１ａと前記ＭＯＳＦＥＴのソース領域ＳＲとの間に配置されて、配線ＮＬ１ａとソース領域ＳＲとを電気的に接続している。プラグＰＧ１ｂは、配線ＮＬ１ｂと前記ＭＯＳＦＥＴのドレイン領域ＤＲとの間に配置されて、配線ＮＬ１ｂとドレイン領域ＤＲとを電気的に接続している。プラグＰＧ１ｃは、例えば、配線ＭＬ１ａと素子（図示は省略する）との間に配置されて、配線ＭＬ１ａと前記素子とを電気的に接続している。プラグＰＧ１ｄは、例えば、配線ＭＬ１ｂと素子（図示は省略する）との間に配置されて、配線ＭＬ１ｂと前記素子とを電気的に接続している。プラグＰＧ１ｅは、例えば、配線ＷＬ１と素子（図示は省略する）との間に配置されて、配線ＷＬ１と前記素子とを電気的に接続している。
また、絶縁層ＩＬ２上には、バリア絶縁膜ＢＩ１が形成されている。これにより、配線ＭＬ１ａ，ＭＬ１ｂおよび配線ＷＬ１の上面は、バリア絶縁膜ＢＩ１により覆われている。バリア絶縁膜ＢＩ１は、導体膜ＣＦに含まれる銅の拡散を防止するための絶縁膜であり、例えば、窒化炭化シリコン（ＳｉＣＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜、ＰＳＧ（Phosphorous Silicate Glass）膜または窒化シリコン（Ｓｉ３Ｎ４）膜などからなる。
そして、バリア絶縁膜ＢＩ１上には、絶縁層ＩＬ３が形成されている。絶縁層ＩＬ３は、酸化シリコンよりも比誘電率が低い材料、いわゆるｌｏｗ−ｋ材からなり、例えば、水素化酸炭化シリコン（ＳｉＣＯＨ）膜、炭素含有酸化シリコン（ＳｉＯＣ）膜、多孔質ＳｉＯＣ膜などからなる。
絶縁層ＩＬ３には、配線ＤＬａ，ＤＬｂが形成されている。配線ＤＬａ，ＤＬｂは、絶縁層ＩＬ３に形成された配線溝Ｄ２ａ，Ｄ２ｂにそれぞれ埋め込まれている。配線ＤＬａ，ＤＬｂは、ダマシン法により形成されたダマシン配線（ダマシン埋込配線）である。特に、配線ＤＬａ，ＤＬｂは、デュアルダマシン法により形成されたデュアルダマシン配線である。デュアルダマシン法とは、例えば、層間絶縁膜を貫通するビアホールを形成した後、当該ビアホールよりも浅い配線溝を層間絶縁膜の上面に形成し、その後、ビアホールおよび配線溝内に金属を埋め込むことで、ビアホール内のビアと、その上の配線溝内の配線とを同時に形成する方法である。
配線ＤＬａは、バリア絶縁膜ＢＩ１を貫通して、配線ＮＬ１ｃと電気的に接続されている。配線ＤＬｂは、バリア絶縁膜ＢＩ１を貫通して、配線ＷＬ１と電気的に接続されている。
また、絶縁層ＩＬ３上には、バリア絶縁膜ＢＩ２が形成されている。これにより、配線ＤＬａ，ＤＬｂの上面は、バリア絶縁膜ＢＩ２により覆われている。
特に図示しないが、バリア絶縁膜ＢＩ２よりも上層に、他の配線層を形成してもよく、また、そのさらに上層においてパッド電極やパッシベーション膜を形成してもよい。
配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの幅Ｗ１は、例えば１０〜１５ｎｍである。配線ＭＬ１ａ，ＭＬ１ｂの幅Ｗ２は、例えば１５〜５０ｎｍである。配線ＷＬ１の幅Ｗ３は、例えば５０〜１００ｎｍである。バリア導体膜Ｂ１ａ，Ｂ１ｂの膜厚は、例えば１〜３ｎｍ、バリア導体膜Ｂ１ｃの膜厚は、例えば３〜５ｎｍである。導体膜ＰＣＦの膜厚は、例えば３０〜６０ｎｍ、導体膜ＣＦの膜厚は、例えば５０〜８０ｎｍである。絶縁層ＩＬ１の厚さは、例えば５０〜１００ｎｍ、絶縁層ＩＬ２の厚さは、例えば６０〜９０ｎｍ、絶縁層ＩＬ３の厚さは、例えば１００〜３００ｎｍである。バリア絶縁膜ＢＩ１の膜厚は、例えば５〜１０ｎｍ、バリア絶縁膜ＢＩ２の膜厚は、例えば５〜１０ｎｍである。
なお、本実施の形態の半導体装置ＳＤ１において、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１が、最下層の配線層を構成し、絶縁層ＩＬ２よりも下の構造として、ＭＯＳＦＥＴと、複数のプラグＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅが形成されている場合を例に説明したが、これに限定されるものではない。
なお、前述のＭＯＳＦＥＴは、チャネルを２次元的に構成する、いわゆるプレーナー型ＭＯＳＦＥＴである場合を例に説明したが、これに限定されるものではない。例えば、シリコン表面をフィン形状とし、チャネルを３次元的に構成する、いわゆるＦｉｎ−ＦＥＴや、チャネルを円筒状にしてナノワイヤとし、ナノワイヤの周囲をゲート電極で取り囲む、いわゆるシリコンナノワイヤＦＥＴであってもよい。
＜半導体装置の製造方法＞
本実施の形態の半導体装置ＳＤ１の製造方法について、図２〜図１５を用いて工程順に説明する。図２〜図１５は、本実施の形態の半導体装置ＳＤ１の製造工程中の要部断面図であり、上記図１に相当する断面を示している。
まず、図２に示すように、基板ＳＢを用意する。基板ＳＢには、例えばシリコンウェハを用いる。基板ＳＢのＭＯＳＦＥＴ形成領域（活性領域）を熱酸化して酸化シリコン膜を形成した後に、前記活性領域上に例えばポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびドライエッチング技術などにより、前記ポリシリコン膜および前記酸化シリコン膜をパターニングして、ＭＯＳＦＥＴのゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する。さらに、ゲート電極ＧＥをマスクとするセルフアラインにより、基板ＳＢにｐ型（またはｎ型）不純物（ドーパント）をイオン注入する。その後、熱処理により不純物を拡散させ、基板ＳＢ内にＭＯＳＦＥＴのソース領域ＳＲおよびドレイン領域ＤＲを形成する。
次に、ゲート電極ＧＥの側壁にサイドウォールスペーサＳＷを形成した後に、例えば、コバルト膜を蒸着し、熱処理するサリサイド（Self-Aligned Silicide；Salicide）プロセスを行うことで、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲの表面の一部を含む基板ＳＢの表面の一部にシリサイド層ＳＣを形成する。シリサイド層ＳＣは、例えばコバルトシリサイド膜などの金属シリサイド膜からなる。
次に、基板ＳＢ上に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、例えば酸化シリコン膜からなる絶縁層ＩＬ１を形成する。
次に、図３に示すように、絶縁層ＩＬ１上に、フォトレジスト膜ＰＲ１を形成する。そして、フォトレジスト膜ＰＲ１をパターニング（露光・現像）することにより、フォトレジスト膜ＰＲ１に開口部ＰＲＯ１を形成する。
次に、図４に示すように、フォトレジスト膜ＰＲ１をマスクにして、フォトレジスト膜ＰＲ１の開口部ＰＲＯ１を介して絶縁層ＩＬ１をドライエッチング（異方性エッチング）し、絶縁層ＩＬ１をパターニングする。これにより、絶縁層ＩＬ１にスルーホールＳＨ１を形成する。スルーホールＳＨ１は、ソース領域ＳＲおよびドレイン領域ＤＲの表面の一部を含む基板ＳＢの表面の一部に形成されたシリサイド層ＳＣを露出するように形成される。その後、有機酸を含む有機溶剤によるエッチングまたは酸素アッシングにより、フォトレジスト膜ＰＲ１を除去する。
次に、図５に示すように、絶縁層ＩＬ１のスルーホールＳＨ１内に例えばタングステン膜を埋め込むことにより、プラグＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅを形成する。
次に、図６に示すように、例えばＰＶＤ（Physical Vapor Deposition：物理気相成長）法により、例えば窒化タンタルからなるバリア導体膜Ｂ１ａを絶縁層ＩＬ１上に形成する。次に、例えばＰＶＤ法により、例えばコバルトからなる導体膜ＰＣＦをバリア導体膜Ｂ１ａ上に形成する。次に、例えばＰＶＤ法により、例えば窒化タンタルからなるバリア導体膜Ｂ１ｂを導体膜ＰＣＦ上に形成する。
次に、図７に示すように、バリア導体膜Ｂ１ｂ上にフォトレジスト膜を形成し、このフォトレジスト膜をパターニングすることにより、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃを形成する。
次に、図８に示すように、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃをマスクにして、例えば、フッ素ガスを用いた約２００〜３００℃のドライエッチング（異方性エッチング）により、バリア導体膜Ｂ１ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂをパターニングする。なお、バリア導体膜Ｂ１ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂは、ハロゲンガスと酸化ガスとの混合ガスを用いたドライエッチングによりパターニングしてもよい。
また、バリア導体膜Ｂ１ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂは、パターニングを２回に分けて微細加工を行うＬＥＬＥ（Litho-Etch-Litho-Etch）、または、ダミーパターンを用いて微細加工を行うＳＡＤＰ（Self-Aligned Double Patterning）などのマルチパターニング方法を用いてパターニングしてもよい。
その後、有機酸を含む有機溶剤によるエッチングまたは酸素プラズマアッシングにより、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃを除去する。これにより、絶縁層ＩＬ１上に、バリア導体膜Ｂ１ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂの積層膜からなる配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃが形成される。
次に、図９に示すように、例えば、ＭＳＱを１００〜２００ｎｍ塗布し、４００℃、３０分で焼成することにより、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃを覆うように、絶縁層ＩＬ１上に絶縁層ＩＬ２を形成する。なお、ＭＳＱを塗布するかわりに、例えばＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition：プラズマ化学的気相成長）法により、例えば炭素含有酸化シリコン（ＳｉＯＣ）膜や多孔質ＳｉＯＣ膜からなる絶縁層ＩＬ２を形成してもよい。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により、絶縁層ＩＬ２の厚さが６０〜９０ｎｍとなるように、絶縁層ＩＬ２を平坦化する。
次に、図１０に示すように、例えばＰＥＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜ＩＦを絶縁層ＩＬ２上に形成する。絶縁膜ＩＦは、以下の工程における絶縁層ＩＬ２の保護膜として作用する。
次に、図１１に示すように、絶縁膜ＩＦ上に、フォトレジスト膜ＰＲ３を形成する。そして、フォトレジスト膜ＰＲ３をパターニングすることにより、フォトレジスト膜ＰＲ３に開口部ＰＲＯ３ａ，ＰＲＯ３ｂ，ＰＲＯ３ｃを形成する。
次に、図１２に示すように、フォトレジスト膜ＰＲ３をマスクにして、フォトレジスト膜ＰＲ３の開口部ＰＲＯ３ａ，ＰＲＯ３ｂ，ＰＲＯ３ｃを介して、絶縁膜ＩＦおよび絶縁層ＩＬ２を、フルオロカーボンガスを用いたＲＩＥ（Reactive Ion Etching）法によりドライエッチング（異方性エッチング）し、絶縁層ＩＬ２をパターニングする。これにより、絶縁層ＩＬ２に配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃを形成する。配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃは、それぞれプラグＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅの上面を含む絶縁層ＩＬ１の上面の一部を露出するように形成される。その後、有機酸を含む有機溶剤によるエッチングまたは酸素アッシングにより、フォトレジスト膜ＰＲ３を除去する。
次に、図１３に示すように、例えばＰＶＤ法により、例えば窒化タンタルからなるバリア導体膜Ｂ１ｃを絶縁層ＩＬ２上に形成する。これにより、配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃの底部および側壁に、バリア導体膜Ｂ１ｃが形成される。
次に、図示しないが、例えばＰＶＤ法により、バリア導体膜Ｂ１ｃ上に、銅からなるシード膜を３０〜５０ｎｍ形成する。そして、図１４に示すように、電解メッキ法により、シード膜（図示せず）上に、銅からなる導体膜ＣＦを１００〜２００ｎｍ形成する。これにより、配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃ内に導体膜ＣＦが入り込む。その後、約４５０℃、３０分の熱処理を行う。この熱処理により、導体膜ＣＦ中の水分の除去や導体膜ＣＦ中の銅の再結晶化による結晶粒の粗大化を行うことができる。
次に、図１５に示すように、ＣＭＰ法により、配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃの外部のバリア導体膜Ｂ１ｃおよび導体膜ＣＦを除去する。これにより、配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃ内にバリア導体膜Ｂ１ｃおよび導体膜ＣＦが残存する。こうすることで、絶縁層ＩＬ１上には、バリア導体膜Ｂ１ｃおよび導体膜ＣＦからなる配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１が形成される。なお、配線間容量を低減させるため、ＣＭＰ法により、配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃの外部のバリア導体膜Ｂ１ｃおよび導体膜ＣＦとともに、絶縁膜ＩＦも除去する。
次に、図１に示すように、例えばＰＥＣＶＤ法により、絶縁層ＩＬ２上にバリア絶縁膜ＢＩ１を形成する。これにより、配線ＭＬ１ａ，ＭＬ１ｂおよび配線ＷＬ１を、窒化炭化シリコン（ＳｉＣＮ）膜からなるバリア絶縁膜ＢＩ１により覆う。
次に、バリア絶縁膜ＢＩ１上に、例えばＣＶＤ法により、多孔質水素化酸炭化シリコン（ＳｉＣＯＨ）膜からなる絶縁層ＩＬ３を形成する。
次に、絶縁層ＩＬ３上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクにして、絶縁層ＩＬ３をドライエッチング（異方性エッチング）し、絶縁層ＩＬ３をパターニングする。これにより、絶縁層ＩＬ３に配線溝Ｄ２ａ，Ｄ２ｂを形成する。配線溝Ｄ２ａは、絶縁層ＩＬ３、バリア絶縁膜ＢＩ１および絶縁層ＩＬ２を貫通して、配線ＮＬ１ｃを構成するバリア導体膜Ｂ１ｂの上面に開口している。また、配線溝Ｄ２ｂは、絶縁層ＩＬ３、バリア絶縁膜ＢＩ１および絶縁層ＩＬ２を貫通して、配線ＷＬ１を構成する導体膜ＣＦの上面に開口している。
次に、例えばＰＶＤ法により、例えば窒化タンタルからなるバリア導体膜Ｂ１ｃを絶縁層ＩＬ３上に形成する。次に、図示しないが、例えばＰＶＤ法により、バリア導体膜Ｂ１ｃ上に、銅からなるシード膜を３０〜５０ｎｍ形成する。そして、電解メッキ法により、シード膜（図示せず）上に、銅からなる導体膜ＣＦを１００〜２００ｎｍ形成する。その後、約４５０℃、３０分の熱処理を行う。
次に、ＣＭＰ法により、配線溝Ｄ２ａ，Ｄ２ｂの外部のバリア導体膜Ｂ１ｃおよび導体膜ＣＦを除去する。これにより、配線溝Ｄ２ａ，Ｄ２ｂ内にバリア導体膜Ｂ１ｃおよび導体膜ＣＦが残存する。こうすることで、バリア導体膜Ｂ１ｃおよび導体膜ＣＦからなる配線ＤＬａ，ＤＬｂが形成される。配線ＤＬａは、配線ＮＬ１ｃと電気的に接続され、配線ＤＬｂは、配線ＷＬ１と電気的に接続される。
次に、例えばＰＥＣＶＤ法により、絶縁層ＩＬ３上にバリア絶縁膜ＢＩ２を形成する。これにより、配線ＤＬａ，ＤＬｂを、窒化炭化シリコン（ＳｉＣＮ）膜からなるバリア絶縁膜ＢＩ２により覆う。
その後、バリア絶縁膜ＢＩ２上に他の配線を形成する工程や、さらにその上層においてパッド電極やパッシベーション膜を形成する工程、基板ＳＢをダイシングして複数のチップに分割する工程などを経て、図１に示す本実施の形態の半導体装置ＳＤ１が完成する。
＜検討の経緯について＞
本発明者が検討した検討例の半導体装置ＳＤ１０１の構成、および、その製造方法を、図１６〜図２１を用いて説明する。図１６は、検討例の半導体装置ＳＤ１０１の要部断面図である。図１７〜図２１は、検討例の半導体装置ＳＤ１０１の製造工程中の要部断面図である。
図１６に示すように、検討例の半導体装置ＳＤ１０１は、厚さ方向において、基板ＳＢから絶縁層ＩＬ１までの構成が、図１に示す本実施の形態の半導体装置ＳＤ１と同じである。
検討例の半導体装置ＳＤ１０１において、絶縁層ＩＬ２（絶縁層ＩＬ１上）には、配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃが形成されている。配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃは、絶縁層ＩＬ２に形成された配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃにそれぞれ埋め込まれている。すなわち、検討例において、配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃは、ダマシン法により形成されたダマシン配線（ダマシン埋込配線）である点が、本実施の形態と異なっている。配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃは、それぞれ、バリア導体膜Ｂ１０１および導体膜ＰＣＦの積層膜で構成されている。
バリア導体膜Ｂ１０１は、例えば、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜とタンタル（Ｔａ）膜との積層膜などからなる。
そして、絶縁層ＩＬ２には、配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１が形成されている。配線ＭＬ１０１ａ，ＭＬ１０１ｂは、絶縁層ＩＬ２に形成された配線溝Ｄ１ａ，Ｄ１ｂにそれぞれ埋め込まれている。配線ＷＬ１０１は、絶縁層ＩＬ２に形成された配線溝Ｄ１ｃに埋め込まれている。配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１は、ダマシン法により形成されたダマシン配線（ダマシン埋込配線）である。
配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃ、配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１は、いずれも絶縁層ＩＬ２に形成されている。そして、配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃの幅は、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの幅Ｗ１（図１参照）と同じである。配線ＭＬ１０１ａ，ＭＬ１０１ｂの幅は、配線ＭＬ１ａ，ＭＬ１ｂの幅Ｗ２（図１参照）と同じである。配線ＷＬ１０１の幅は、配線ＷＬ１の幅Ｗ３（図１参照）と同じである。そのため、配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃの幅Ｗ１は、配線ＭＬ１０１ａ，ＭＬ１０１ｂの幅Ｗ２よりも小さい（細い、狭い）。また、配線ＭＬ１０１ａ，ＭＬ１０１ｂの幅Ｗ２は、配線ＷＬ１０１の幅Ｗ３よりも小さい（細い、狭い）。すなわち、配線幅の異なる配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃ、配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１が、同層（同一の配線層）に形成されている。
検討例において、配線ＭＬ１０１ａ，ＭＬ１０１ｂおよび配線ＷＬ１０１は、それぞれ、バリア導体膜Ｂ１０１、導体膜ＰＣＦおよび導体膜ＣＦの積層膜で構成されている点は、本実施の形態と異なっている。
なお、絶縁層ＩＬ１において、プラグＰＧ１ａは、配線ＮＬ１０１ａと前記ＭＯＳＦＥＴのソース領域ＳＲとの間に配置されて、配線ＮＬ１０１ａとソース領域ＳＲとを電気的に接続している。プラグＰＧ１ｂは、配線ＮＬ１０１ｂと前記ＭＯＳＦＥＴのドレイン領域ＤＲとの間に配置されて、配線ＮＬ１０１ｂとドレイン領域ＤＲとを電気的に接続している。プラグＰＧ１ｃは、例えば、配線ＭＬ１０１ａと素子（図示は省略する）との間に配置されて、配線ＭＬ１０１ａと前記素子とを電気的に接続している。プラグＰＧ１ｄは、例えば、配線ＭＬ１０１ｂと素子（図示は省略する）との間に配置されて、配線ＭＬ１０１ｂと前記素子とを電気的に接続している。プラグＰＧ１ｅは、例えば、配線ＷＬ１０１と素子（図示は省略する）との間に配置されて、配線ＷＬ１０１と前記素子とを電気的に接続している。
また、絶縁層ＩＬ３において、配線ＤＬａは、バリア絶縁膜ＢＩ１を貫通して、配線ＮＬ１０１ｃと電気的に接続されている。配線ＤＬｂは、バリア絶縁膜ＢＩ１を貫通して、配線ＷＬ１０１と電気的に接続されている。
検討例の半導体装置ＳＤ１０１のそれ以外の構成については、本実施の形態の半導体装置ＳＤ１と同様であるため、繰り返しの説明を省略する。
次に、検討例の半導体装置ＳＤ１０１の製造方法について、図１７〜図２１を用いて工程順に説明する。
図１６に示す検討例の半導体装置ＳＤ１０１は、前述の通り、厚さ方向において、基板ＳＢから絶縁層ＩＬ１までの構成が、本実施の形態の半導体装置ＳＤ１と同じである。従って、検討例の半導体装置ＳＤ１０１の製造方法において、基板ＳＢの用意から、プラグＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅの形成（図２〜図５参照）までは、本実施の形態の半導体装置ＳＤ１の製造方法と同じである。
その後、図１７に示すように、絶縁層ＩＬ１上に、例えば、ＭＳＱを６０〜９０ｎｍ塗布し、焼成することにより、絶縁層ＩＬ２を形成する。
次に、図１７に示すように、フォトリソグラフィ技術およびドライエッチング技術などにより、絶縁層ＩＬ２をパターニングして、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃ，Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃを形成する。配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃの幅は、配線溝Ｄ１０２ａ，Ｄ１０２ｂの幅よりも小さい（細い、狭い）。そして，配線溝Ｄ１０２ａ，Ｄ１０２ｂの幅は、配線溝Ｄ１０２ｃの幅よりも小さい（細い、狭い）。配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃは、それぞれプラグＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅの上面を含む絶縁層ＩＬ１の上面の一部を露出するように形成される。
次に、図１８に示すように、例えばＰＶＤ法により、例えば窒化タンタルからなるバリア導体膜Ｂ１０１を絶縁層ＩＬ２上に形成する。これにより、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃ，Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃの底部および側壁に、バリア導体膜Ｂ１０１が形成される。
次に、図１９に示すように、例えばＣＶＤ法により、例えばコバルトからなる導体膜ＰＣＦをバリア導体膜Ｂ１０１上に形成する。ここで、導体膜ＰＣＦの形成膜厚は、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃが導体膜ＰＣＦによって完全に埋まる膜厚であり、かつ、配線溝Ｄ１０２ａ，Ｄ１０２ｂが導体膜ＰＣＦによって完全には埋まらない膜厚である。その後、熱処理（リフロー）を行うことで、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃは、導体膜ＰＣＦによって完全に埋まる。一方、配線溝Ｄ１０２ａ，Ｄ１０２ｂは、導体膜ＰＣＦによって完全には埋まらない。また、この際、配線溝Ｄ１０２ｃの幅は、配線溝Ｄ１０２ａ，Ｄ１０２ｂの幅よりも広いため、配線溝Ｄ１０２ｃも導体膜ＰＣＦによって完全には埋まらない。
次に、図示しないが、例えばＰＶＤ法により、導体膜ＰＣＦ上に、銅からなるシード膜を３０〜５０ｎｍ形成する。そして、図２０に示すように、電解メッキ法により、シード膜（図示せず）上に、銅からなる導体膜ＣＦを１００〜２００ｎｍ形成する。その後、約４５０℃、３０分の熱処理を行う。ここで、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃは、導体膜ＰＣＦによって完全に埋まっているため、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃの内部に導体膜ＣＦは入り込まない。一方、配線溝Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃは、導体膜ＰＣＦによって完全には埋まっていないため、配線溝Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃの内部に導体膜ＣＦが入り込む。
次に、図２１に示すように、ＣＭＰ法により、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃ，Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃの外部のバリア導体膜Ｂ１０１、導体膜ＰＣＦおよび導体膜ＣＦを除去する。これにより、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃ内にバリア導体膜Ｂ１０１および導体膜ＰＣＦが残存する。そして、配線溝Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃ内にバリア導体膜Ｂ１０１、導体膜ＰＣＦおよび導体膜ＣＦが残存する。こうすることで、絶縁層ＩＬ１上には、バリア導体膜Ｂ１０１および導体膜ＰＣＦからなる配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃと、バリア導体膜Ｂ１０１、導体膜ＰＣＦおよび導体膜ＣＦからなる配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１が形成される。
その後、本実施の形態の工程と同様に、絶縁層ＩＬ２上にバリア絶縁膜ＢＩ１を形成する工程以降の工程を経て、図１６に示す検討例の半導体装置ＳＤ１０１が完成する。
以下、本発明者が検討例の半導体装置ＳＤ１０１について見出した課題を説明する。前述のように、検討例の半導体装置ＳＤ１０１において、配線幅の異なる配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃ、配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１が、同層（同一の配線層）に形成されている。例えば、配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃのような配線幅の小さい細幅配線は、信号を伝達する信号配線として用いられ、配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１のような配線幅の大きい幅広配線は、電源電位を供給する電源配線として用いられる。
以下、同一の配線層に形成された配線の中で比較して、その中で最も配線幅の小さい配線を単に「配線幅の小さい配線」ということがある。また、同一の配線層に形成された配線の中で比較して、最も配線幅の小さい配線よりも配線幅の大きい配線を単に「配線幅の大きい配線」ということがある。
ここで、配線には、銅を主成分とする銅配線が多く用いられている。銅は他の金属に比べて電気抵抗率が低く、また材料コストも低いというメリットがある。しかし、銅からなる配線は、その配線幅が小さくなる（アスペクト比が高くなる）と、表面の割合が多くなることに起因する表面散乱と、グレインの大きさに起因する粒界散乱とが顕著になり（サイズ効果）、配線の抵抗が増大することがわかった。具体的には、銅からなる配線の場合、配線幅が約１００ｎｍ以下になると、上記サイズ効果が大きくなる。特に、配線幅が約１５ｎｍ以下になると、上記サイズ効果によって、銅からなる配線の抵抗が、本来バルクでの電気抵抗率が銅よりも大きい金属からなる配線の抵抗よりも大きくなるということがわかった。
前述の表面散乱および粒界散乱による抵抗の増大は、バルクの電気抵抗率と電子の平均自由行程との積に比例することが知られている。そのため、バルクの電気抵抗率が銅と同程度で、かつ、電子の平均自由行程が銅よりも小さい金属、または、これらの金属の合金を配線材料として採用することが考えられる（以下、これらの金属およびこれらの金属の合金を、ポスト銅材料と称する）。ポスト銅材料の例としては、コバルト（Ｃｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、亜鉛（Ｚｎ）、コバルトルテニウム（ＣｏＲｕ）、コバルトアルミニウム（ＣｏＡｌ）が挙げられる。ただし、配線幅が大きい配線、すなわち配線幅が約１５ｎｍより大きい配線の材料としてポスト銅材料を用いると、サイズ効果の影響は小さいため、銅を用いた場合に比べて、その配線の抵抗が大きくなってしまう。そのため、配線幅の大きい（配線幅が１５ｎｍより大きい）配線の材料としては、銅を採用し、配線幅の小さい（配線幅が１５ｎｍ以下）配線の材料として、ポスト銅材料を採用することが考えられる。
なお、配線幅の異なる配線が別の配線層にそれぞれ形成されている場合は配線の材料を変更することは容易であるが、配線幅の異なる配線が同層に形成されている場合はその構造およびその製法に工夫が必要である。
そのため、前述のように、検討例の半導体装置ＳＤ１０１の製造方法において、図１９に示すように、配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃが、ポスト銅材料からなる導体膜ＰＣＦによって完全に埋まるように、かつ、配線溝Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃが導体膜ＰＣＦによって完全には埋まらないように形成する。そして、導体膜ＰＣＦ上に銅からなる導体膜ＣＦを形成し、ＣＭＰ法で配線溝Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃ，Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃの外部のバリア導体膜Ｂ１０１、導体膜ＰＣＦおよび導体膜ＣＦを除去する。
こうすることで、配線幅の小さい配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃを、バリア導体膜Ｂ１０１およびポスト銅材料からなる導体膜ＰＣＦにより構成することができる。そして、配線幅の大きい配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１を、バリア導体膜Ｂ１０１、ポスト銅材料からなる導体膜ＰＣＦおよび銅からなる導体膜ＣＦにより構成することができる。その結果、検討例の半導体装置ＳＤ１０１では、配線を全て銅により構成する場合に比べて、配線幅が小さい配線の抵抗を小さくすることができる。
しかし、検討例の半導体装置ＳＤ１０１においては、２つの問題が生じている。まず、配線幅の小さい配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃにおいて、ダマシン法により導体膜ＰＣＦを埋め込むために、配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃの底部および側壁にバリア導体膜Ｂ１０１が形成されている。配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃは、他の配線に比べて配線幅が小さいため、配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃ中におけるバリア導体膜Ｂ１０１の割合が大きい。そして、バリア導体膜Ｂ１０１を構成する窒化タンタルは、銅およびポスト銅材料のいずれよりもバルクの電気抵抗率が大きい。その結果、検討例にあっては、配線幅の小さい配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃをポスト銅材料により構成したにもかかわらず、これらの配線を、銅により構成した場合に比べて、その配線抵抗を効果的に小さくすることができない。
そして、配線幅の大きい配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１は、前述した製造工程上、銅からなる導体膜ＣＦだけではなく、ポスト銅材料からなる導体膜ＰＣＦも含まれている。前述したように、配線幅が大きい配線材料としてポスト銅材料を用いると、サイズ効果の影響が小さいため、銅を用いた場合に比べて、その配線の抵抗が大きくなってしまう。その結果、検討例にあっては、配線幅の大きい配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１の配線抵抗を、これらの配線を、銅により構成した場合に比べて、小さくすることができない。
以上より、同一の配線層に形成された配線幅の異なる配線の抵抗を小さくして、半導体装置の性能を向上させることが望まれる。
＜実施の形態の主な特徴＞
以下、本実施の形態の主要な特徴および効果について説明する。本実施の形態の主要な特徴の一つは、図１に示すように、同一の配線層に形成された配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１のうち、配線幅の小さい配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃが、それぞれ、バリア導体膜Ｂ１ａ、ポスト銅材料からなる導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂの積層膜で構成されていることである。そして、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの側面には、バリア導体膜Ｂ１ａ，Ｂ１ｂは形成されていない。また、同一の配線層に形成された配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ、配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１のうち、配線幅の大きい配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１が、バリア導体膜Ｂ１ｃと、銅からなる導体膜ＣＦとにより構成されている。
また、本実施の形態の半導体装置ＳＤ１の製造方法において、図６に示すように、絶縁層ＩＬ１上に、バリア導体膜Ｂ１ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂを順次形成した後に、図７および図８に示すように、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃをマスクにして、バリア導体膜Ｂ１ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂをパターニングする。このようにして、バリア導体膜Ｂ１ａ、ポスト銅材料からなる導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂの積層膜からなる配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃを形成している。
続いて、図９〜図１２に示すように、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃを覆うように、絶縁層ＩＬ１上に絶縁層ＩＬ２を形成した後に、フォトレジスト膜ＰＲ３をマスクにして、絶縁層ＩＬ２をパターニングし、絶縁層ＩＬ２に配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃを形成する。そして、図１３〜図１５に示すように、配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃ内にバリア導体膜Ｂ１ｃおよび導体膜ＣＦを埋め込み、その後、ＣＭＰ法により、配線溝Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃの外部のバリア導体膜Ｂ１ｃおよび導体膜ＣＦを除去する。このようにして、バリア導体膜Ｂ１ｃと、銅からなる導体膜ＣＦとにより構成された配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１を形成している。
本実施の形態では、このような構成および工程を採用したことにより、半導体装置の性能を向上させることができる。以下、その理由について具体的に説明する。
まず、本実施の形態では、同一の配線層に形成された配線のうち、配線幅の小さい配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃを、バリア導体膜Ｂ１ａ、ポスト銅材料からなる導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂから構成している。そして、バリア導体膜Ｂ１ａ，Ｂ１ｂは、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの底部および上部にのみ形成され、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの側面には形成されていない。すなわち、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ中におけるバリア導体膜Ｂ１ａ，Ｂ１ｂの割合が小さい。その結果、本実施の形態では、配線幅の小さい配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃを全て銅により構成する場合や、検討例の配線ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃに比べて、配線幅の小さい配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの配線抵抗を効果的に小さくすることができる。
また、本実施の形態では、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃよりも配線幅の大きい配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１を、バリア導体膜Ｂ１ｃと、銅からなる導体膜ＣＦとにより構成している。そのため、検討例の配線ＭＬ１０１ａ，ＭＬ１０１ｂ、および、配線ＷＬ１０１に比べて、配線幅の大きい配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１の配線抵抗を小さくすることができる。
以上より、本実施の形態では、同一の配線層に形成された配線幅の異なる配線の抵抗を小さくして、半導体装置の性能を向上させることができる。
なお、配線幅の小さい配線における配線抵抗を小さくする場合には、ポスト銅材料の中で、バルクの電気抵抗率と電子の平均自由行程との積が小さいアルミニウム、イリジウム、インジウム、ロジウムを、導体膜ＰＣＦを構成するポスト銅材料として採用することが好ましい。
また、エッチングのしやすさを優先する場合には、導体膜ＰＣＦを構成するポスト銅材料として、タングステンを採用することが好ましい。その理由としては、タングステンとフッ素系のガス（例えばＳＦ６およびＣＨＦ３の混合ガス）との反応物ＷＦ６の蒸気圧が高く、気体として除去することができるためである。
また、ポスト銅材料の中で、コバルトルテニウムは、バリア導体膜として用いられる窒化タンタルなどとの密着性が良いことがわかっている。そのため、配線内におけるバリア導体膜との密着性を優先する場合には、導体膜ＰＣＦを構成するポスト銅材料として、コバルトルテニウムを採用することが好ましい。
また、本実施の形態では、配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃにおいて、導体膜ＰＣＦ上にバリア導体膜Ｂ１ｂが形成されている。これにより、有機酸を含む有機溶剤によるエッチングまたは酸素プラズマアッシングにより、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃを除去する工程において、導体膜ＰＣＦの上面がダメージを受けることを防止することができる。
なお、本実施の形態では、バリア導体膜Ｂ１ａ、バリア導体膜Ｂ１ｂ、および、バリア導体膜Ｂ１ｃをそれぞれ別工程で形成しているため、それぞれの膜厚を変化させることができる。そのメリットについて、一例を挙げて説明する。
前述のように、バリア導体膜Ｂ１ａを構成する窒化タンタルは、銅およびポスト銅材料のいずれよりもバルクの電気抵抗率が大きい。そのため、配線抵抗を小さくするためには、バリア導体膜Ｂ１ａは薄く形成することが好ましい。ただし、配線幅の大きい配線ＭＬ１ａ，ＭＬ１ｂ、および、配線ＷＬ１において、バリア導体膜Ｂ１ｃの膜厚が薄すぎると、導体膜ＣＦを構成する銅の拡散を防止することができなくなる。そのため、バリア導体膜Ｂ１ｃは、ある程度の膜厚を確保することが好ましい。
一方、同一の配線層に形成された配線のうち、配線幅の小さい配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃの導体膜ＰＣＦを構成するポスト銅材料は、銅よりも拡散しにくい。そのため、バリア導体膜Ｂ１ａは、ポスト銅材料の拡散防止以上に、絶縁層ＩＬ１とポスト銅材料からなる導体膜ＰＣＦとの密着性確保、および、導体膜ＰＣＦの結晶性確保のために形成している。そのため、バリア導体膜Ｂ１ａはできるだけ薄く形成することが好ましい。
従って、本実施の形態では、バリア導体膜Ｂ１ａおよびバリア導体膜Ｂ１ｃをそれぞれ別工程で形成しているため、バリア導体膜Ｂ１ａはできるだけ薄く、バリア導体膜Ｂ１ｃはバリア導体膜Ｂ１ａよりも厚く形成することができ、上記要請を満たすことができる。
＜変形例１＞
変形例１の半導体装置ＳＤ１ａの構成およびその製造方法を、図２２を用いて説明する。図２２は、変形例１の半導体装置ＳＤ１ａの要部断面図である。
図２２に示すように、変形例１の半導体装置ＳＤ１ａにおいて、絶縁層ＩＬ２に配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃが形成されている。そして、配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃの幅は、同一の配線層である絶縁層ＩＬ２に形成された配線ＭＬ１ａ，ＭＬ１ｂの幅よりも小さい。配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃは、それぞれ、バリア導体膜Ｂ１ａおよび導体膜ＰＣＦの積層膜で構成され、導体膜ＰＣＦ上にバリア導体膜Ｂ１ｂが形成されていない。そして、配線ＤＬａは、バリア絶縁膜ＢＩ１を貫通して導体膜ＰＣＦと接触することで、配線ＮＬ２ｃと電気的に接続されている。
この点が、変形例１の配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃと、上記実施の形態の半導体装置ＳＤ１の配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃとの相違点である。変形例１の半導体装置ＳＤ１ａのその他の構成については、上記実施の形態の半導体装置ＳＤ１と同様であり、繰り返しの説明を省略する。
また、変形例１の半導体装置ＳＤ１ａの製造方法は、上記実施の形態と異なり、図６に示す導体膜ＰＣＦ上にバリア導体膜Ｂ１ｂを形成する工程を有していない。そのため、導体膜ＰＣＦ上にフォトレジスト膜を形成し、このフォトレジスト膜をパターニングすることにより、導体膜ＰＣＦ上にフォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃが形成される（図７参照）。この点が変形例１と上記実施の形態との相違点であり、その他の工程は、上記実施の形態の工程と同様であるため、繰り返しの説明を省略する。
前述のように、バリア導体膜Ｂ１ｂを構成する窒化タンタルは、銅およびポスト銅材料のいずれよりもバルクの電気抵抗率が大きい。そのため、バリア導体膜Ｂ１ｂを含まない配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃの方が、バリア導体膜Ｂ１ｂを含む配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃよりも配線抵抗が小さくなる。その結果、同一の配線層に形成された配線のうち、配線幅の小さい配線の抵抗を小さくすることができる点で、変形例１の半導体装置ＳＤ１ａの方が、上記実施の形態の半導体装置ＳＤ１よりも有利である。
一方、前述のように、上記実施の形態では、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃを除去する工程において、バリア導体膜Ｂ１ｂにより導体膜ＰＣＦの上面がダメージを受けることを防止することができる点で、上記実施の形態の半導体装置ＳＤ１の方が変形例１の半導体装置ＳＤ１ａよりも有利である。
なお、変形例１において、同一の配線層に形成された配線のうち、配線幅の小さい配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃを構成する導体膜ＰＣＦは、ドライエッチング（異方性エッチング）により形成する場合を例に説明したが、例えば、選択ＣＶＤ法により形成することもできる。
具体的には、配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃを構成するバリア導体膜Ｂ１ａを形成した後（図６において、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂがないものと同じ構成）に、図示しないが、フォトリソグラフィ技術およびドライエッチング技術などにより、バリア導体膜Ｂ１ａをパターニングする。その後、選択ＣＶＤ法により、例えば、ポスト銅材料のコバルトからなる導体膜ＰＣＦをバリア導体膜Ｂ１ａが存在する箇所にのみ選択的に成長させる。こうすることで、配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃを形成することができる（図８において、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃおよびバリア導体膜Ｂ１ｂがないものと同じ構成となる）。以下の工程を経て、図２２に示す変形例１の半導体装置ＳＤ１ａを形成することができる。
この方法によれば、ポスト銅材料のうち、ドライエッチングが難しい材料であっても、この材料からなる導体膜ＰＣＦを用いて配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃを形成することができる。
＜変形例２＞
変形例２の半導体装置ＳＤ１ｂの構成およびその製造方法を、図２３を用いて説明する。図２３は、変形例２の半導体装置ＳＤ１ｂの要部断面図である。
図２３に示すように、変形例２の半導体装置ＳＤ１ｂにおいて、絶縁層ＩＬ２に配線ＮＬ３ａ，ＮＬ３ｂ，ＮＬ３ｃが形成されている。そして、配線ＮＬ３ａ，ＮＬ３ｂ，ＮＬ３ｃの幅は、同一の配線層である絶縁層ＩＬ２に形成された配線ＭＬ１ａ，ＭＬ１ｂの幅よりも小さい。配線ＮＬ３ａ，ＮＬ３ｂ，ＮＬ３ｃは、それぞれ、導体膜ＰＣＦおよびバリア導体膜Ｂ１ｂの積層膜で構成され、導体膜ＰＣＦの下にバリア導体膜Ｂ１ａが形成されていない。そして、配線ＤＬａは、バリア絶縁膜ＢＩ１を貫通して、配線ＮＬ３ｃと電気的に接続されている。
この点が、変形例２の配線ＮＬ３ａ，ＮＬ３ｂ，ＮＬ３ｃと、上記実施の形態の半導体装置ＳＤ１の配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃとの相違点である。変形例２の半導体装置ＳＤ１ｂのその他の構成については、上記実施の形態の半導体装置ＳＤ１と同様であり、繰り返しの説明を省略する。
また、変形例２の半導体装置ＳＤ１ｂの製造方法は、上記実施の形態と異なり、図６に示す絶縁層ＩＬ２上にバリア導体膜Ｂ１ａを形成する工程を有していない。そのため、絶縁層ＩＬ２上に導体膜ＰＣＦが形成される。この点が変形例２と上記実施の形態との相違点であり、その他の工程は、上記実施の形態の工程と同様であるため、繰り返しの説明を省略する。
前述のように、バリア導体膜Ｂ１ｂを構成する窒化タンタルは、銅およびポスト銅材料のいずれよりもバルクの電気抵抗率が大きい。そのため、バリア導体膜Ｂ１ａを含まない配線ＮＬ３ａ，ＮＬ３ｂ，ＮＬ３ｃの方が、バリア導体膜Ｂ１ａを含む配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃよりも配線抵抗が小さくなる。その結果、変形例２の半導体装置ＳＤ１ｂは、同一の配線層に形成された配線のうち、配線幅の小さい配線の抵抗を小さくすることができる点で、上記実施の形態の半導体装置ＳＤ１よりも有利である。
一方、前述のように、上記実施の形態では、絶縁層ＩＬ１と導体膜ＰＣＦとの間にバリア導体膜Ｂ１ａを有しているため、絶縁層ＩＬ１と導体膜ＰＣＦとの密着性、および、導体膜ＰＣＦの結晶性を確保することができる。この観点において、上記実施の形態の半導体装置ＳＤ１の方が変形例２の半導体装置ＳＤ１ｂよりも有利である。
＜変形例３＞
変形例３の半導体装置ＳＤ１ｃの構成およびその製造方法を、図２４を用いて説明する。図２４は、変形例３の半導体装置ＳＤ１ｃの要部断面図である。
図２４に示すように、変形例３の半導体装置ＳＤ１ｃにおいて、絶縁層ＩＬ２に配線ＮＬ４ａ，ＮＬ４ｂ，ＮＬ４ｃが形成されている。そして、配線ＮＬ４ａ，ＮＬ４ｂ，ＮＬ４ｃの幅は、同一の配線層である絶縁層ＩＬ２に形成された配線ＭＬ１ａ，ＭＬ１ｂの幅よりも小さい。配線ＮＬ４ａ，ＮＬ４ｂ，ＮＬ４ｃは、それぞれ、導体膜ＰＣＦのみで構成され、導体膜ＰＣＦの下にはバリア導体膜Ｂ１ａが、導体膜ＰＣＦの上にはバリア導体膜Ｂ１ｂがそれぞれ形成されていない。そして、配線ＤＬａは、バリア絶縁膜ＢＩ１を貫通して導体膜ＰＣＦと接触することで、配線ＮＬ４ｃと電気的に接続されている。
この点が、変形例３の配線ＮＬ４ａ，ＮＬ４ｂ，ＮＬ４ｃと、上記実施の形態の半導体装置ＳＤ１の配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃとの相違点である。変形例３の半導体装置ＳＤ１ｃのその他の構成については、上記実施の形態の半導体装置ＳＤ１と同様であり、繰り返しの説明を省略する。
また、変形例３の半導体装置ＳＤ１ｃの製造方法は、上記実施の形態と異なり、図６に示す絶縁層ＩＬ２上にバリア導体膜Ｂ１ａを形成する工程と、導体膜ＰＣＦ上にバリア導体膜Ｂ１ｂを形成する工程とを有していない。そのため、絶縁層ＩＬ２上に導体膜ＰＣＦが形成される。そして、導体膜ＰＣＦ上にフォトレジスト膜を形成し、このフォトレジスト膜をパターニングすることにより、導体膜ＰＣＦ上にフォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃが形成される（図７参照）。この点が変形例３と上記実施の形態との相違点であり、その他の工程は、上記実施の形態の工程と同様であるため、繰り返しの説明を省略する。
前述のように、バリア導体膜Ｂ１ｂを構成する窒化タンタルは、銅およびポスト銅材料のいずれよりもバルクの電気抵抗率が大きい。そのため、バリア導体膜Ｂ１ａ，Ｂ１ｂを含まない配線ＮＬ４ａ，ＮＬ４ｂ，ＮＬ４ｃの方が、バリア導体膜Ｂ１ａおよび／またはバリア導体膜Ｂ１ｂを含む配線ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ，配線ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃ，配線ＮＬ３ａ，ＮＬ３ｂ，ＮＬ３ｃよりも配線抵抗が小さくなる。その結果、変形例３の半導体装置ＳＤ１ｃは、同一の配線層に形成された配線のうち、配線幅の小さい配線の抵抗を小さくすることができる点で、上記実施の形態の半導体装置ＳＤ１、変形例１の半導体装置ＳＤ１ａ、変形例２の半導体装置ＳＤ１ｂおよび変形例３の半導体装置ＳＤ１ｃの中で最も有利である。
一方、前述のように、上記実施の形態および変形例１では、絶縁層ＩＬ１と導体膜ＰＣＦとの間にバリア導体膜Ｂ１ａを有しているため、絶縁層ＩＬ１と導体膜ＰＣＦとの密着性、および、導体膜ＰＣＦの結晶性を確保することができる。この観点において、上記実施の形態の半導体装置ＳＤ１および変形例１の半導体装置ＳＤ１ａの方が、変形例３の半導体装置ＳＤ１ｃよりも有利である。
そして、前述のように、上記実施の形態および変形例２では、フォトレジスト膜ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃを除去する工程において、バリア導体膜Ｂ１ｂにより導体膜ＰＣＦの上面がダメージを受けることを防止することができる点で、上記実施の形態の半導体装置ＳＤ１および変形例２の半導体装置ＳＤ１ｂの方が、変形例３の半導体装置ＳＤ１ｃよりも有利である。
（実施の形態２）
実施の形態２の半導体装置ＳＤ２の構成を、図２５を用いて説明する。図２５は、実施の形態２の半導体装置ＳＤ２の要部断面図である。
図２５に示すように、実施の形態２の半導体装置ＳＤ２において、絶縁層ＩＬ１および絶縁層ＩＬ２には、配線ＮＬ５ａ，ＮＬ５ｂ，ＮＬ５ｃが形成されている。配線ＮＬ５ａ，ＮＬ５ｂは、スルーホールＳＨ１内の側壁および底面、ならびに、スルーホールＳＨ１の外部の一部を覆うバリア導体膜Ｂ２ａと、スルーホールＳＨ１内にバリア導体膜Ｂ２ａを介して完全に埋め込まれ、さらにその上部にも形成された導体膜ＰＣＦと、導体膜ＰＣＦ上に形成されたバリア導体膜Ｂ２ｂとにより構成されている。すなわち、実施の形態２の配線ＮＬ５ａは、図１に示す上記実施の形態１の配線ＮＬ１ａとプラグＰＧ１ａとが一体に形成されたものに相当する構造を有している。同様に、図２５に示すように、実施の形態２の配線ＮＬ５ｂは、図１に示す上記実施の形態１の配線ＮＬ１ｂとプラグＰＧ１ｂとが一体に形成されたものに相当する構造を有している。配線ＮＬ５ｃは、バリア導体膜Ｂ２ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ２ｂの積層膜で構成されている。
そして、絶縁層ＩＬ１には、導電性のプラグＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅが形成されている。プラグＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅは、スルーホールＳＨ１内の側壁および底面、ならびに、スルーホールＳＨ１の外部の一部を覆うバリア導体膜Ｂ２ａと、スルーホールＳＨ１内にバリア導体膜Ｂ２ａを介して完全に埋め込まれた導体膜ＰＣＦとにより構成されている。
配線ＮＬ５ａ，ＮＬ５ｂの、絶縁層ＩＬ１に形成された部分の幅は、プラグＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅの幅と同じである。そして、配線ＮＬ５ａ，ＮＬ５ｂの、絶縁層ＩＬ２に形成された部分の幅、および、配線ＮＬ５ｃの幅は、同一の配線層である絶縁層ＩＬ２に形成された配線ＭＬ１ａ，ＭＬ１ｂの幅よりも小さい。
配線ＮＬ５ａは、シリサイド層ＳＣを介して上記ＭＯＳＦＥＴのソース領域ＳＲ上に配置され、配線ＮＬ５ｂは、シリサイド層ＳＣを介して上記ＭＯＳＦＥＴのドレイン領域ＤＲ上に配置されている。プラグＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅは、例えば、図示しないが、基板ＳＢに形成された素子に接続するための配線であり、プラグＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅも、基板ＳＢに形成されたシリサイド層ＳＣ上に配置されている。
また、配線ＤＬａは、バリア絶縁膜ＢＩ１を貫通してバリア導体膜Ｂ２ｂと接触することで、配線ＮＬ５ｃと電気的に接続されている。
実施の形態２の半導体装置ＳＤ２のそれ以外の構成については、上記実施の形態１の半導体装置ＳＤ１と同様であり、繰り返しの説明を省略する。
次に、実施の形態２の半導体装置ＳＤ２の製造方法について、図２６〜図３０を用いて工程順に説明する。図２６〜図３０は、実施の形態２の半導体装置ＳＤ２の製造工程中の要部断面図であり、上記図２５に相当する断面を示している。
図２５に示す実施の形態２の半導体装置ＳＤ２は、基板ＳＢの用意から、スルーホールＳＨ１の形成（図２〜図４参照）までは、上記実施の形態１の半導体装置ＳＤ１の製造方法と同じである。
その後、図２６に示すように、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属（化学）気相成長）法により、例えば窒化タンタルからなるバリア導体膜Ｂ２ａを絶縁層ＩＬ１上に１〜３ｎｍ形成する。これにより、スルーホールＳＨ１の底部および側壁に、バリア導体膜Ｂ２ａが形成される。ここで、バリア導体膜Ｂ２ａをスルーホールＳＨ１内に埋め込む必要があるため、バリア導体膜Ｂ２ａの形成方法として、ＰＶＤ法に比べて埋設性に優れるＭＯＣＶＤ法を用いている。
次に、図２７に示すように、例えばＣＶＤ法により、バリア導体膜Ｂ２ａ上に、例えばコバルトからなる導体膜ＰＣＦを３０〜６０ｎｍ形成する。その後、熱処理（リフロー）を行うことで、スルーホールＳＨ１は、導体膜ＰＣＦによって完全に埋まる。ここで、導体膜ＰＣＦをスルーホールＳＨ１内に埋め込む必要があるため、導体膜ＰＣＦの形成方法として、ＰＶＤ法に比べて埋設性に優れるＣＶＤ法を用いている。
次に、図２７に示すように、例えばＰＶＤ法により、例えば窒化タンタルからなるバリア導体膜Ｂ２ｂを導体膜ＰＣＦ上に１〜３ｎｍ形成する。
次に、図２８に示すように、バリア導体膜Ｂ２ｂ上にフォトレジスト膜を形成し、このフォトレジスト膜をパターニングすることにより、フォトレジスト膜ＰＲ４ａ，ＰＲ４ｂ，ＰＲ４ｃを形成する。
次に、図２９に示すように、フォトレジスト膜ＰＲ４ａ，ＰＲ４ｂ，ＰＲ４ｃをマスクにして、例えば、フッ素ガスを用いた約２００〜３００℃のドライエッチングにより、バリア導体膜Ｂ２ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ２ｂをパターニングする。
次に、図３０に示すように、有機酸を含む有機溶剤によるエッチングまたは酸素プラズマアッシングにより、フォトレジスト膜ＰＲ４ａ，ＰＲ４ｂ，ＰＲ４ｃを除去する。これにより、スルーホールＳＨ１内の側壁および底面、ならびに、スルーホールＳＨ１の外部の一部を覆うバリア導体膜Ｂ２ａと、スルーホールＳＨ１内にバリア導体膜Ｂ２ａを介して完全に埋め込まれ、さらにその上部にも形成された導体膜ＰＣＦと、導体膜ＰＣＦ上に形成されたバリア導体膜Ｂ２ｂとにより構成された配線ＮＬ５ａ，ＮＬ５ｂが形成される。そして、バリア導体膜Ｂ２ａ、導体膜ＰＣＦおよびバリア導体膜Ｂ２ｂの積層膜で構成された配線ＮＬ５ｃが形成される。そして、スルーホールＳＨ１内の側壁および底面、ならびに、スルーホールＳＨ１の外部の一部を覆うバリア導体膜Ｂ２ａと、スルーホールＳＨ１内にバリア導体膜Ｂ２ａを介して完全に埋め込まれた導体膜ＰＣＦとにより構成されたプラグＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅが形成される。
その後、上記実施の形態１の工程と同様に、絶縁層ＩＬ１上に配線ＮＬ５ａ，ＮＬ５ｂ，ＮＬ５ｃを覆うように絶縁層ＩＬ２を形成する工程（図９参照）以降の工程を経て、図２５に示す実施の形態２の半導体装置ＳＤ２が完成する。
図２５に示すように、実施の形態２の半導体装置ＳＤ２において、配線ＮＬ５ａは、上記実施の形態１のプラグＰＧ１ａと配線ＮＬ１ａとが一体に形成された配線に相当する。そして、配線ＮＬ５ｂは、上記実施の形態１のプラグＰＧ１ｂと配線ＮＬ１ｂとが一体に形成された配線に相当する。
密着性および結晶性の観点から、図１に示す上記実施の形態１のプラグＰＧ１ａと配線ＮＬ１ａとの間、および、上記実施の形態１のプラグＰＧ１ｂと配線ＮＬ１ｂとの間には、それぞれ接触抵抗が生じる。一方、図２５に示す実施の形態２の配線ＮＬ５ａ，ＮＬ５ｂにおいては、導体膜ＰＣＦが一体に形成されているため、上記実施の形態１のような接触抵抗は生じない。そのため、実施の形態２は、配線層（絶縁層ＩＬ１および絶縁層ＩＬ２）間の抵抗を小さくすることができる点で、上記実施の形態１よりも有利である。
また、図２６〜図３０に示すように、実施の形態２では、絶縁層ＩＬ１に含まれる配線ＮＬ５ａ，ＮＬ５ｂおよびプラグＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅと、絶縁層ＩＬ２に含まれる配線ＮＬ５ａ，ＮＬ５ｂ，ＮＬ５ｃとを一工程で形成している。すなわち、絶縁層ＩＬ１における上記ＭＯＳＦＥＴへのコンタクトと、絶縁層ＩＬ２における配線形成とを一工程で行うことができる。このように、工程数削減によるコスト低減の観点から、実施の形態２は、上記実施の形態１に比べて有利である。
一方、実施の形態２では、図２６に示すように、バリア導体膜Ｂ２ａをスルーホールＳＨ１内に埋め込む必要があるため、バリア導体膜Ｂ２ａの形成方法として、例えば、ＰＶＤ法に比べて埋設性に優れるＭＯＣＶＤ法を用いている。そして、図２７に示すように、導体膜ＰＣＦをスルーホールＳＨ１内に埋め込む必要があるため、導体膜ＰＣＦの形成方法として、例えば、ＰＶＤ法に比べて埋設性に優れるＣＶＤ法を用いている。
ＰＶＤ法では蒸着する物質しか存在しない一方で、ＣＶＤ法では気相中でさまざまな化学種が生成されるため、前駆体として望ましい化学種だけでなく、不純物が膜中に混入し、膜質を低下させるおそれがある。そのため、良い膜質のバリア導体膜および導体膜を形成するという観点からは、上記実施の形態１は、実施の形態２に比べて有利である。
なお、図２５に示すように、実施の形態２では、配線ＮＬ５ａ，ＮＬ５ｂ，ＮＬ５ｃにおおいて、導体膜ＰＣＦ上にバリア導体膜Ｂ２ｂが形成されている場合を例に説明したが、バリア導体膜Ｂ２ｂが形成されていなくてもよい（上記変形例１参照）。この場合は、配線ＤＬａは、バリア絶縁膜ＢＩ１を貫通して導体膜ＰＣＦと接触することで、配線ＮＬ５ｃと電気的に接続される。
また、この場合の製造方法は、図２７に示す導体膜ＰＣＦ上にバリア導体膜Ｂ２ｂを形成する工程を有していない。そのため、導体膜ＰＣＦ上にフォトレジスト膜を形成し、このフォトレジスト膜をパターニングすることにより、導体膜ＰＣＦ上にフォトレジスト膜ＰＲ４ａ，ＰＲ４ｂ，ＰＲ４ｃが形成される（図２８参照）。この点が上記実施の形態２との相違点であり、その他の工程は、上記実施の形態の工程と同様であるため、繰り返しの説明を省略する。
このようにバリア導体膜Ｂ２ｂが形成されていない場合のメリットは、上記変形例１で説明したものと同様である。すなわち、前述のように、バリア導体膜Ｂ１ｂを構成する窒化タンタルは、銅およびポスト銅材料のいずれよりもバルクの電気抵抗率が大きい。そのため、バリア導体膜Ｂ２ｂを含まない配線の方が、バリア導体膜Ｂ２ｂを含む配線ＮＬ５ａ，ＮＬ５ｂ，ＮＬ５ｃよりも配線抵抗が小さくなる。その結果、同一の配線層に形成された配線のうち、配線幅の小さい配線の抵抗を小さくすることができる点で、バリア導体膜Ｂ２ｂが形成されていない場合の方が、上記実施の形態２の半導体装置ＳＤ２よりも有利である。
一方、前述のように、上記実施の形態２では、フォトレジスト膜ＰＲ４ａ，ＰＲ４ｂ，ＰＲ４ｃを除去する工程において、バリア導体膜Ｂ２ｂにより導体膜ＰＣＦの上面がダメージを受けることを防止することができる点で、上記実施の形態２の半導体装置ＳＤ２の方が、バリア導体膜Ｂ２ｂが形成されていない場合よりも有利である。
（実施の形態３）
実施の形態３の半導体装置ＳＤ３の構成を、図３１〜図３３を用いて説明する。図３１は、実施の形態３の半導体装置ＳＤ３の平面図、図３２は、図３１のＡ−Ａ線方向からみた矢視図、図３３は、図３１のＢ−Ｂ線に沿って切断した構造を示す断面図である。なお、半導体装置ＳＤ３の構造の理解を簡単にするため、図３２では、図３３に示す絶縁層ＩＬ１よりも下の構造、絶縁層ＩＬ２、バリア絶縁膜ＢＩ１、および、バリア絶縁膜ＢＩ１よりも上の構造（プラグＰＧ３以外）を省略している。
図３３に示すように、実施の形態３の半導体装置ＳＤ３は、基板ＳＢと、基板ＳＢ上に形成された絶縁層ＩＬ１とを有している。そして、図３１〜図３３に示すように、絶縁層ＩＬ１上には、配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄが形成されている。また、絶縁層ＩＬ１上には、配線ＷＬ２ａ，ＷＬ２ｂが形成されている。配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄの幅は、配線ＷＬ２ａ，ＷＬ２ｂの幅よりも小さい。すなわち、配線幅の異なる配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄ、および、配線ＷＬ２ａ，ＷＬ２ｂが、同層（同一の配線層）に形成されている。そして、配線ＮＬ６ａ，ＮＬ６ｃは、配線ＷＬ２ｂと電気的に接続されている。配線ＮＬ６ｂ，ＮＬ６ｄは、配線ＷＬ２ａと電気的に接続されている。
図３２および図３３に示すように、配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄは、それぞれ、バリア導体膜Ｂ３ａおよび導体膜ＰＣＦの積層膜で構成されている。なお、配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄの側面および上面には、バリア導体膜Ｂ３ａは形成されていない。また、図３３に示すように、配線ＷＬ２ａ，ＷＬ２ｂは、絶縁層ＩＬ２に形成された配線溝Ｄ３ａ，Ｄ３ｂにそれぞれ埋め込まれている。配線ＷＬ２ａ，ＷＬ２ｂは、ダマシン法により形成されたダマシン配線（ダマシン埋込配線）である。配線ＷＬ２ａ，ＷＬ２ｂは、それぞれ、バリア導体膜Ｂ３ｂおよび導体膜ＣＦの積層膜で構成されている。バリア導体膜Ｂ３ａ，Ｂ３ｂは、例えば、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜とタンタル（Ｔａ）膜との積層膜などからなる。
また、図３３に示すように、絶縁層ＩＬ２上には、バリア絶縁膜ＢＩ１が形成されている。これにより、配線ＷＬ２ａ，ＷＬ２ｂの上面は、バリア絶縁膜ＢＩ１により覆われている。
また、図３１に示すように、配線ＷＬ２ｂの上部に形成されたバリア絶縁膜ＢＩ１上には、プラグＰＧ３が形成されている。プラグＰＧ３は、例えば、バリア導体膜と主導体膜とからなる。バリア導体膜は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜からなる。主導体膜は、例えばタングステン（Ｗ）からなる。プラグＰＧ３は、バリア絶縁膜ＢＩ１を貫通して導体膜ＣＦと接触することで、配線ＷＬ２ｂと、バリア絶縁膜ＢＩ１よりも上に形成された構造（図示せず）と電気的に接続されている。
なお、図示しないが、実施の形態３の半導体装置ＳＤ３には、上記実施の形態１の半導体装置ＳＤ１と同様に、基板ＳＢおよび絶縁層ＩＬ１の図示しない領域にＭＯＳＦＥＴが形成されている。そのため、例えば、配線ＮＬ６ｃが上記ＭＯＳＦＥＴのソース領域上に配置され、配線ＮＬ６ｄが、上記ＭＯＳＦＥＴのドレイン領域上に配置されている。
次に、実施の形態３の半導体装置ＳＤ３の製造方法について、図３４〜図４１を用いて工程順に説明する。図３４〜図４１は、実施の形態３の半導体装置ＳＤ３の製造工程中の要部断面図であり、上記図３３に相当する断面を示している。
図３３に示す実施の形態３の半導体装置ＳＤ３は、基板ＳＢの用意から、導体膜ＰＣＦの形成（図２〜図６参照）までは、ＭＯＳＦＥＴおよびシリサイドＳＣが図示されていない点、ならびに、バリア導体膜Ｂ１ａがバリア導体膜Ｂ３ａに変わっている点以外は、上記実施の形態１の半導体装置ＳＤ１の製造方法とほぼ同じである。
その後、図３４に示すように、導体膜ＰＣＦ上にフォトレジスト膜を形成し、このフォトレジスト膜をパターニングすることにより、フォトレジスト膜ＰＲ５を形成する。
次に、フォトレジスト膜ＰＲ５をマスクにして、例えば、フッ素ガスを用いた約２００〜３００℃のドライエッチングにより、導体膜ＰＣＦおよびバリア導体膜Ｂ３ａをパターニングする。続いて、有機酸を含む有機溶剤によるエッチングまたは酸素プラズマアッシングにより、フォトレジスト膜ＰＲ５を除去する。これにより、図３５に示すように、絶縁層ＩＬ１上に、バリア導体膜Ｂ３ａおよび導体膜ＰＣＦの積層膜からなる配線ＮＬ６ａが形成される。図示しないが、この工程で配線ＮＬ６ａと同時に、絶縁層ＩＬ１上に、バリア導体膜Ｂ３ａおよび導体膜ＰＣＦの積層膜からなる配線ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄも形成される。
次に、図３６に示すように、例えば、ＭＳＱを１００〜２００ｎｍ塗布し、４００℃、３０分で焼成することにより、配線ＮＬ６ａを覆うように、絶縁層ＩＬ１上に絶縁層ＩＬ２を形成する。図示しないが、この工程で配線ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄも絶縁層ＩＬ２に覆われる。続いて、ＣＭＰ法により、絶縁層ＩＬ２の厚さが６０〜９０ｎｍとなるように、絶縁層ＩＬ２を平坦化する。さらに、例えばＰＥＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜ＩＦを絶縁層ＩＬ２上に形成する。
次に、図３７に示すように、絶縁膜ＩＦ上に、フォトレジスト膜ＰＲ６を形成する。そして、フォトレジスト膜ＰＲ６をパターニングすることにより、フォトレジスト膜ＰＲ６に開口部ＰＲＯ６ａ，ＰＲＯ６ｂを形成する。
次に、フォトレジスト膜ＰＲ６をマスクにして、フォトレジスト膜ＰＲ６の開口部ＰＲＯ６ａ，ＰＲＯ６ｂを介して、絶縁膜ＩＦおよび絶縁層ＩＬ２を、フルオロカーボンガスを用いたＲＩＥ法によりドライエッチングし、絶縁層ＩＬ２をパターニングする。これにより、図３８に示すように、絶縁層ＩＬ２に配線溝Ｄ３ａ，Ｄ３ｂを形成する。配線溝Ｄ３ｂは、配線ＮＬ６ａの上面および側面を含む絶縁層ＩＬ１の上面の一部を露出するように形成される。なお、この工程では、配線ＮＬ６ａを構成するバリア導体膜Ｂ３ａおよび導体膜ＰＣＦはエッチングされない。また、図示しないが、配線溝Ｄ３ａは、配線ＮＬ６ｂ，ＮＬ６ｄの上面および側面を含む絶縁層ＩＬ１の上面の一部を露出するように形成される。そして、配線溝Ｄ３ｂにおいて、配線ＮＬ６ｃの上面および側面も露出している。続いて、有機酸を含む有機溶剤によるエッチングまたは酸素アッシングにより、フォトレジスト膜ＰＲ６を除去する。
次に、図３９に示すように、例えばＰＶＤ法により、例えば窒化タンタルからなるバリア導体膜Ｂ３ｂを絶縁層ＩＬ２上に形成する。これにより、配線溝Ｄ３ａ，Ｄ３ｂの底部および側壁に、バリア導体膜Ｂ３ｂが形成される。この際、バリア導体膜Ｂ３ｂは、配線溝Ｄ３ｂ内に露出する配線ＮＬ６ａの上面および側面にも形成される。また、図示しないが、バリア導体膜Ｂ３ｂは、配線溝Ｄ３ｂ内に露出する配線ＮＬ６ｃの上面および側面、および、配線溝Ｄ３ａ内に露出する配線ＮＬ６ｂ，ＮＬ６ｄの上面および側面にも形成される。
次に、図示しないが、例えばＰＶＤ法により、バリア導体膜Ｂ３ｂ上に、銅からなるシード膜を３０〜５０ｎｍ形成する。そして、図４０に示すように、電解メッキ法により、シード膜（図示せず）上に、銅からなる導体膜ＣＦを１００〜２００ｎｍ形成する。これにより、配線溝Ｄ３ａ，Ｄ３ｂ内に導体膜ＣＦが入り込む。その後、約４５０℃、３０分の熱処理を行う。
次に、図４１に示すように、ＣＭＰ法により、配線溝Ｄ３ａ，Ｄ３ｂの外部のバリア導体膜Ｂ３ｂおよび導体膜ＣＦを除去する。これにより、配線溝Ｄ３ａ，Ｄ３ｂ内にバリア導体膜Ｂ３ｂおよび導体膜ＣＦが残存する。こうすることで、絶縁層ＩＬ１上には、バリア導体膜Ｂ３ｂおよび導体膜ＣＦからなる配線ＷＬ２ａ，ＷＬ２ｂが形成される。なお、配線間容量を低減させるため、ＣＭＰ法により、配線溝Ｄ３ａ，Ｄ３ｂの外部のバリア導体膜Ｂ３ｂおよび導体膜ＣＦとともに、絶縁膜ＩＦも除去する。
次に、図３３に示すように、例えばＰＥＣＶＤ法により、絶縁層ＩＬ２上にバリア絶縁膜ＢＩ１を形成する。これにより、配線ＷＬ２ａ，ＷＬ２ｂを、窒化炭化シリコン（ＳｉＣＮ）膜からなるバリア絶縁膜ＢＩ１により覆う。
その後、バリア絶縁膜ＢＩ１上にプラグＰＧ３（図３１および図３２参照）を含む他の配線を形成する工程や、さらにその上層においてパッド電極やパッシベーション膜を形成する工程、基板ＳＢをダイシングして複数のチップに分割する工程などを経て、実施の形態３の半導体装置ＳＤ３が完成する。
図３１〜図３３に示すように、実施の形態３の半導体装置ＳＤ３において、同一の配線層に形成された配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄ、および、配線ＷＬ２ａ，ＷＬ２ｂのうち、配線幅の小さい配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄが、それぞれ、バリア導体膜Ｂ３ａおよびポスト銅材料からなる導体膜ＰＣＦの積層膜で構成されている。そして、配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄの側面には、バリア導体膜Ｂ３ａは形成されていない。また、同一の配線層に形成された配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄ、および、配線ＷＬ２ａ，ＷＬ２ｂのうち、配線幅の大きい配線ＷＬ２ａ，ＷＬ２ｂを、バリア導体膜Ｂ３ｂと、銅からなる導体膜ＣＦとにより構成している。そして、配線ＮＬ６ａ，ＮＬ６ｃは、配線ＷＬ２ｂと電気的に接続されている。配線ＮＬ６ｂ，ＮＬ６ｄは、配線ＷＬ２ａと電気的に接続されている。
すなわち、実施の形態３の半導体装置ＳＤ３では、上記実施の形態１と同様に、同一の配線層に形成された配線幅の小さい配線の抵抗と、配線幅の大きい配線の抵抗とを、それぞれ小さくすることができるだけでなく、配線幅の小さい配線と配線幅の大きい配線とを電気的に接続することができる。これにより、半導体装置における配線レイアウトの自由度を高めることができる。
また、実施の形態３の半導体装置ＳＤ３の製造方法においては、図３７〜図４１に示す配線ＷＬ２ａ，ＷＬ２ｂを形成する工程において、バリア導体膜Ｂ３ｂは、配線溝Ｄ３ｂ内に露出する配線ＮＬ６ａの上面および側面にも形成されている。そして、図示しないが、バリア導体膜Ｂ３ｂは、配線溝Ｄ３ｂ内に露出する配線ＮＬ６ｃの上面および側面、および、配線溝Ｄ３ａ内に露出する配線ＮＬ６ｂ，ＮＬ６ｄの上面および側面にも形成されている。その後、配線溝Ｄ３ａ，Ｄ３ｂ内のバリア導体膜Ｂ３ｂ上に導体膜ＣＦが埋め込まれることによって、配線ＷＬ２ａ，ＷＬ２ｂが形成される。その結果、図３７〜図４１に示す配線ＷＬ２ａ，ＷＬ２ｂを形成する工程において、配線ＮＬ６ａ，ＮＬ６ｃと配線ＷＬ２ｂとが電気的に接続され、配線ＮＬ６ｂ，ＮＬ６ｄと配線ＷＬ２ａとが電気的に接続される。
このように、実施の形態３では、配線幅の小さい配線と配線幅の大きい配線とを電気的に接続する工程が不要であり、半導体装置の製造コストを低減することができる。
なお、実施の形態３では、配線ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄが、それぞれ、バリア導体膜Ｂ３ａおよびポスト銅材料からなる導体膜ＰＣＦの積層膜で構成されている場合を例に説明したが、これに限定されるものではない。上記実施の形態１および上記変形例２のように、導体膜ＰＣＦ上にバリア導体膜が形成されていてもよく、上記変形例２および上記変形例３のように、導体膜ＰＣＦの下にバリア導体膜が形成されていなくてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容に対応するもの或いはその一部を以下に記載する。
［付記１］
（ａ）基板を準備する工程、
（ｂ）前記基板上に第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程の後に、前記第１絶縁膜上に第１バリア導体膜を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記第１バリア導体膜をパターニングする工程、
（ｅ）選択ＣＶＤ法により、パターニングされた前記第１バリア導体膜上に第１導体膜を形成することにより、前記第１バリア導体膜と、前記第１バリア導体膜上の前記第１導体膜とにより構成された積層膜からなる第１配線を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記第１配線を覆うように第２絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程の後に、前記第２絶縁膜に第１溝を形成する工程、
（ｈ）前記（ｇ）工程の後に、前記第２絶縁膜上に、前記第１溝を埋めるように第２バリア導体膜および第２導体膜を順次形成する工程、
（ｉ）前記（ｈ）工程の後に、前記第１溝の外部の前記第２導体膜および前記第２バリア導体膜を除去することにより、前記第１溝内に前記第２バリア導体膜と、前記第２バリア導体膜上の前記第２導体膜とにより構成された積層膜からなる第２配線を形成する工程、
を含み、
前記第１配線と前記第２配線とは、同一の配線層を構成し、
前記第１配線の配線幅は、前記第２配線の配線幅よりも小さく、
前記第１導体膜は、電子の平均自由行程が銅よりも小さい金属元素を主成分とする材料からなり、
前記第２導体膜は、銅からなる、半導体装置の製造方法。
［付記２］
付記１記載の半導体装置の製造方法において、
前記第１導体膜は、コバルト、ルテニウム、タングステン、モリブデン、アルミニウム、コバルトアルミニウム、ニッケル、ロジウム、イリジウム、亜鉛のいずれかからなる、半導体装置の製造方法。
［付記３］
付記１記載の半導体装置の製造方法において、
前記（ｄ）工程では、
フォトレジスト膜をマスクにして前記第１バリア導体膜を異方性エッチングすることにより、前記第１バリア導体膜をパターニングする、半導体装置の製造方法。
［付記４］
付記１記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコンよりも比誘電率が低い材料からなる、半導体装置の製造方法。
［付記５］
付記１記載の半導体装置の製造方法において、
前記第１バリア導体膜および前記第２バリア導体膜は、窒化タンタル膜からなる、半導体装置の製造方法。
Ｂ１０１，Ｂ１ａ，Ｂ１ｂ，Ｂ１ｃ，Ｂ２ａ，Ｂ２ｂ，Ｂ３ａ，Ｂ３ｂ バリア導体膜
ＢＩ１，ＢＩ２ バリア絶縁膜
ＣＦ 導体膜
ＣＨ チャネル領域
Ｄ１０１ａ，Ｄ１０１ｂ，Ｄ１０１ｃ，Ｄ１０２ａ，Ｄ１０２ｂ，Ｄ１０２ｃ，Ｄ１ａ，Ｄ１ｂ，Ｄ１ｃ，Ｄ２ａ，Ｄ２ｂ，Ｄ３ａ，Ｄ３ｂ 配線溝
ＤＬａ，ＤＬｂ 配線
ＤＲ ドレイン領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３ 絶縁層
ＭＬ１０１ａ，ＭＬ１０１ｂ 配線
ＭＬ１ａ，ＭＬ１ｂ 配線
ＮＬ１０１ａ，ＮＬ１０１ｂ，ＮＬ１０１ｃ 配線
ＮＬ１ａ，ＮＬ１ｂ，ＮＬ１ｃ，ＮＬ２ａ，ＮＬ２ｂ，ＮＬ２ｃ，ＮＬ３ａ，ＮＬ３ｂ，ＮＬ３ｃ，ＮＬ４ａ，ＮＬ４ｂ，ＮＬ４ｃ，ＮＬ５ａ，ＮＬ５ｂ，ＮＬ５ｃ，ＮＬ６ａ，ＮＬ６ｂ，ＮＬ６ｃ，ＮＬ６ｄ 配線
ＰＣＦ 導体膜
ＰＧ１ａ，ＰＧ１ｂ，ＰＧ１ｃ，ＰＧ１ｄ，ＰＧ１ｅ，ＰＧ２ｃ，ＰＧ２ｄ，ＰＧ２ｅ，ＰＧ３ プラグ
ＰＲ１，ＰＲ２ａ，ＰＲ２ｂ，ＰＲ２ｃ，ＰＲ３，ＰＲ４ａ，ＰＲ４ｂ，ＰＲ４ｃ，ＰＲ５，ＰＲ６ フォトレジスト膜
ＳＢ 基板
ＳＣ シリサイド層
ＳＤ１，ＳＤ１０１，ＳＤ１ａ，ＳＤ１ｂ，ＳＤ１ｃ，ＳＤ２，ＳＤ３ 半導体装置
ＳＨ１ スルーホール
ＳＲ ソース領域
ＳＷ ウォールスペーサ
ＷＬ１，ＷＬ１０１，ＷＬ２ａ，ＷＬ２ｂ 配線

Claims (20)

  1. 基板と、
    前記基板上に形成された複数の配線層と、
    前記複数の配線層のうちの第１配線層に形成された第１配線および第２配線と、
    を有し、
    前記第１配線の配線幅は、前記第２配線の配線幅よりも小さく、
    前記第１配線は、第１導体膜、第１バリア導体膜と前記第１導体膜とにより構成された積層膜、前記第１導体膜と第２バリア導体膜とにより構成された積層膜、または、前記第１バリア導体膜と前記第１導体膜と前記第２バリア導体膜とにより構成された積層膜のいずれかからなり、
    前記第２配線は、第３バリア導体膜と第２導体膜とにより構成された積層膜からなり、
    前記第１導体膜は、電子の平均自由行程が銅よりも小さい金属元素を主成分とする材料からなり、
    前記第２導体膜は、銅からなる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１導体膜は、コバルト、ルテニウム、タングステン、モリブデン、アルミニウム、コバルトアルミニウム、ニッケル、ロジウム、イリジウム、亜鉛のいずれかからなる、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２配線は、前記第１配線層を構成する第１絶縁膜に形成された第１溝に埋め込まれている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記複数の配線層のうちの第２配線層に形成された第３配線を有し、
    前記第２配線層は、前記第１配線層の一つ上の配線層であり、
    前記第３配線は、デュアルダマシン配線である、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１配線は、前記第１バリア導体膜と、前記第１バリア導体膜上の前記第１導体膜と、前記第１導体膜上の前記第２バリア導体膜とにより構成された積層膜からなる、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１配線は、前記第１バリア導体膜と、前記第１バリア導体膜上の前記第１導体膜とにより構成された積層膜からなる、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１配線は、前記第１導体膜と、前記第１導体膜上の前記第２バリア導体膜とにより構成された積層膜からなる、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１配線の側面には、前記第１バリア導体膜および前記第２バリア導体膜は形成されていない、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１配線は、前記第１導体膜からなる、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記基板上には、半導体素子が形成され、
    前記半導体素子は、
    前記基板に形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記基板上にゲート絶縁膜を介して形成されたゲート電極と、を有し、
    前記第１配線層は、前記複数の配線層のうちの最下層の配線層であり、
    前記第１配線層の下には、第２絶縁膜と、前記第２絶縁膜に埋め込まれた第１プラグおよび第２プラグとが設けられ、
    前記第１プラグは、前記ソース領域と電気的に接続され、
    前記第２プラグは、前記ドレイン領域と電気的に接続され、
    前記第１配線は、前記第１プラグと電気的に接続されたソース配線と、前記第２プラグと電気的に接続されたドレイン配線とを含む、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記ソース配線と前記第１プラグとは一体的に形成され、
    前記ドレイン配線と前記第２プラグとは一体的に形成されている、半導体装置。
  12. 請求項３記載の半導体装置において、
    前記第１絶縁膜は、前記第１配線を覆うように形成され、
    前記第１溝は、前記第１配線を前記第１溝内において露出するように形成されており、
    前記第１溝内において、前記第２配線は、前記第１配線と電気的に接続されている、半導体装置。
  13. （ａ）基板を準備する工程、
    （ｂ）前記基板上に第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程の後に、前記第１絶縁膜上に第１導体膜を形成する工程、
    （ｄ）前記（ｃ）工程の後に、フォトレジスト膜をマスクにして前記第１導体膜を異方性エッチングすることにより、第１配線を形成する工程、
    （ｅ）前記（ｄ）工程の後に、前記第１配線を覆うように第２絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程の後に、前記第２絶縁膜に第１溝を形成する工程、
    （ｇ）前記（ｆ）工程の後に、前記第２絶縁膜上に、前記第１溝を埋めるように第１バリア導体膜および第２導体膜を順次形成する工程、
    （ｈ）前記（ｇ）工程の後に、前記第１溝の外部の前記第２導体膜および前記第１バリア導体膜を除去することにより、前記第１溝内に前記第１バリア導体膜と、前記第１バリア導体膜上の前記第２導体膜とにより構成された積層膜からなる第２配線を形成する工程、
    を含み、
    前記第１配線と前記第２配線とは、同一の配線層を構成し、
    前記第１配線の配線幅は、前記第２配線の配線幅よりも小さく、
    前記第１導体膜は、電子の平均自由行程が銅よりも小さい金属元素を主成分とする材料からなり、
    前記第２導体膜は、銅からなる、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
    （ｉ）前記第１絶縁膜上に、第２バリア導体膜を形成する工程、
    を有し、
    前記（ｃ）工程において、
    前記第１導体膜は、前記第２バリア導体膜上に形成され、
    前記（ｄ）工程では、
    前記フォトレジスト膜をマスクにして前記第１導体膜および前記第２バリア導体膜を異方性エッチングすることにより、前記第２バリア導体膜と、前記第２バリア導体膜上の前記第１導体膜とにより構成された積層膜からなる前記第１配線を形成する、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記（ｃ）工程の後であって、前記（ｄ）工程の前に、
    （ｊ）前記第１導体膜上に、第３バリア導体膜を形成する工程、
    を有し、
    前記（ｄ）工程では、
    前記フォトレジスト膜をマスクにして前記第３バリア導体膜および前記第１導体膜を異方性エッチングすることにより、前記第１導体膜と、前記第１導体膜上の前記第３バリア導体膜とにより構成された積層膜からなる前記第１配線を形成する、半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
    （ｉ）前記第１絶縁膜上に、第２バリア導体膜を形成する工程、
    を有し、
    前記（ｃ）工程の後であって、前記（ｄ）工程の前に、
    （ｊ）前記第１導体膜上に、第３バリア導体膜を形成する工程、
    を有し、
    前記（ｃ）工程において、
    前記第１導体膜は、前記第２バリア導体膜上に形成され、
    前記（ｄ）工程では、
    前記フォトレジスト膜をマスクにして前記第３バリア導体膜、前記第１導体膜および前記第２バリア導体膜を異方性エッチングすることにより、前記第２バリア導体膜と、前記第２バリア導体膜上の前記第１導体膜と、前記第１導体膜上の前記第３バリア導体膜とにより構成された積層膜からなる前記第１配線を形成する、半導体装置の製造方法。
  17. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程において、
    前記第１溝内に前記第１配線が露出し、
    前記（ｇ）工程において、
    前記第１バリア導体膜および前記第２導体膜は、前記第１溝内の前記第１配線上にも形成され、
    前記（ｈ）工程において、
    前記第２配線は、前記第１配線と電気的に接続される、半導体装置の製造方法。
  18. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ）工程の後であって、前記（ｂ）工程の前に、
    （ｋ）前記基板上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｌ）前記（ｋ）工程の後に、前記基板にソース領域およびドレイン領域を形成する工程、
    を有し、
    前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
    （ｍ）前記第１絶縁膜に前記ソース領域に達する第１開口部および前記ドレイン領域に達する第２開口部を形成する工程、
    （ｎ）前記第１開口部内に第１プラグを形成し、前記第２開口部内に第２プラグを形成する工程、
    を有し、
    前記（ｃ）工程では、
    前記第１プラグおよび前記第２プラグが埋め込まれた前記第１絶縁膜上に前記第１導体膜を形成し、
    前記第１プラグは、前記ソース領域と電気的に接続され、
    前記第２プラグは、前記ドレイン領域と電気的に接続され、
    前記第１配線は、前記第１プラグと電気的に接続されたソース配線と、前記第２プラグと電気的に接続されたドレイン配線とを含む、半導体装置の製造方法。
  19. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ）工程の後であって、前記（ｂ）工程の前に、
    （ｋ）前記基板上にゲート絶縁膜を介してゲート電極を形成する工程、
    （ｌ）前記（ｋ）工程の後に、前記基板にソース領域およびドレイン領域を形成する工程、
    を有し、
    前記（ｂ）工程の後であって、前記（ｃ）工程の前に、
    （ｍ）前記第１絶縁膜に前記ソース領域に達する第１開口部および前記ドレイン領域に達する第２開口部を形成する工程、
    （ｎ）前記（ｍ）工程の後に、前記第１絶縁膜上、前記第１開口部内および前記第２開口部内に、第２バリア導体膜を形成する工程、
    を有し、
    前記（ｃ）工程では、
    前記第１絶縁膜上に、前記第１開口部および前記第２開口部を埋めるように、前記第１導体膜を形成し、
    前記第１開口部内に第１プラグを形成し、前記第２開口部内に第２プラグを形成し、
    前記（ｄ）工程では、
    前記フォトレジスト膜をマスクにして前記第１導体膜および前記第２バリア導体膜を異方性エッチングすることにより、前記第２バリア導体膜と、前記第２バリア導体膜上の前記第１導体膜とにより構成された積層膜からなる前記第１配線を形成し、
    前記第１プラグは、前記ソース領域と電気的に接続され、
    前記第２プラグは、前記ドレイン領域と電気的に接続され、
    前記第１配線は、前記第１プラグと電気的に接続されたソース配線と、前記第２プラグと電気的に接続されたドレイン配線とを含み、
    前記（ｄ）工程において、
    前記ソース配線は、前記第１プラグと一体に形成され、
    前記ドレイン配線は、前記第２プラグと一体に形成される、半導体装置の製造方法。
  20. 請求項１３記載の半導体装置の製造方法において、
    前記第１導体膜は、コバルト、ルテニウム、タングステン、モリブデン、アルミニウム、コバルトアルミニウム、ニッケル、ロジウム、イリジウム、亜鉛のいずれかからなる、半導体装置の製造方法。
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