TW202015184A

TW202015184A - 半導體裝置及其製造方法

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Publication number: TW202015184A
Application number: TW107135758A
Authority: TW
Inventors: 許家銘; 劉旭正; 陳佳麟; 李建興
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-10-11
Filing date: 2018-10-11
Publication date: 2020-04-16
Also published as: TWI716748B

Abstract

一種半導體裝置，包含絕緣體上覆矽基底、第一和第二主動元件、以及內連線結構。絕緣體上覆矽基底包含半導體層，半導體層包含被隔離結構隔開的第一和第二半導體區塊。第一和第二主動元件分別設置於第一和第二半導體區塊上。第一主動元件的源極/汲極區透過內連線結構提供的第一路徑電性連接至第二主動元件的閘極結構。第一半導體區塊透過內連線結構提供的第二路徑電性連接至第二半導體區塊。第二路徑包含接觸件，接觸件接觸第二半導體區塊之上表面。

Description

半導體裝置及其製造方法

本發明是有關於半導體裝置，且特別是有關於採用絕緣體上覆矽基底的半導體裝置及其製造方法。

半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機、和其他電子裝置。通常，透過在半導體基底上依序沉積絕緣層或介電層、導電層材料、和半導體層材料，然後透過使用光微影製程將各種不同材料層圖案化，來製造半導體裝置。因此，電路裝置和組件形成於半導體基底上。

使用絕緣體上覆矽(silicon on insulator，SOI)基底的半導體裝置具有各種潛在優點，例如快速操作、低功率損耗、高崩潰電壓、抗閂鎖性(latch-up immumity)、簡化的製造流程、以及小尺寸等。雖然現今的絕緣體上覆矽(SOI)基底技術已大致符合需求，但並非在各方面皆令人滿意。

本發明的一些實施例提供半導體裝置，此半導體裝置包含絕緣體上覆矽(SOI)基底、第一主動元件和第二主動元件、以及內連線結構。絕緣體上覆矽基底包含半導體基底、半導體層、和設置於半導體基底與半導體層之間的埋藏氧化層。半導體層包含第一半導體區塊和第二半導體區塊，第一和第二半導體區塊被設置於半導體層中的隔離結構隔開。第一主動元件和第二主動元件分別設置於第一半導體區塊和第二半導體區塊上。內連線結構設置於半導體層之上。內連線結構包含複數個接觸件、和依序排列於這些接觸件之上的多層級的金屬導線，以提供第一路徑和第二路徑。第一主動元件的源極/汲極區透過第一路徑電性連接至第二主動元件的閘極結構。第一半導體區塊透過第二路徑電性連接至第二半導體區塊。第二路徑包含這些接觸件的第一接觸件，第一接觸件接觸第二半導體區塊之上表面。

本發明的一些實施例提供半導體裝置的製造方法，此方法包含提供絕緣體上覆矽基底，緣體上覆矽基底包含半導體基底、半導體層、和設置於半導體基底與半導體層之間的埋藏氧化層；在半導體層中形成隔離結構，使得半導體層被隔離結構分隔出第一半導體區塊和第二半導體區塊；在第一半導體區塊和第二半導體區塊上分別形成第一主動元件和第二主動元件；以及在半導體層之上形成內連線結構。內連線結構包含複數個接觸件、和依序排列於這些接觸件之上的多層級的金屬導線，以提供第一路徑和第二路徑。第一主動元件的源極/汲極區透過第一路徑電性連接至第二主動元件的閘極結構。第一半導體區塊透過第二路徑電性連接至第二半導體區塊。第二路徑包含這些接觸件之第一接觸件，第一接觸件接觸第二半導體區塊之上表面。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

100A、100B、100C、200A、200B、200C、300A、300B‧‧‧半導體裝置

102‧‧‧半導體基底

104‧‧‧埋藏氧化層

106‧‧‧半導體層

106A‧‧‧第一半導體區塊

106B‧‧‧第二半導體區塊

106C‧‧‧第三半導體區塊

108‧‧‧絕緣體上覆矽基底

110‧‧‧隔離結構

112‧‧‧井區

113‧‧‧摻雜區

114A1、114A2、114B1、114C1‧‧‧主動元件

116‧‧‧層間介電層

120-1‧‧‧第1層級金屬間介電層

120-X‧‧‧第X層級金屬間介電層

120-Y‧‧‧第Y層級金屬間介電層

C1、C2、C3、C4、C5‧‧‧接觸件

G‧‧‧閘極結構

GD‧‧‧閘極介電層

GE‧‧‧閘極電極

L1-1、L1-2、L1-3、L1-4‧‧‧第1層級金屬導線

LX/VX-1、LX/VX-2、LX/VX-3、LX/VX-4‧‧‧第X層級金屬導線/導孔

LX/VX-U‧‧‧第X層級金屬導線/導孔中之較上部分

LX/VX-L、LX/VX-K‧‧‧第X層級金屬導線/導孔中之較下部分

LY-1、LY-2、LY-3‧‧‧第Y層級金屬導線

P‧‧‧路徑

P1‧‧‧第一路徑

P2‧‧‧第二路徑

SD‧‧‧源極/汲極區

V‧‧‧導孔

V1、V1-1、V1-2、V1-3、V1-4‧‧‧第1層級導孔

藉由以下詳細描述和範例配合所附圖式，可以更加理解本發明實施例。為了使圖式清楚顯示，圖式中各個不同的元件可能未依照比例繪製，其中：第1A-1C圖是根據本發明的一些實施例之半導體裝置的剖面示意圖。

第2A-2C圖是根據本發明的另一些實施例之半導體裝置的剖面示意圖。

第3A圖是根據本發明的一些實施例之半導體裝置的上視示意圖。

第3B圖是根據本發明的另一些實施例之半導體裝置的上視示意圖。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本發明實施例是有關於半導體裝置，特別是採用絕緣體上覆矽(insulator-on-silicon，SOI)基底的半導體裝置，及其製造方法。在本發明實施例中，因基於電漿(plasma-based)製程而形成於不同半導體區塊中的感應電荷可以透過內連線結構提供的放電路徑達到平衡，從而降低電漿誘發損傷(plasma induced damage，PID)的可能性。

請參考第1A圖，第1A圖是根據本發明的一些實施例之半導體裝置100A的剖面示意圖。首先，提供絕緣體上覆矽(silicon on insulator，SOI)基底108。在一些實施例中，絕緣體上覆矽基底108包含半導體基底102、形成於半導體基底102之上的埋藏氧化(buried oxide，BOX)層104、以及形成於埋藏氧化層104之上的半導體層106。在一些實施例中，可透過植氧分離(separation by implantation of oxygen，SIMOX)技術、晶圓接合(bonding)製程、磊晶層轉移製程(epitaxial layer transfer process)、或其他適合的製程，形成絕緣體上覆矽基底108。

在一些實施例中，半導體基底102可以是矽(Si)基底。在其他一些實施例中，半導體基底102可以包含元素半導體，例如鍺(Ge)；化合物半導體，例如GaN、SiC、GaAs、GaP、InP、InAs、及/或InSb；及/或合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。在一些實施例中，半導體基底102可以是摻雜的(例如，以p型或n型摻雜物進行摻雜)或未摻雜的。

在一些實施例中，埋藏氧化層104可以包含或者是氧化矽。在一些實施例中，埋藏氧化層104可具有厚度範圍在約0.3微米(μm)至約5微米。在一些實施例中，半導體層106可以包含或者是透過磊晶成長所形成的矽(Si)。在一些實施例中，半導體層106可以是摻雜的(例如，以p型或n型摻雜物進行摻雜)，例如，在形成半導體層106的磊晶成長製程期間，可原位(in-situ)摻雜半導體層106。在一些實施例中，半導體層106的導電型態為p型。半導體層106也可稱作主動(active)層，用以形成主動元件、或電路裝置於其上、及/或其中。在一些實施例中，半導體層106可具有在約1微米至約15微米的厚度範圍。

接著，在半導體層106中或穿過半導體層106形成隔離結構110，並且隔離結構110將半導體層106分隔出第一半導體區塊106A和第二半導體區塊106B。隔離結構110從半導體層106上表面向下延伸至並且接觸埋藏氧化層104上表面。第一半導體區塊106A和第二半導體區塊106B是被隔離結構110和埋藏氧化層104圍繞的封閉區域，從而將第一半導體區塊106A與第二半導體區塊106B電性隔離。隔離結構110也可稱作深溝槽隔離(deep trench isolation，DTI)結構。

在一些實施例中，隔離結構110的材料可以包含或者是絕緣材料，例如氧化物(例如氧化矽)、氮化物(例如氮化矽)、類似材料、或前述之組合。隔離結構110的形成可透過對半導體層106執行圖案化製程(包含光微影技術(photolithography)和蝕刻製程)，以形成穿過半導體層106且暴露出埋藏氧化層104的溝槽。之後，在半導體層106之上沉積一或多個絕緣材料且填充溝槽。在一些實施例中，形成絕緣材料的沉積製程可以是化學氣相沉積(chemical vapor deposition，CVD)，例如，電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、或原子層沉積(atomic layer deposition，ALD)。接著，對絕緣材料執行平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP)移除半導體層106上表面上方的絕緣材料，使隔離結構110上表面與半導體層106上表面齊平。

第1A圖的實施例顯示隔離結構110定義出兩個隔開的半導體區塊106A、106B。在其他一些實施例中，隔離結構110可定義出兩個以上彼此隔開的半導體區塊，例如，第3A和3B圖顯示了多個隔開的半導體區塊。

可選擇地(optionally)，透過植入(implantation)製程在第一半導體區塊106A和第二半導體區塊106B中形成一或多個井區及/或摻雜區。

在一些實施例中，可在第一半導體區塊106A中形成相鄰於第一半導體區塊106A上表面的井區112。在一些實施例中，井區112的導電型態為n型。

在一些實施例中，在第一半導體區塊106A中形成相鄰於第一半導體區塊106A上表面的摻雜區113，且在第二半導體區塊106B中形成相鄰於第二半導體區塊106B上表面的摻雜區113。摻雜區113的導電型態可以是n型或p型。摻雜區113有助於降低後續形成於其上的接觸件(contact)的接觸電阻 (contact resistance，R_c)。

在可選地形成井區及/或摻雜區之後，在半導體區塊106A、106B上、及/或半導體區塊106A、106B中各自形成一或多個主動元件。舉例而言，在第一半導體區塊106A上形成主動元件114A1和114A2。舉例而言，在第二半導體區塊106B上形成第二主動元件114B1。

在一些實施例中，主動元件114A1形成於第一半導體區塊106A內的井區112上，而主動元件114A2形成於井區112外之第一半導體區塊106A的其他區域上。在一些實施例中，主動元件114A1、114A2各自包含閘極結構G、以及一對源極/汲極區SD。在一些實施例中，閘極結構G形成於第一半導體區塊106A上表面之上，並且包含閘極介電層GD、和位於閘極介電層GD上的閘極電極GE。源極/汲極區SD位於第一半導體區塊106A中且在閘極結構G兩側。在一實施例中，主動元件114A1為p型通道場效電晶體(p-type channel field effect transistor，p-channel FET)，而主動元件114A2為n型通道場效電晶體(n-channel FET)。在一些實施例中，可透過後續形成的內連線結構將主動元件114A1與114A2電性連接，以操作為另一主動元件，例如反相器(inverter)。

相似地，形成於第二半導體區塊106B中的主動元件114B1包含閘極結構G、和一對源極/汲極區SD。閘極結構G形成於第二半導體區塊106B的上表面之上，並且包含閘極介電層GD、和位於閘極介電層GD上的閘極電極GE。源極/汲極區SD位於第二半導體區塊106B中且在閘極結構G兩側。

在圖示實施例中，主動元件為平面型場效電晶體(plannar FET)。在其他一些實施例中，主動元件可以是互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)場效電晶體、鰭式場效電晶體(FinFET)、雙極性電晶體(bipolar junction transistor，BJT)、薄膜電晶體(Thin-Film Transistor，TFT)、或類似主動元件。再者，在一個半導體區塊中可形成一或多個主動元件，並且可透過後續形成的內連線結構將他們電性連接，以操作為各種不同的主動元件，例如邏輯電路(例如，「反」閘、「及」閘、「或」閘等)。此外，在此所述的主動元件至少包含閘極結構(或稱作閘)，其配置以開關主動元件。可透過施加外加電壓於閘極結構，以流送或阻斷電流通過源極/汲極區之間的通道。

在一些實施例中，主動元件114A1、114A2、114B1的形成可透過依序在半導體層106上表面之上形成介電層和導電材料層。介電層可以包含或者是氧化矽(SiO₂)、氮化矽(SiN)、高介電常數(high-k)介電材料、前述之組合、前述之多層、或類似材料，並且可透過化學氣相沉積(CVD)、熱氧化、類似製程、或前述之組合沉積介電層。導電材料層可以包含或者是摻雜或未摻雜的多晶矽(polysilicon)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鈷(W)、鉬(Mo)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、或類似導電材料，並且可透過化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、爐管內熱成長、類似製程、或前述之組合沉積導電材料層。然後，對介電層和導電材料層執行圖案化製程(包含光微影技術和蝕刻製程)，以分別形成閘極介電層GD和閘極電極GE。接著，透過植入製程在閘極結構G兩側形成一對源極/汲極區SD於半導體層106中。在一些實施例中，主動元件114A1的源極/汲極區SD的導電型態可以是p型，而主動元件114A2和主動元件114B1的各自源極/汲極區SD的導電型態可以是n型。

可選地(optionally)，形成矽化物(silicide)(未顯示)於主動元件114A1、114A2、114B1的各自閘極電極GE和各自源極/汲極區SD上、以及於摻雜區113上。矽化物可用以降低後續形成於其上之接觸件的接觸電阻。在一些實施例中，矽化物可包含或者是WSi、NiSi、TiSi或CoSi，並且可透過沉積製程、退火製程和圖案化製程形成矽化物。

在半導體層106的上表面之上形成層間介電(inter-layer dielectric，ILD)層116，以覆蓋主動元件114A1、114A2、114B1。在一些實施例中，層間介電層116可包含或者是磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、類似材料、前述之多層或前述之組合，並且可透過化學氣相沉積(CVD)，例如電漿增強化學氣相沉積(PECVD)，形成層間介電層116。

在層間介電層116中、或穿過層間介電層116形成複數個接觸件C。這些接觸件C為內連線結構的一部分，以電性連接下方的主動元件和摻雜區。在第1A圖所示的實施例中，這些接觸件C包含接觸主動元件114A1的源極/汲極區SD的接觸件C1、接觸主動元件114A2的源極/汲極區SD的接觸件C2、接觸第一半導體區塊106A中之摻雜區113的接觸件C3、接觸第二半導體區塊106B中之摻雜區113的接觸件C4、以及接觸主動元件114B1的閘極結構G的接觸件C5。

為了圖式簡潔，第1A圖僅顯示了五個接觸件C。在其他一些實施例中，可形成大於五個接觸件於層間介電層116中。例如，可以在主動元件114A1的閘極結構G和另一源極/汲極區SD上形成接觸件；在主動元件114A2的閘極結構G和另一源極/汲極區SD上形成接觸件；及/或在主動元件114B1的一對源極/汲極區SD上形成接觸件。

在一些實施例中，接觸件C可以包含或者是導電材料，例如；鎢(W)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、類似材料、前述之多層、或前述之組合，並且可透過圖案化製程(包含光微影製程和蝕刻製程)、沉積製程、以及平坦化製程形成接觸件。舉例而言，對層間介電層116執行圖案化製程以形成穿過層間介電層多個開口(未顯示)，沉積導電材料於層間介電層之上且填入這些開口，之後對導電材料執行平坦化製程(例如，化學機械研磨(CMP))形成接觸件C。

在層間介電層116上表面之上形成多層級(layered-level)的金屬間介電(inter-metal dielectric，IMD)層120。在圖示實施例中，多層級的金屬間介電層120包含第1層級金屬間介電層120-1、第X層級金屬間介電層120-X、以及第Y層級金屬間介電層120-Y，他們依序堆疊於層間介電層116上表面之上，其中X、Y為大於1之正整數，且Y大於X。在圖示實施例中，第X層級金屬間介電層120-X的厚度繪示為比第1層級和第Y層級金屬間介電層120-1、120-Y厚，以表示第X層級金屬間介電層120-X可以是單一層級結構或多層級結構。在其他一些實施例中，可不形成第X層級金屬間介電層120-X。此外，儘管未繪示，在第Y層級金屬間介電層120-Y之上，可形成額外的金屬間介電層。

在各層級的金屬間介電層120中形成金屬導線(metal line)L、和導孔(via)V。這些金屬導線L和導孔V為內連線結構的一部分，並且金屬導線L、導孔V與接觸件C的組合所形成的內連線結構可提供單一區域(例如第一半導體區塊106A)上之多個部件(例如，主動元件114A1與114A2)之間、及/或不同區域(第一半導體區塊106A與第二半導體區塊106B)上之多個部件(例如，主動元件114A1、114A2與主動元件114B1)之間的電連接路徑。

在一些實施例中，金屬間介電層120可包含或者是氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氧化矽、低介電常數(low-k)介電材料、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、旋塗玻璃(spin-on-glass，SOG)、氫矽鹽酸(hydrogen silsesquioxane，HSQ)、類似材料、前述之多層、或前述之組合，並且可透過化學氣相沉積(CVD)，例如電漿增強化學氣相沉積(PECVD)或高密度電漿增強化學氣相沉積(HDP-CVD)、或旋轉塗佈(spin-on coating)，形成金屬間介電層120的各個層級。

在形成每一層級的金屬間介電層120之後，在每一層級的金屬間介電層120中形成金屬導線L和導孔V。舉例而言，在第1層級金屬間介電層120-1中形成第1層級金屬導線L1、以及其上的第1層級導孔V1；在第X層級金屬間介電層120-X中形成第X層級金屬導線LX、以及其上的第X層級導孔VX；以及在第Y層級金屬間介電層120-Y中形成第Y層級金屬導線LY。第X層級金屬導線LX和導孔VX也可以是單一層級結構或多層級結構，以對應設置於第X層級金屬間介電層120-X中，並且在此以實線表示第X層級金屬導線/導孔VX/LX。此外，為了圖式簡潔，並未繪示第Y層級導孔。在一些實施例中，金屬導線L和導孔V可以包含或者是導電材料，例如鎢(W)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、類似材料、前述之合金、前述之多層、或前述之組合，並且可透過單鑲嵌(single damascene)或雙鑲嵌(dual damascene)製程，其包含蝕刻製程(例如乾式蝕刻製程)和沉積製程(例如濺鍍(sputtering)或鍍製(plating))，形成金屬導線L和導孔V。

在形成金屬間介電層120、和包含金屬導線V和導孔L的內連線結構之後，製得半導體裝置100A。

在第1A圖所示的實施例中，半導體裝置100A包含絕緣體上覆矽基底108。絕緣體上覆矽基底108包含半導體基底102、半導體層106、和設置於半導體基底102與半導體層106之間的埋藏氧化層104。半導體層106包含第一半導體區塊106A和第二半導體區塊106B，第一和第二半導體區塊106A、106B被設置於半導體層106中的隔離結構110隔開。

半導體裝置100A還包含設置於第一半導體區塊106A上的主動元件114A1和114A2、以及設置於第二半導體區塊106B上的第二主動元件114B1。半導體裝置100A還包含設置於半導體層106之上的內連線結構。內連線結構包含複數個接觸件W、和依序排列於這些接觸件W之上的多層級的金屬導線C和導孔V，以提供各種不同路徑來電性連接單一區域(例如，第一半導體區塊106A)上、及或不同區域(例如，第一半導體區塊106A和第二半導體區塊106B)上之多個部件。

以下說明半導體裝置100A之內連線結構的配置以提供電連接路徑的一些細節。

在一些實施例中，主動元件114A1的一個源極/汲極區SD(例如，源極區)透過接觸件C1、第1層級金屬導線L1-1、及接觸件C2構成的路徑，電性連接至主動元件114A2的一個源極/汲極區SD(例如，汲極區)。主動元件114A1與主動元件114A2可操作為另一主動元件，例如反相器(inverter)。

在一些實施例中，主動元件114A1的源極/汲極區SD透過第一路徑電性連接至第二主動元件114B1的閘極結構G。第一路徑將來自主動元件114A1的源極/汲極區SD的訊號傳至第二主動元件114B1的閘極結構G，以開啟主動元件114B1。第一路徑依序包含接觸件C1、第1層級金屬導線L1-1、第1層級導孔V1-1、第X層級金屬導線/導孔LX/VX-1、第Y層級金屬導線LY-1、第X層級金屬導線/導孔LX/VX-2、第1層級導孔V1-3、第1層級金屬導線L1-3、以及接觸件C5。在此實施例中，第一路徑是在形成第Y層級金屬導線LY的步驟中形成。換言之，提供第一路徑之最高層級的金屬導線為第Y層級金屬導線LY。相似地，主動元件114A2的源極/汲極區SD也電性連接至第二主動元件114B1的閘極結構G，將兩者連接的路徑則是起始於接觸件C2而非接觸件C1。

在第1A圖所示的實施例中，第一半導體區塊106A透過第二路徑電性連接至第二半導體區塊106B。在本發明實施例中，第二路徑為放電路徑，用以平衡第一半導體區塊106A與二半導體區塊106B中的感應電荷差異，此部分後續將詳細說明。第二路徑依序包含接觸件C3、第1層級金屬導線L1-2、以及接觸件C4。在此實施例中，第二路徑是在形成第1層級金屬導線L1的步驟中形成。換言之，提供第二路徑之最高層級的金屬導線為第1層級金屬導線L1。在圖示實施例中，第1層級金屬導線L1-2與接觸件C3和接觸件C4接觸，且接觸件C3、C4分別接觸第一半導體區塊106A和第二半導體區塊106B的上表面(或是矽化物的上表面，如果有的話)。具體而言，接觸件C3、C4分別接觸第一半導體區塊106A和第二半導體區塊106B中的各自摻雜區113。在第1A圖所示的實施例中，與接觸件C3、C4接觸的摻雜區113並非是主動元件的一部份(例如源極/汲極區)。

形成用於金屬導線或導孔之溝槽或導孔洞的蝕刻製程(例如乾式蝕刻製程)、或是形成介電層的沉積製程(例如，電漿增強化學氣相沉積(PECVD)製程、或高密度電漿化學氣相沉積(HDP-CVD)製程)可能是基於電漿(plasma-based)製程。值得注意的是，在基於電漿製程期間，埋藏氧化層104的絕緣材料因高頻電漿會產生感應電荷。在半導體區塊中的電荷量與此區塊在上視圖中的面積成正相關(例如，半導體區塊面積越大，其中的感應電荷越多)，並且電荷量隨著基於電漿製程持續進行而增加。

在一些實施例中，從上視角度觀之，第一半導體區塊106A具有第一面積，第二半導體區塊106B具有第二面積。當第一面積大於第二面積時，在基於電漿製程期間，第一半導體區塊106A中的感應電荷會多於第二半導體區塊106B中的感應電荷。第一半導體區塊106A中的感應電荷會透過上述第一路徑流至第二半導體區塊106B上之主動元件114B1的閘極結構G的閘極介電層GD，從而增加電漿誘發損傷(plasma induced damage，PID)發生的可能性。

再者，電漿誘發損傷(PID)發生的可能性可能與閘極介電層的材料、厚度、或面積相關。舉例而言，第二主動元件114B1的閘極結構G的閘極介電層GD具有第三面積，並且當第一、第二和第三面積的相互關係滿足下列方程式時，主動元件114B1發生電漿誘發損傷(PID)的可能性將大幅增加；(第一面積-第二面積)/第三面積>200000。

在第1A圖所示的實施例中，第二路徑的形成(透過形成第1層級金屬導線L1)早於第一路徑的形成(透過形成第Y層級金屬導線LY)。再者，第一路徑終止於閘極結構G的閘極介電層GD，而第二路徑是終止於半導體層106上表面，所以第二路徑的整體電阻小於第一路徑的整體電阻。因此，在形成第二路徑(或在形成第1層級金屬導線L1)之後，且在形成第一路徑(或在形成第Y層級金屬導線LY)之前、期間、或之後的基於電漿製程中，半導體區塊106A與106B中之感應電荷的差異可以透過第二路徑達到平衡。因而降低了電漿誘發損傷(PID)發生的可能性，進而提升半導體裝置的製造良率。

請參考第1B圖，第1B圖是根據本發明的另一些實施例之半導體裝置100B的剖面示意圖，其中相同於前述第1A圖的實施例的部件係使用相同的標號並省略其說明。第1B圖所示之實施例與前述第1A圖之實施例的差別在於，將第一半導體區塊106A與第二半導體區塊106B連接的第二路徑包含第X層級金屬導線/導孔LX/VX。

在第1B圖所示的實施例中，第一半導體區塊106A透過第二路徑電性連接至第二半導體區塊106B。第二路徑依序包含接觸件C3、第1層級金屬導線L1-2、第1層級導孔V1-2、第X層級金屬導線/導孔LX/VX-3、第1層級導孔V1-4、第1層級金屬導線L1-4、以及接觸件C4。在此實施例中，第二路徑是在形成第X層級金屬導線LX的步驟中形成。換言之，提供第二路徑之最高層級的金屬導線為第X層級金屬導線LX。

在第1B圖所示的實施例中，第二路徑的形成(透過形成第X層級金屬導線LX)早於第一路徑的形成(透過形成第Y層級金屬導線LY)。再者，第二路徑的整體電阻小於第一路徑的整體電阻。因此，在形成第二路徑(或在形成第X層級金屬導線LX)之後，且在形成第一路徑(或在形成第Y層級金屬導線LY)之前、期間、或之後的基於電漿製程中，半導體區塊106A與106B中之感應電荷的差異可以透過第二路徑達到平衡。因而降低了電漿誘發損傷(PID)發生的可能性，進而提升半導體裝置的製造良率。

請參考第1C圖，第1C圖是根據本發明的另一些實施例之半導體裝置100C的剖面示意圖，其中相同於前述第1A圖的實施例的部件係使用相同的標號並省略其說明。第1C圖所示之實施例與前述第1A圖之實施例的差別在於，將第一半導體區塊106A與第二半導體區塊106B連接的第二路徑包含第Y層級金屬導線LY-2。

在第1C圖所示的實施例中，第Y層級金屬導線LY-1與LY-3是在第6C圖的剖面示意圖以外電性連接，其以虛線表示。主動元件114A1的源極/汲極區SD透過第一路徑(包含第Y層級金屬導線LY-1和LY-3)電性連接至第二主動元件114B1的閘極結構G。在第1C圖所示的實施例中，第一半導體區塊106A透過第二路徑電性連接至第二半導體區塊106B。第二路徑依序包含接觸件C3、第1層級金屬導線L1-2、第1層級導孔V1-2、第X層級金屬導線/導孔LX/VX-3、第Y層級金屬導線LY-2、第X層級金屬導線/導孔LX/VX-4、第1層級導孔V1-4、第1層級金屬導線L1-4、以及接觸件C4。在此實施例中，第二路徑是在形成第Y層級金屬導線LY的步驟中形成。換言之，提供第二路徑之最高層級的金屬導線為第Y層級金屬導線LY。

在第1C圖所示的實施例中，第二路徑與(透過形成第Y層級金屬導線LY)第一路徑(透過形成第Y層級金屬導線LY)是在同一層級金屬間介電層的形成步驟中形成。然而，由於第二路徑的整體電阻小於第一路徑的整體電阻，所以第二路徑可作為感應電荷的放電路徑。因此，在形成第一、第二路徑(或形成第Y層級金屬導線LY)期間、或之後的基於電漿製程中，半導體區塊106A與106B中之感應電荷的差異可以透過第二路徑達到平衡。因而降低了電漿誘發損傷(PID)發生的可能性，進而提升半導體裝置的製造良率。

在第1A-1C圖的實施例中，內連線結構提供或構成第一路徑的部分與內連線結提供或構成第二路徑的部分完全不相同。換言之，第一路徑與第二路徑沒有共用接觸件C且沒有共用金屬導線/導孔L/V。

請參考第2A-2C圖，第2A-2C圖是根據本發明的一些實施例之半導體裝置200A、200B、200C的剖面示意圖，其中相同於前述第1A圖的實施例的部件係使用相同的標號並省略其說明。第2A-2C圖所示之實施例與前述第1A圖之實施例的差別在於，在第2A-2C圖的實施例中，第一路徑與第二路徑有共用一些接觸件C及/或一些金屬導線/導孔L/V。

在第2A-2C圖所示的實施例中，主動元件114A1(或主動元件114A2)的源極/汲極區SD透過與第1A圖所述相同的第一路徑電性連接至第二主動元件114B1的閘極結構G。再者，第一半導體區塊106A透過第二路徑電性連接至第二半導體區塊106B。在第2A-2C圖所示的實施例中，並未形成前面關於第1A圖所述之第一半導體區塊106A中的摻雜區113。第二路徑起始於主動元件114A1(或主動元件114A2)的源極/汲極區SD，並且終止於第二半導體區塊106B中的摻雜區113。具體而言，第一路徑和第二路徑兩者皆包含接觸件C1，接觸件C1接觸該主動元件114A1的源極/汲極區SD。如第2A-2C圖所示，第二路徑包含與第一路徑共用之內連線結構的一些部分，並且包含未與第一路徑共用之內連線結構的一些部分。

例如，在第2A圖所示的實施例中，與第一路徑共用之第二路徑的部分依序包含接觸件C1(或接觸件C2)、第1層級金屬導線L1-1、第X層級金屬導線/導孔LX/VX-1、第Y層級金屬導線LY-1、第X層級金屬導線/導孔LX/VX-2、第1層級導孔V1-3、以及第1層級金屬導線L1-3。未與第一路徑共用之第二路徑的部分包含接觸件C4。

例如，在第2B圖所示的實施例中，與第一路徑共用之第二路徑的部分依序包含接觸件C1(或接觸件C2)、第1層級金屬導線L1-1、第X層級金屬導線/導孔LX/VX-1、第Y層級金屬導線LY-1、以及第X層級金屬導線/導孔中之較上部分(較高層級)LX/VX-U。未與第一路徑共用之第二路徑的部分依序包含第X層級金屬導線/導孔中之較下部分(較低層級)LX/VX-L、第1層級導孔V1-4、第1層級金屬導線L1-4、以及接觸件C4。在特定實施例中，當第X層級金屬導線為單層結構(X=1)時，第一路徑與第二路徑共用第X層級金屬導線/導孔LX/VX。

例如，在第2C圖所示的實施例中，與第一路徑共用之第二路徑的部分依序包含接觸件C1(或接觸件C2)、第1層級金屬導線L1-1、第X層級金屬導線/導孔LX/VX-1、第Y層級金屬導線LY-1。未與第一路徑共用之第二路徑的部分依序包含第X層級金屬導線/導孔LX/VX-3、第1層級導孔V1-4、第1層級金屬導線L1-4、以及接觸件C4。

在第2A-2C圖所示的實施例中，第二路徑與(透過形成第Y層級金屬導線LY)第一路徑(透過形成第Y層級金屬導線LY)是在同一層級金屬間介電層的形成步驟中形成。然而，由於第二路徑的整體電阻小於第一路徑的整體電阻，所以第二路徑可作為感應電荷的放電路徑。因此，在形成第一、第二路徑(或形成第Y層級金屬導線LY)期間、或之後的基於電漿製程中，半導體區塊106A與106B中之感應電荷的差異可以透過第二路徑達到平衡。因而降低了電漿誘發損傷(PID)發生的可能性，進而提升半導體裝置的製造良率。

第3A和3B圖是根據本發明的一些實施例之半導體裝置300A和300B的上視示意圖，其中相同於前述第1A圖的實施例的部件係使用相同的標號並省略其說明。第3A和3B圖所示之實施例與前述第1A圖之實施例的差別在於，第3A和3B圖中的半導體裝置300A和300B還包含複數個第三半導體區塊106C、以及分別設置於這些第三半導體區塊106C上的複數個第三主動元件114C1。

在3A和3B圖所示的實施例中，透過前面關於第1A圖所述的製程在半導體層106中、或穿過半導體層106形成隔離結構110，並且隔離結構110將半導體層106分隔出第一半導體區塊106A、第二半導體區塊106B、以及複數個第三半導體區塊106C。在這些半導體區塊106A、106B、106C上各自形成一或多個主動元件。在一些實施例中，半導體區塊106C上的主動元件114C1及其形成方法可相同或相似於第1A圖所示的主動元件。接著，半導體層106之上形成內連線結構(未顯示於第3A 和3B圖)，以製得半導體裝置300A。

內連線結構(未顯示於第3A和3B圖)提供不同區域中之多個部件的電連接路徑，並且這些路徑以實線表示。

在一些實施例中，多個第三半導體區塊106C上的多個主動元件114C1的各自源極/汲極區SD與第一半導體區塊106A上的主動元件114A1的源極/汲極區SD透過內連線結構所提供的路徑P彼此電性連接。在一些實施例中，路徑P未連接至主動元件114C1和主動元件114A1中之任一者的閘極結構G。再者，第一半導體區塊106上的主動元件114A2的源極/汲極區SD透過第一路徑P1電性連接至第二主動元件114B1的閘極結構G，其中第一路徑P1可以是前面關於第1A圖所述的第一路徑。第一路徑P1將來自主動元件114A1的源極/汲極區SD的訊號傳至第二主動元件114B1的閘極結構G，以開啟主動元件114B1。

請參考第3A圖，第一半導體區塊106A透過第二路徑P2電性連接至第二半導體區塊106B，其中第二路徑P2與可以是前面關於第1A-1C圖所述的第二路徑。請參考第3B圖，第一半導體區塊106A透過第二路徑P2電性連接至第二半導體區塊106B，其中第二路徑P2可以是前面關於第2A-2C圖所述的第二路徑。在本發明實施例中，第二路徑P2為放電路徑，用以平衡第一半導體區塊106A、二半導體區塊106B、與第三半導體區塊106C中的感應電荷差異。

儘管第3A和3B圖的上視示意圖顯示第一半導體區塊106A的面積大於第二半導體區塊106B的面積和第三半導體區塊106C的面積，但這些半導體區塊106A、106B、106C的面積可不限於圖中所例示的面積，例如，第一半導體區塊106A的面積和第三半導體區塊106C的面積可小於第二半導體區塊106B的面積。

在一些實施例中，從上視角度觀之，第一半導體區塊106A和這些第三半導體區塊106C的面積總和為第一面積，第二半導體區塊106B具有第二面積。當第一面積大於第二面積時，在基於電漿製程期間，第一半導體區塊106A和這些第三半導體區塊106C中之加總的感應電荷會多於第二半導體區塊106B中的感應電荷。因此，第一半導體區塊106A和這些第三半導體區塊106C中之加總的感應電荷會透過路徑P和第一路徑P1流至第二半導體區塊106B上之主動元件114B1的閘極結構G的閘極介電層GD，從而增加電漿誘發損傷(PID)發生的可能性。

此外，第二主動元件114B1的閘極結構G的閘極介電層GD具有第三面積，並且當第一、第二和第三面積的相互關係滿足下列方程式時，主動元件114B1發生電漿誘發損傷(PID)的可能性將大幅增加：(第一面積-第二面積)/第三面積>200000。

在圖示實施例中，透過形成第二路徑將第一半導體區塊106A電性連接至第二半導體區塊106B的上表面，以平衡第一半導體區塊106A、第二半導體區塊106B、與第三半導體區塊106C中的感應電荷差異。因此，降低了電漿誘發損傷(PID)發生的可能性，進而提升半導體裝置的製造良率。

綜上所述，在本發明實施例中，因基於電漿製程而形成於不同半導體區塊中的感應電荷可以透過內連線結構提供的放電路徑達到平衡，從而降低電漿誘發損傷(PID)的可能性。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

100A‧‧‧半導體裝置