CN111092086B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN111092086B
CN111092086B CN201811242771.6A CN201811242771A CN111092086B CN 111092086 B CN111092086 B CN 111092086B CN 201811242771 A CN201811242771 A CN 201811242771A CN 111092086 B CN111092086 B CN 111092086B
Authority
CN
China
Prior art keywords
semiconductor
path
block
contact
semiconductor block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811242771.6A
Other languages
English (en)
Other versions
CN111092086A (zh
Inventor
许家铭
刘旭正
陈佳麟
李建兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201811242771.6A priority Critical patent/CN111092086B/zh
Publication of CN111092086A publication Critical patent/CN111092086A/zh
Application granted granted Critical
Publication of CN111092086B publication Critical patent/CN111092086B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种半导体装置及其制造方法，装置包含绝缘体上覆硅基底、第一和第二主动元件、以及内连线结构。绝缘体上覆硅基底包含半导体层，半导体层包含被隔离结构隔开的第一和第二半导体区块。第一和第二主动元件分别设置于第一和第二半导体区块上。第一主动元件的源极/漏极区通过内连线结构提供的第一路径电连接至第二主动元件的栅极结构。第一半导体区块通过内连线结构提供的第二路径电连接至第二半导体区块。第二路径包含接触件，接触件接触第二半导体区块的上表面。

Description

半导体装置及其制造方法
技术领域
本发明是有关于半导体装置，且特别是有关于采用绝缘体上覆硅基底的半导体装置及其制造方法。
背景技术
半导体装置用于各种电子应用，例如个人电脑、手机、数位相机、和其他电子装置。通常，通过在半导体基底上依序沉积绝缘层或介电层、导电层材料、和半导体层材料，然后通过使用光微影工艺将各种不同材料层图案化，来制造半导体装置。因此，电路装置和组件形成于半导体基底上。
使用绝缘体上覆硅(silicon on insulator，SOI)基底的半导体装置具有各种潜在优点，例如快速操作、低功率损耗、高崩溃电压、抗闩锁性(latch-up immumity)、简化的制造流程、以及小尺寸等。虽然现今的绝缘体上覆硅(SOI)基底技术已大致符合需求，但并非在各方面皆令人满意。
发明内容
本发明的一些实施例提供半导体装置，此半导体装置包含绝缘体上覆硅(SOI)基底、第一主动元件和第二主动元件、以及内连线结构。绝缘体上覆硅基底包含半导体基底、半导体层、和设置于半导体基底与半导体层之间的埋藏氧化层。半导体层包含第一半导体区块和第二半导体区块，第一和第二半导体区块被设置于半导体层中的隔离结构隔开。第一主动元件和第二主动元件分别设置于第一半导体区块和第二半导体区块上。内连线结构设置于半导体层之上。内连线结构包含多个接触件、和依序排列于这些接触件之上的多层级的金属导线，以提供第一路径和第二路径。第一主动元件的源极/漏极区通过第一路径电连接至第二主动元件的栅极结构。第一半导体区块通过第二路径电连接至第二半导体区块。第二路径包含这些接触件的第一接触件，第一接触件接触第二半导体区块的上表面。
本发明的一些实施例提供半导体装置的制造方法，此方法包含提供绝缘体上覆硅基底，缘体上覆硅基底包含半导体基底、半导体层、和设置于半导体基底与半导体层之间的埋藏氧化层；在半导体层中形成隔离结构，使得半导体层被隔离结构分隔出第一半导体区块和第二半导体区块；在第一半导体区块和第二半导体区块上分别形成第一主动元件和第二主动元件；以及在半导体层之上形成内连线结构。内连线结构包含多个接触件、和依序排列于这些接触件之上的多层级的金属导线，以提供第一路径和第二路径。第一主动元件的源极/漏极区通过第一路径电连接至第二主动元件的栅极结构。第一半导体区块通过第二路径电连接至第二半导体区块。第二路径包含这些接触件的第一接触件，第一接触件接触第二半导体区块的上表面。
为让本发明的特征和优点能更明显易懂，下文特举出一些实施例，并配合所附图式，作详细说明如下。
附图说明
藉由以下详细描述和范例配合所附图式，可以更加理解本发明实施例。为了使图式清楚显示，图式中各个不同的元件可能未依照比例绘制，其中：
图1A-图1C是根据本发明的一些实施例的半导体装置的剖面示意图；
图2A-图2C是根据本发明的另一些实施例的半导体装置的剖面示意图；
图3A是根据本发明的一些实施例的半导体装置的上视示意图；
图3B是根据本发明的另一些实施例的半导体装置的上视示意图。
附图标记说明
100A、100B、100C、200A、200B、200C、300A、300B～半导体装置；
102～半导体基底；
104～埋藏氧化层；
106～半导体层；
106A～第一半导体区块；
106B～第二半导体区块；
106C～第三半导体区块；
108～绝缘体上覆硅基底；
110～隔离结构；
112～井区；
113～掺杂区；
114A1、114A2、114B1、114C1～主动元件；
116～层间介电层；
120-1～第1层级金属间介电层；
120-X～第X层级金属间介电层；
120-Y～第Y层级金属间介电层；
C1、C2、C3、C4、C5～接触件；
G～栅极结构；
GD～栅极介电层；
GE～栅极电极；
L1-1、L1-2、L1-3、L1-4～第1层级金属导线；
LX/VX-1、LX/VX-2、LX/VX-3、LX/VX-4～第X层级金属导线/引线孔；
LX/VX-U～第X层级金属导线/引线孔中的较上部分；
LX/VX-L、LX/VX-K～第X层级金属导线/引线孔中的较下部分；
LY-1、LY-2、LY-3～第Y层级金属导线；
P～路径；
P1～第一路径；
P2～第二路径；
SD～源极/漏极区；
V～引线孔；
V1、V1-1、V1-2、V1-3、V1-4～第1层级引线孔。
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。
本发明实施例是有关于半导体装置，特别是采用绝缘体上覆硅(insulator-on-silicon，SOI)基底的半导体装置，及其制造方法。在本发明实施例中，因基于电浆(plasma-based)工艺而形成于不同半导体区块中的感应电荷可以通过内连线结构提供的放电路径达到平衡，从而降低电浆诱发损伤(plasma induced damage，PID)的可能性。
请参考图1A，图1A是根据本发明的一些实施例的半导体装置100A的剖面示意图。首先，提供绝缘体上覆硅(silicon on insulator，SOI)基底108。在一些实施例中，绝缘体上覆硅基底108包含半导体基底102、形成于半导体基底102之上的埋藏氧化(buriedoxide，BOX)层104、以及形成于埋藏氧化层104之上的半导体层106。在一些实施例中，可通过植氧分离(separation by implantation of oxygen，SIMOX)技术、晶圆接合(bonding)工艺、外延层转移工艺(epitaxial layer transfer process)、或其他适合的工艺，形成绝缘体上覆硅基底108。
在一些实施例中，半导体基底102可以是硅(Si)基底。在其他一些实施例中，半导体基底102可以包含元素半导体，例如锗(Ge)；化合物半导体，例如GaN、SiC、GaAs、GaP、InP、InAs、及/或InSb；及/或合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。在一些实施例中，半导体基底102可以是掺杂的(例如，以p型或n型掺杂物进行掺杂)或未掺杂的。
在一些实施例中，埋藏氧化层104可以包含或者是氧化硅。在一些实施例中，埋藏氧化层104可具有厚度范围在约0.3微米(μm)至约5微米。在一些实施例中，半导体层106可以包含或者是通过外延成长所形成的硅(Si)。在一些实施例中，半导体层106可以是掺杂的(例如，以p型或n型掺杂物进行掺杂)，例如，在形成半导体层106的外延成长工艺期间，可原位(in-situ)掺杂半导体层106。在一些实施例中，半导体层106的导电型态为p型。半导体层106也可称作主动(active)层，用以形成主动元件、或电路装置于其上、及/或其中。在一些实施例中，半导体层106可具有在约1微米至约15微米的厚度范围。
接着，在半导体层106中或穿过半导体层106形成隔离结构110，并且隔离结构110将半导体层106分隔出第一半导体区块106A和第二半导体区块106B。隔离结构110从半导体层106上表面向下延伸至并且接触埋藏氧化层104上表面。第一半导体区块106A和第二半导体区块106B是被隔离结构110和埋藏氧化层104围绕的封闭区域，从而将第一半导体区块106A与第二半导体区块106B电隔离。隔离结构110也可称作深沟槽隔离(deep trenchisolation，DTI)结构。
在一些实施例中，隔离结构110的材料可以包含或者是绝缘材料，例如氧化物(例如氧化硅)、氮化物(例如氮化硅)、类似材料、或前述的组合。隔离结构110的形成可通过对半导体层106执行图案化工艺(包含光微影技术(photolithography)和蚀刻工艺)，以形成穿过半导体层106且暴露出埋藏氧化层104的沟槽。之后，在半导体层106的上沉积一或多个绝缘材料且填充沟槽。在一些实施例中，形成绝缘材料的沉积工艺可以是化学气相沉积(chemical vapor deposition，CVD)，例如，电浆增强化学气相沉积(plasma enhancedCVD，PECVD)、高密度电浆化学气相沉积(high density plasma CVD，HDP-CVD)、或原子层沉积(atomic layer deposition，ALD)。接着，对绝缘材料执行平坦化工艺(例如化学机械研磨(chemical mechanical polishing，CMP)移除半导体层106上表面上方的绝缘材料，使隔离结构110上表面与半导体层106上表面齐平。
图1A的实施例显示隔离结构110定义出两个隔开的半导体区块106A、106B。在其他一些实施例中，隔离结构110可定义出两个以上彼此隔开的半导体区块，例如，图3A和图3B显示了多个隔开的半导体区块。
可选择地(optionally)，通过植入(implantation)工艺在第一半导体区块106A和第二半导体区块106B中形成一或多个井区及/或掺杂区。
在一些实施例中，可在第一半导体区块106A中形成相邻于第一半导体区块106A上表面的井区112。在一些实施例中，井区112的导电型态为n型。
在一些实施例中，在第一半导体区块106A中形成相邻于第一半导体区块106A上表面的掺杂区113，且在第二半导体区块106B中形成相邻于第二半导体区块106B上表面的掺杂区113。掺杂区113的导电型态可以是n型或p型。掺杂区113有助于降低后续形成于其上的接触件(contact)的接触电阻(contact resistance，Rc)。
在可选地形成井区及/或掺杂区之后，在半导体区块106A、106B上、及/或半导体区块106A、106B中各自形成一或多个主动元件。举例而言，在第一半导体区块106A上形成主动元件114A1和114A2。举例而言，在第二半导体区块106B上形成第二主动元件114B1。
在一些实施例中，主动元件114A1形成于第一半导体区块106A内的井区112上，而主动元件114A2形成于井区112外的第一半导体区块106A的其他区域上。在一些实施例中，主动元件114A1、114A2各自包含栅极结构G、以及一对源极/漏极区SD。在一些实施例中，栅极结构G形成于第一半导体区块106A上表面之上，并且包含栅极介电层GD、和位于栅极介电层GD上的栅极电极GE。源极/漏极区SD位于第一半导体区块106A中且在栅极结构G两侧。在一实施例中，主动元件114A1为p型通道场效晶体管(p-type channel field effecttransistor，p-channel FET)，而主动元件114A2为n型通道场效晶体管(n-channel FET)。在一些实施例中，可通过后续形成的内连线结构将主动元件114A1与114A2电连接，以操作为另一主动元件，例如反相器(inverter)。
相似地，形成于第二半导体区块106B中的主动元件114B1包含栅极结构G、和一对源极/漏极区SD。栅极结构G形成于第二半导体区块106B的上表面之上，并且包含栅极介电层GD、和位于栅极介电层GD上的栅极电极GE。源极/漏极区SD位于第二半导体区块106B中且在栅极结构G两侧。
在图示实施例中，主动元件为平面型场效晶体管(plannar FET)。在其他一些实施例中，主动元件可以是互补式金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)场效晶体管、鳍式场效晶体管(FinFET)、双极性晶体管(bipolarjunction transistor，BJT)、薄膜晶体管(Thin-Film Transistor，TFT)、或类似主动元件。再者，在一个半导体区块中可形成一或多个主动元件，并且可通过后续形成的内连线结构将他们电连接，以操作为各种不同的主动元件，例如逻辑电路(例如，“反”栅、“与”门、“或”栅等)。此外，在此所述的主动元件至少包含栅极结构(或称作栅)，其配置以开关主动元件。可通过施加外加电压于栅极结构，以流送或阻断电流通过源极/漏极区之间的通道。
在一些实施例中，主动元件114A1、114A2、114B1的形成可通过依序在半导体层106上表面之上形成介电层和导电材料层。介电层可以包含或者是氧化硅(SiO2)、氮化硅(SiN)、高介电常数(high-k)介电材料、前述的组合、前述的多层、或类似材料，并且可通过化学气相沉积(CVD)、热氧化、类似工艺、或前述的组合沉积介电层。导电材料层可以包含或者是掺杂或未掺杂的多晶硅(polysilicon)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钴(W)、钼(Mo)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、或类似导电材料，并且可通过化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、炉管内热成长、类似工艺、或前述的组合沉积导电材料层。然后，对介电层和导电材料层执行图案化工艺(包含光微影技术和蚀刻工艺)，以分别形成栅极介电层GD和栅极电极GE。接着，通过植入工艺在栅极结构G两侧形成一对源极/漏极区SD于半导体层106中。在一些实施例中，主动元件114A1的源极/漏极区SD的导电型态可以是p型，而主动元件114A2和主动元件114B1的各自源极/漏极区SD的导电型态可以是n型。
可选地(optionally)，形成硅化物(silicide)(未显示)于主动元件114A1、114A2、114B1的各自栅极电极GE和各自源极/漏极区SD上、以及于掺杂区113上。硅化物可用以降低后续形成于其上的接触件的接触电阻。在一些实施例中，硅化物可包含或者是WSi、NiSi、TiSi或CoSi，并且可通过沉积工艺、退火工艺和图案化工艺形成硅化物。
在半导体层106的上表面之上形成层间介电(inter-layer dielectric，ILD)层116，以覆盖主动元件114A1、114A2、114B1。在一些实施例中，层间介电层116可包含或者是磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、类似材料、前述的多层或前述的组合，并且可通过化学气相沉积(CVD)，例如电浆增强化学气相沉积(PECVD)，形成层间介电层116。
在层间介电层116中、或穿过层间介电层116形成多个接触件C。这些接触件C为内连线结构的一部分，以电连接下方的主动元件和掺杂区。在图1A所示的实施例中，这些接触件C包含接触主动元件114A1的源极/漏极区SD的接触件C1、接触主动元件114A2的源极/漏极区SD的接触件C2、接触第一半导体区块106A中的掺杂区113的接触件C3、接触第二半导体区块106B中的掺杂区113的接触件C4、以及接触主动元件114B1的栅极结构G的接触件C5。
为了图式简洁，图1A仅显示了五个接触件C。在其他一些实施例中，可形成大于五个接触件于层间介电层116中。例如，可以在主动元件114A1的栅极结构G和另一源极/漏极区SD上形成接触件；在主动元件114A2的栅极结构G和另一源极/漏极区SD上形成接触件；及/或在主动元件114B1的一对源极/漏极区SD上形成接触件。
在一些实施例中，接触件C可以包含或者是导电材料，例如；钨(W)、镍(Ni)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、类似材料、前述的多层、或前述的组合，并且可通过图案化工艺(包含光微影工艺和蚀刻工艺)、沉积工艺、以及平坦化工艺形成接触件。举例而言，对层间介电层116执行图案化工艺以形成穿过层间介电层多个开口(未显示)，沉积导电材料于层间介电层之上且填入这些开口，之后对导电材料执行平坦化工艺(例如，化学机械研磨(CMP))形成接触件C。
在层间介电层116上表面之上形成多层级(layered-level)的金属间介电(inter-metal dielectric，IMD)层120。在图示实施例中，多层级的金属间介电层120包含第1层级金属间介电层120-1、第X层级金属间介电层120-X、以及第Y层级金属间介电层120-Y，他们依序堆迭于层间介电层116上表面之上，其中X、Y为大于1的正整数，且Y大于X。在图示实施例中，第X层级金属间介电层120-X的厚度绘示为比第1层级和第Y层级金属间介电层120-1、120-Y厚，以表示第X层级金属间介电层120-X可以是单一层级结构或多层级结构。在其他一些实施例中，可不形成第X层级金属间介电层120-X。此外，尽管未绘示，在第Y层级金属间介电层120-Y之上，可形成额外的金属间介电层。
在各层级的金属间介电层120中形成金属导线(metal line)L、和引线孔(via)V。这些金属导线L和引线孔V为内连线结构的一部分，并且金属导线L、引线孔V与接触件C的组合所形成的内连线结构可提供单一区域(例如第一半导体区块106A)上的多个部件(例如，主动元件114A1与114A2)之间、及/或不同区域(第一半导体区块106A与第二半导体区块106B)上的多个部件(例如，主动元件114A1、114A2与主动元件114B1)之间的电连接路径。
在一些实施例中，金属间介电层120可包含或者是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、低介电常数(low-k)介电材料、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、旋涂玻璃(spin-on-glass，SOG)、氢硅盐酸(hydrogen silsesquioxane，HSQ)、类似材料、前述的多层、或前述的组合，并且可通过化学气相沉积(CVD)，例如电浆增强化学气相沉积(PECVD)或高密度电浆增强化学气相沉积(HDP-CVD)、或旋转涂布(spin-on coating)，形成金属间介电层120的各个层级。
在形成每一层级的金属间介电层120之后，在每一层级的金属间介电层120中形成金属导线L和引线孔V。举例而言，在第1层级金属间介电层120-1中形成第1层级金属导线L1、以及其上的第1层级引线孔V1；在第X层级金属间介电层120-X中形成第X层级金属导线LX、以及其上的第X层级引线孔VX；以及在第Y层级金属间介电层120-Y中形成第Y层级金属导线LY。第X层级金属导线LX和引线孔VX也可以是单一层级结构或多层级结构，以对应设置于第X层级金属间介电层120-X中，并且在此以实线表示第X层级金属导线/引线孔VX/LX。此外，为了图式简洁，并未绘示第Y层级引线孔。在一些实施例中，金属导线L和引线孔V可以包含或者是导电材料，例如钨(W)、镍(Ni)、钛(Ti)、钽(Ta)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、类似材料、前述的合金、前述的多层、或前述的组合，并且可通过单镶嵌(singledamascene)或双镶嵌(dual damascene)工艺，其包含蚀刻工艺(例如干式蚀刻工艺)和沉积工艺(例如溅镀(sputtering)或镀制(plating))，形成金属导线L和引线孔V。
在形成金属间介电层120、和包含金属导线V和引线孔L的内连线结构之后，制得半导体装置100A。
在图1A所示的实施例中，半导体装置100A包含绝缘体上覆硅基底108。绝缘体上覆硅基底108包含半导体基底102、半导体层106、和设置于半导体基底102与半导体层106之间的埋藏氧化层104。半导体层106包含第一半导体区块106A和第二半导体区块106B，第一和第二半导体区块106A、106B被设置于半导体层106中的隔离结构110隔开。
半导体装置100A还包含设置于第一半导体区块106A上的主动元件114A1和114A2、以及设置于第二半导体区块106B上的第二主动元件114B1。半导体装置100A还包含设置于半导体层106之上的内连线结构。内连线结构包含多个接触件C、和依序排列于这些接触件C之上的多层级的金属导线L和引线孔V，以提供各种不同路径来电连接单一区域(例如，第一半导体区块106A)上、及或不同区域(例如，第一半导体区块106A和第二半导体区块106B)上的多个部件。
以下说明半导体装置100A的内连线结构的配置以提供电连接路径的一些细节。
在一些实施例中，主动元件114A1的一个源极/漏极区SD(例如，源极区)通过接触件C1、第1层级金属导线L1-1、及接触件C2构成的路径，电连接至主动元件114A2的一个源极/漏极区SD(例如，漏极区)。主动元件114A1与主动元件114A2可操作为另一主动元件，例如反相器(inverter)。
在一些实施例中，主动元件114A1的源极/漏极区SD通过第一路径电连接至第二主动元件114B1的栅极结构G。第一路径将来自主动元件114A1的源极/漏极区SD的讯号传至第二主动元件114B1的栅极结构G，以开启主动元件114B1。第一路径依序包含接触件C1、第1层级金属导线L1-1、第1层级引线孔V1-1、第X层级金属导线/引线孔LX/VX-1、第Y层级金属导线LY-1、第X层级金属导线/引线孔LX/VX-2、第1层级引线孔V1-3、第1层级金属导线L1-3、以及接触件C5。在此实施例中，第一路径是在形成第Y层级金属导线LY的步骤中形成。换言之，提供第一路径的最高层级的金属导线为第Y层级金属导线LY。相似地，主动元件114A2的源极/漏极区SD也电连接至第二主动元件114B1的栅极结构G，将两者连接的路径则是起始于接触件C2而非接触件C1。
在图1A所示的实施例中，第一半导体区块106A通过第二路径电连接至第二半导体区块106B。在本发明实施例中，第二路径为放电路径，用以平衡第一半导体区块106A与二半导体区块106B中的感应电荷差异，此部分后续将详细说明。第二路径依序包含接触件C3、第1层级金属导线L1-2、以及接触件C4。在此实施例中，第二路径是在形成第1层级金属导线L1的步骤中形成。换言之，提供第二路径的最高层级的金属导线为第1层级金属导线L1。在图示实施例中，第1层级金属导线L1-2与接触件C3和接触件C4接触，且接触件C3、C4分别接触第一半导体区块106A和第二半导体区块106B的上表面(或是硅化物的上表面，如果有的话)。具体而言，接触件C3、C4分别接触第一半导体区块106A和第二半导体区块106B中的各自掺杂区113。在图1A所示的实施例中，与接触件C3、C4接触的掺杂区113并非是主动元件的一部份(例如源极/漏极区)。
形成用于金属导线或引线孔的沟槽或引线孔洞的蚀刻工艺(例如干式蚀刻工艺)、或是形成介电层的沉积工艺(例如，电浆增强化学气相沉积(PECVD)工艺、或高密度电浆化学气相沉积(HDP-CVD)工艺)可能是基于电浆(plasma-based)工艺。值得注意的是，在基于电浆工艺期间，埋藏氧化层104的绝缘材料因高频电浆会产生感应电荷。在半导体区块中的电荷量与此区块在上视图中的面积成正相关(例如，半导体区块面积越大，其中的感应电荷越多)，并且电荷量随着基于电浆工艺持续进行而增加。
在一些实施例中，从上视角度观之，第一半导体区块106A具有第一面积，第二半导体区块106B具有第二面积。当第一面积大于第二面积时，在基于电浆工艺期间，第一半导体区块106A中的感应电荷会多于第二半导体区块106B中的感应电荷。第一半导体区块106A中的感应电荷会通过上述第一路径流至第二半导体区块106B上的主动元件114B1的栅极结构G的栅极介电层GD，从而增加电浆诱发损伤(plasma induced damage，PID)发生的可能性。
再者，电浆诱发损伤(PID)发生的可能性可能与栅极介电层的材料、厚度、或面积相关。举例而言，第二主动元件114B1的栅极结构G的栅极介电层GD具有第三面积，并且当第一、第二和第三面积的相互关系满足下列方程式时，主动元件114B1发生电浆诱发损伤(PID)的可能性将大幅增加；
(第一面积-第二面积)/第三面积>200000。
在图1A所示的实施例中，第二路径的形成(通过形成第1层级金属导线L1)早于第一路径的形成(通过形成第Y层级金属导线LY)。再者，第一路径终止于栅极结构G的栅极介电层GD，而第二路径是终止于半导体层106上表面，所以第二路径的整体电阻小于第一路径的整体电阻。因此，在形成第二路径(或在形成第1层级金属导线L1)之后，且在形成第一路径(或在形成第Y层级金属导线LY)之前、期间、或之后的基于电浆工艺中，半导体区块106A与106B中的感应电荷的差异可以通过第二路径达到平衡。因而降低了电浆诱发损伤(PID)发生的可能性，进而提升半导体装置的制造良率。
请参考图1B，图1B是根据本发明的另一些实施例的半导体装置100B的剖面示意图，其中相同于前述图1A的实施例的部件使用相同的标号并省略其说明。图1B所示的实施例与前述图1A的实施例的差别在于，将第一半导体区块106A与第二半导体区块106B连接的第二路径包含第X层级金属导线/引线孔LX/VX。
在图1B所示的实施例中，第一半导体区块106A通过第二路径电连接至第二半导体区块106B。第二路径依序包含接触件C3、第1层级金属导线L1-2、第1层级引线孔V1-2、第X层级金属导线/引线孔LX/VX-3、第1层级引线孔V1-4、第1层级金属导线L1-4、以及接触件C4。在此实施例中，第二路径是在形成第X层级金属导线LX的步骤中形成。换言之，提供第二路径的最高层级的金属导线为第X层级金属导线LX。
在图1B所示的实施例中，第二路径的形成(通过形成第X层级金属导线LX)早于第一路径的形成(通过形成第Y层级金属导线LY)。再者，第二路径的整体电阻小于第一路径的整体电阻。因此，在形成第二路径(或在形成第X层级金属导线LX)之后，且在形成第一路径(或在形成第Y层级金属导线LY)之前、期间、或之后的基于电浆工艺中，半导体区块106A与106B中的感应电荷的差异可以通过第二路径达到平衡。因而降低了电浆诱发损伤(PID)发生的可能性，进而提升半导体装置的制造良率。
请参考图1C，图1C是根据本发明的另一些实施例的半导体装置100C的剖面示意图，其中相同于前述图1A的实施例的部件使用相同的标号并省略其说明。图1C所示的实施例与前述图1A的实施例的差别在于，将第一半导体区块106A与第二半导体区块106B连接的第二路径包含第Y层级金属导线LY-2。
在图1C所示的实施例中，第Y层级金属导线LY-1与LY-3是在图1C的剖面示意图以外电连接，其以虚线表示。主动元件114A1的源极/漏极区SD通过第一路径(包含第Y层级金属导线LY-1和LY-3)电连接至第二主动元件114B1的栅极结构G。在图1C所示的实施例中，第一半导体区块106A通过第二路径电连接至第二半导体区块106B。第二路径依序包含接触件C3、第1层级金属导线L1-2、第1层级引线孔V1-2、第X层级金属导线/引线孔LX/VX-3、第Y层级金属导线LY-2、第X层级金属导线/引线孔LX/VX-4、第1层级引线孔V1-4、第1层级金属导线L1-4、以及接触件C4。在此实施例中，第二路径是在形成第Y层级金属导线LY的步骤中形成。换言之，提供第二路径的最高层级的金属导线为第Y层级金属导线LY。
在图1C所示的实施例中，第二路径与(通过形成第Y层级金属导线LY)第一路径(通过形成第Y层级金属导线LY)是在同一层级金属间介电层的形成步骤中形成。然而，由于第二路径的整体电阻小于第一路径的整体电阻，所以第二路径可作为感应电荷的放电路径。因此，在形成第一、第二路径(或形成第Y层级金属导线LY)期间、或之后的基于电浆工艺中，半导体区块106A与106B中的感应电荷的差异可以通过第二路径达到平衡。因而降低了电浆诱发损伤(PID)发生的可能性，进而提升半导体装置的制造良率。
在图1A-图1C的实施例中，内连线结构提供或构成第一路径的部分与内连线结提供或构成第二路径的部分完全不相同。换言之，第一路径与第二路径没有共用接触件C且没有共用金属导线/引线孔L/V。
请参考图2A-图2C，图2A-图2C是根据本发明的一些实施例的半导体装置200A、200B、200C的剖面示意图，其中相同于前述图1A的实施例的部件使用相同的标号并省略其说明。图2A-图2C所示的实施例与前述图1A的实施例的差别在于，在图2A-图2C的实施例中，第一路径与第二路径有共用一些接触件C及/或一些金属导线/引线孔L/V。
在图2A-图2C所示的实施例中，主动元件114A1(或主动元件114A2)的源极/漏极区SD通过与图1A所述相同的第一路径电连接至第二主动元件114B1的栅极结构G。再者，第一半导体区块106A通过第二路径电连接至第二半导体区块106B。在图2A-图2C所示的实施例中，并未形成前面关于图1A所述的第一半导体区块106A中的掺杂区113。第二路径起始于主动元件114A1(或主动元件114A2)的源极/漏极区SD，并且终止于第二半导体区块106B中的掺杂区113。具体而言，第一路径和第二路径两者皆包含接触件C1，接触件C1接触该主动元件114A1的源极/漏极区SD。如图2A-图2C所示，第二路径包含与第一路径共用的内连线结构的一些部分，并且包含未与第一路径共用的内连线结构的一些部分。
例如，在图2A所示的实施例中，与第一路径共用的第二路径的部分依序包含接触件C1(或接触件C2)、第1层级金属导线L1-1、第X层级金属导线/引线孔LX/VX-1、第Y层级金属导线LY-1、第X层级金属导线/引线孔LX/VX-2、第1层级引线孔V1-3、以及第1层级金属导线L1-3。未与第一路径共用的第二路径的部分包含接触件C4。
例如，在图2B所示的实施例中，与第一路径共用的第二路径的部分依序包含接触件C1(或接触件C2)、第1层级金属导线L1-1、第X层级金属导线/引线孔LX/VX-1、第Y层级金属导线LY-1、以及第X层级金属导线/引线孔中的较上部分(较高层级)LX/VX-U。未与第一路径共用的第二路径的部分依序包含第X层级金属导线/引线孔中的较下部分(较低层级)LX/VX-L、第1层级引线孔V1-4、第1层级金属导线L1-4、以及接触件C4。在特定实施例中，当第X层级金属导线为单层结构(X＝1)时，第一路径与第二路径共用第X层级金属导线/引线孔LX/VX。
例如，在图2C所示的实施例中，与第一路径共用的第二路径的部分依序包含接触件C1(或接触件C2)、第1层级金属导线L1-1、第X层级金属导线/引线孔LX/VX-1、第Y层级金属导线LY-1。未与第一路径共用的第二路径的部分依序包含第X层级金属导线/引线孔LX/VX-3、第1层级引线孔V1-4、第1层级金属导线L1-4、以及接触件C4。
在图2A-图2C所示的实施例中，第二路径与(通过形成第Y层级金属导线LY)第一路径(通过形成第Y层级金属导线LY)是在同一层级金属间介电层的形成步骤中形成。然而，由于第二路径的整体电阻小于第一路径的整体电阻，所以第二路径可作为感应电荷的放电路径。因此，在形成第一、第二路径(或形成第Y层级金属导线LY)期间、或之后的基于电浆工艺中，半导体区块106A与106B中的感应电荷的差异可以通过第二路径达到平衡。因而降低了电浆诱发损伤(PID)发生的可能性，进而提升半导体装置的制造良率。
图3A和图3B是根据本发明的一些实施例的半导体装置300A和300B的上视示意图，其中相同于前述图1A的实施例的部件使用相同的标号并省略其说明。图3A和图3B所示的实施例与前述图1A的实施例的差别在于，图3A和图3B中的半导体装置300A和300B还包含多个第三半导体区块106C、以及分别设置于这些第三半导体区块106C上的多个第三主动元件114C1。
在图3A和图3B所示的实施例中，通过前面关于图1A所述的工艺在半导体层106中、或穿过半导体层106形成隔离结构110，并且隔离结构110将半导体层106分隔出第一半导体区块106A、第二半导体区块106B、以及多个第三半导体区块106C。在这些半导体区块106A、106B、106C上各自形成一或多个主动元件。在一些实施例中，半导体区块106C上的主动元件114C1及其形成方法可相同或相似于图1A所示的主动元件。接着，半导体层106之上形成内连线结构(未显示于图3A和图3B)，以制得半导体装置300A。
内连线结构(未显示于图3A和图3B)提供不同区域中的多个部件的电连接路径，并且这些路径以实线表示。
在一些实施例中，多个第三半导体区块106C上的多个主动元件114C1的各自源极/漏极区SD与第一半导体区块106A上的主动元件114A1的源极/漏极区SD通过内连线结构所提供的路径P彼此电连接。在一些实施例中，路径P未连接至主动元件114C1和主动元件114A1中的任一者的栅极结构G。再者，第一半导体区块106上的主动元件114A2的源极/漏极区SD通过第一路径P1电连接至第二主动元件114B1的栅极结构G，其中第一路径P1可以是前面关于图1A所述的第一路径。第一路径P1将来自主动元件114A1的源极/漏极区SD的讯号传至第二主动元件114B1的栅极结构G，以开启主动元件114B1。
请参考图3A，第一半导体区块106A通过第二路径P2电连接至第二半导体区块106B，其中第二路径P2与可以是前面关于图1A-图1C所述的第二路径。请参考图3B，第一半导体区块106A通过第二路径P2电连接至第二半导体区块106B，其中第二路径P2可以是前面关于图2A-图2C所述的第二路径。在本发明实施例中，第二路径P2为放电路径，用以平衡第一半导体区块106A、二半导体区块106B、与第三半导体区块106C中的感应电荷差异。
尽管图3A和图3B的上视示意图显示第一半导体区块106A的面积大于第二半导体区块106B的面积和第三半导体区块106C的面积，但这些半导体区块106A、106B、106C的面积可不限于图中所例示的面积，例如，第一半导体区块106A的面积和第三半导体区块106C的面积可小于第二半导体区块106B的面积。
在一些实施例中，从上视角度观之，第一半导体区块106A和这些第三半导体区块106C的面积总和为第一面积，第二半导体区块106B具有第二面积。当第一面积大于第二面积时，在基于电浆工艺期间，第一半导体区块106A和这些第三半导体区块106C中的加总的感应电荷会多于第二半导体区块106B中的感应电荷。因此，第一半导体区块106A和这些第三半导体区块106C中的加总的感应电荷会通过路径P和第一路径P1流至第二半导体区块106B上的主动元件114B1的栅极结构G的栅极介电层GD，从而增加电浆诱发损伤(PID)发生的可能性。
此外，第二主动元件114B1的栅极结构G的栅极介电层GD具有第三面积，并且当第一、第二和第三面积的相互关系满足下列方程式时，主动元件114B1发生电浆诱发损伤(PID)的可能性将大幅增加：
(第一面积-第二面积)/第三面积>200000。
在图示实施例中，通过形成第二路径将第一半导体区块106A电连接至第二半导体区块106B的上表面，以平衡第一半导体区块106A、第二半导体区块106B、与第三半导体区块106C中的感应电荷差异。因此，降低了电浆诱发损伤(PID)发生的可能性，进而提升半导体装置的制造良率。
综上所述，在本发明实施例中，因基于电浆工艺而形成于不同半导体区块中的感应电荷可以通过内连线结构提供的放电路径达到平衡，从而降低电浆诱发损伤(PID)的可能性。
以上概述数个实施例，以便在本发明所属技术领域中具有通常知识者可以更理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (20)

1.一种半导体装置，其特征在于，所述的半导体装置包括：
一绝缘体上覆硅基底，包含一半导体基底、一半导体层、和设置于所述半导体基底与所述半导体层之间的一埋藏氧化层，其中所述半导体层包含一第一半导体区块和一第二半导体区块，所述第一半导体区块和第二半导体区块被设置于所述半导体层中的一隔离结构隔开，其中所述半导体层的导电型态为p型，所述第一半导体区块和第二半导体区块的导电型态为p型；
一第一主动元件和一第二主动元件，分别设置于所述第一半导体区块和所述第二半导体区块上；以及
一内连线结构，设置于所述半导体层之上，其中所述内连线结构包含多个接触件、和依序排列于所述接触件之上的多层级的金属导线，以提供一第一路径和一第二路径；
其中所述第一主动元件的一源极/漏极区通过所述第一路径电连接至所述第二主动元件的一栅极结构；
其中所述第一半导体区块通过所述第二路径电连接至所述第二半导体区块，所述第二路径包含所述接触件的一第一接触件，所述第一接触件接触所述第二半导体区块的上表面。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二路径包含所述金属导线的第X层级，且所述第一路径包含所述金属导线的第Y层级，其中X小于或等于Y。
3.根据权利要求1所述的半导体装置，其特征在于，所述第一路径与所述第二路径没有共用所述接触件且没有共用所述金属导线。
4.根据权利要求1所述的半导体装置，其特征在于，所述第二路径包含所述接触件的一第二接触件，所述第二接触件接触所述第一半导体区块的上表面。
5.根据权利要求4所述的半导体装置，其特征在于，所述第一接触件接触所述第二半导体区块中的非源极/漏极区的一掺杂区，且所述第二接触件接触所述第一半导体区块中的非源极/漏极区的一掺杂区。
6.根据权利要求4所述的半导体装置，其特征在于，所述第二路径包含所述金属导线的第1层级，且所述金属导线的所述第1层级与所述第一接触件和所述第二接触件接触。
7.根据权利要求1所述的半导体装置，其特征在于，所述第一路径与所述第二路径共用所述接触件或所述金属导线。
8.根据权利要求1所述的半导体装置，其特征在于，所述第一路径和所述第二路径两者皆包含所述接触件的一第二接触件，所述第二接触件接触所述第一主动元件的所述源极/漏极区。
9.根据权利要求1所述的半导体装置，其特征在于，从上视角度观之，所述第一半导体区块的一第一面积大于所述第二半导体区块的一第二面积。
10.根据权利要求1所述的半导体装置，其特征在于，所述半导体层还包含多个第三半导体区块，且所述半导体装置还包括：分别设置于所述第三半导体区块上的多个第三主动元件；
其中所述第三主动元件的各自源极/漏极区与所述第一主动元件的所述源极/漏极区电连接；
其中从上视角度观之，所述第一半导体区块和所述第三半导体区块的面积总和为一第一面积，且所述第一面积大于所述第二半导体区块的一第二面积。
11.根据权利要求9或10所述的半导体装置，其特征在于，从上视角度观之，所述第二主动元件的所述栅极结构的一栅极介电层具有一第三面积，且所述第一面积、第二面积和第三面积的相互关系满足下列方程式：(所述第一面积-所述第二面积)/所述第三面积>200000。
12.根据权利要求1所述的半导体装置，其特征在于，所述隔离结构自所述半导体层的上表面延伸至所述埋藏氧化层。
13.根据权利要求1所述的半导体装置，其特征在于，所述第一主动元件为反相器。
14.一种半导体装置的制造方法，其特征在于，所述制造方法包括：
提供一绝缘体上覆硅基底，所述绝缘体上覆硅基底包含一半导体基底、一半导体层、和设置于所述半导体基底与所述半导体层之间的一埋藏氧化层，其中所述半导体层的导电型态为p型；
在所述半导体层中形成一隔离结构，使得所述半导体层被所述隔离结构分隔出一第一半导体区块和一第二半导体区块，其中所述第一半导体区块和第二半导体区块的导电型态为p型；
在所述第一半导体区块和所述第二半导体区块上分别形成一第一主动元件和一第二主动元件；以及
在所述半导体层之上形成一内连线结构，其中所述内连线结构包含多个接触件、和依序排列于所述接触件之上的多层级的金属导线，以提供一第一路径和一第二路径；
其中所述第一主动元件的一源极/漏极区通过所述第一路径电连接至所述第二主动元件的一栅极结构；
其中所述第一半导体区块通过所述第二路径电连接至所述第二半导体区块，所述第二路径包含所述接触件的一第一接触件，所述第一接触件接触所述第二半导体区块的上表面。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述第二路径包含所述金属导线的第X层级，且所述第一路径包含所述金属导线的第Y层级，其中X小于或等于Y。
16.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述第二路径包含所述接触件的一第二接触件，所述第二接触件接触所述第一半导体区块的上表面。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，所述第一接触件接触所述第二半导体区块中的非源极/漏极区的一掺杂区，且所述第二接触件接触所述第一半导体区块中的非源极/漏极区的一掺杂区。
18.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述第一路径和所述第二路径两者皆包含所述接触件的一第二接触件，所述第二接触件接触所述第一主动元件的所述源极/漏极区。
19.根据权利要求14所述的半导体装置的制造方法，其特征在于，从上视角度观之，所述第一半导体区块的一第一面积大于所述第二半导体区块的一第二面积。
20.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述半导体层还被所述隔离结构分隔出多个第三半导体区块，且所述半导体装置的制造方法还包括：在所述第三半导体区块上分别形成多个第三主动元件；
其中所述第三主动元件的多个源极/漏极区与所述第一主动元件的所述源极/漏极区电连接；
其中从上视角度观之，所述第一半导体区块和所述第三半导体区块的面积总和为一第一面积，且所述第一面积大于所述第二半导体区块的一第二面积。
CN201811242771.6A 2018-10-24 2018-10-24 半导体装置及其制造方法 Active CN111092086B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811242771.6A CN111092086B (zh) 2018-10-24 2018-10-24 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811242771.6A CN111092086B (zh) 2018-10-24 2018-10-24 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN111092086A CN111092086A (zh) 2020-05-01
CN111092086B true CN111092086B (zh) 2022-04-19

Family

ID=70392103

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811242771.6A Active CN111092086B (zh) 2018-10-24 2018-10-24 半导体装置及其制造方法

Country Status (1)

Country Link
CN (1) CN111092086B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844573B1 (en) * 2002-08-28 2005-01-18 Advanced Micro Devices, Inc Structure for minimizing hot spots in SOI device
US8946825B2 (en) * 2012-03-28 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure to resolve deep-well plasma charging problem and method of forming the same
US9837412B2 (en) * 2015-12-09 2017-12-05 Peregrine Semiconductor Corporation S-contact for SOI
US9780210B1 (en) * 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth

Also Published As

Publication number Publication date
CN111092086A (zh) 2020-05-01

Similar Documents

Publication Publication Date Title
US10418277B2 (en) Air gap spacer formation for nano-scale semiconductor devices
US11037875B2 (en) Forming dual metallization interconnect structures in single metallization level
US9385216B2 (en) Monolithically integrated active snubber
KR20210012084A (ko) 반도체 장치
CN111129148A (zh) 半导体装置的形成方法
US9818795B2 (en) CMOS compatible thermopile with low impedance contact
CN112420667A (zh) 互连结构
US10224242B1 (en) Low-resistivity metallic interconnect structures
KR20210133850A (ko) 반도체 디바이스 및 방법
KR101496550B1 (ko) 상호연결 구조물을 형성하는 방법
TWI716748B (zh) 半導體裝置及其製造方法
CN111092086B (zh) 半导体装置及其制造方法
US11705393B2 (en) Semiconductor device extension insulation
CN113206037A (zh) 半导体装置的形成方法以及半导体装置
US20200194459A1 (en) Semiconductor devices and methods for fabricating the same
US20220359376A1 (en) Integrated circuit structure and method for forming the same
US20230215855A1 (en) Semiconductor device and method for fabricating the same
TW202141691A (zh) 互連結構及其製造方法
CN114914201A (zh) 集成电路结构与其制造方法
TW202236669A (zh) 半導體元件、積體電路及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant