CN112420667A - 互连结构 - Google Patents

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李明翰
杨士亿
吴永旭
吴佳典
眭晓林
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Abstract

本公开实施例提供一种互连结构。互连结构包含在第一介电层中的第一接触部件、在第一介电层之上的第二介电层、在第一接触部件之上的第二接触部件、介于第二介电层及第二接触部件之间的阻挡层以及介于阻挡层与第二接触部件之间的衬层。介于第一接触部件与第二接触部件之间的界面包含衬层，但没有阻挡层。

Description

互连结构
技术领域
本发明实施例涉及互连结构，尤其涉及互连结构及其制造方法。
背景技术
集成电路(IC)产业经历了指数增长。IC材料与设计的技术进步已经制造 IC世代，其中每一代都比上一代具有更小且更复杂的电路。在IC发展的过 程中，功能密度(functional density)(也就是说，每个芯片面积的互连装置的数 量)通常已经被增加，同时几何尺寸(geometry size)(也就是说，能够使用制造 工艺创造的最小构件或线)已经被减少。这种按照比例缩小工艺通常通过提 高生产效率及降低相关成本来提供收益。
这种按照比例缩小工艺亦增加IC的加工与制造的复杂性，且为了这些 要被实现的进展，需要在IC加工与制造中进行类似的发展。举例而言，随 着多层互连(multilayerinterconnect，MLI)部件变得越来越紧凑，IC部件尺寸 不断缩小，MLI部件的互连表现出经增加的接触电阻，其对于性能、产率及 成本带来挑战。已经观察到的是，通过先进的IC技术节点中的互连所表现 出的更高的接触电阻能显著地延迟(且，在某些情况下会阻止)信号有效地往 返传输(routed)于诸如晶体管的IC装置，而在先进技术节点中否定此类IC装 置性能的任何改进。因此，尽管现有的互连通常已经足以满足其的预期目的， 但是它们并不是在所有方面都完全令人满意。
发明内容
本公开实施例的目的在于提供一种互连结构，以解决上述至少一个问 题。
一实施例是关于一种互连结构。第一接触部件位于第一介电层中。第二 介电层位于第一介电层之上。第二接触部件位于第一接触部件之上。阻挡层 介于第二介电层及第二接触部件之间。衬层介于阻挡层及第二接触部件之 间。其中，介于第一接触部件及第二接触部件之间的界面包含衬层。其中， 上述界面没有阻挡层。
另一实施例是关于一种互连结构。第一接触部件位于第一介电层中。第 二接触部件位于第二介电层中，上述第二介电层位于第一介电层之上。第二 接触部件包含接触导孔部分及导线部分。上述接触导孔部分包含：直接在第 一接触部件上的复位层以及于复位层之上的第一金属填充层。上述导线部分 包含：于第一金属填充层之上的第一阻挡层、于第一阻挡层之上的衬层以及 于衬层之上的第二金属填充层。第二阻挡层介于第二接触部件及第二介电层 之间。
又一实施例是关于一种形成互连结构的方法，其包含：形成第一接触部 件于第一介电层中；形成导孔开口及沟槽于第二介电层中，第二介电层于第 一介电层之上；以及选择性地形成第一阻挡层于导孔开口及沟槽的侧壁之 上，使得第一接触部件的顶表面没有第一阻挡层。此外，沉积衬层于导孔开 口及沟槽之中。沉积第一金属填充层于衬层之上。
附图说明
配合所附附图阅读时，根据以下的详细说明能最好地理解本公开。要强 调的是，根据本产业的一般作业，各种部件未按比例绘制且仅用于说明目的。 事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A及图1B根据本公开的各种方式的用于制造多层互连部件的后段 (back-end-of-line，BEOL)互连结构的方法的流程图。
图2、图3、图4A至图4B、图5A至图5B、图6A至图6B、图7A至 图7C、图8A至图8C、图9A至图9C及图10至图13根据本公开的各种方 式的半导体装置的互连结构在各种制造阶段的局部剖面图。
图14A及图14B根据本公开的各种方式的用于制造中段 (middle-end-of-line，MEOL)互连结构的方法的流程图。
图15、图16、图17A、图17B、图18A、图18B、图19A、图19B、图 20A、图20B、图21A、图21B、图22A及图22B根据本公开的各种方式的 半导体装置的MEOL互连结构在各个制造阶段的局部剖面图。
附图标记如下：
100,300:方法
102,104,106,107,108,110,112,113,114,115,116,117,119,120,122,302,304,30 6,307,308,310,312,314,316,318,320,322,323,324,326,328,330:方框
1000,2000,3000:接触部件
20:半导体装置
22,402:基板
200:互连结构
210:第一蚀刻停止层
212,428:第一介电层
214,422:阻挡层
216:衬层
218,436:金属填充层
220:第二蚀刻停止层
222,438:第二介电层
224,430:导孔开口
226,440:沟槽
228,425,442:复位层
230:自组装单层
231:退火操作
232,434:第一阻挡层
234:第一衬层
236:接触物金属填充层
237,446:第二阻挡层
239:第二衬层
241,448:沟槽金属填充层
242:导孔金属填充层
400:工作件
404:鳍片结构
410:栅极结构
412:栅极电极
414:第一间隙物
416:第二间隙物
418:栅极覆盖层
420:源极/漏极接触物
421：栅极自对准接触介电层
424:源极/漏极接触物覆盖层
426:源极/漏极接触物SAC介电层
432:金属填充层
444:自对准阻挡层
具体实施方式
本公开通常关于集成电路(IC)装置，且更具体地，关于IC装置的多层互 连部件。
以下的公开内容提供许多不同的实施例或范例以实施本案的不同部件。 以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然， 这些特定的范例仅为例子且并非用以限定。举例而言，若是本公开书叙述了 一第一部件形成于一第二部件之上(over)或上(on)，即表示其可能包含上述第 一部件与上述第二部件是直接接触的实施例，亦可能包含了其中有附加部件 形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可 能未直接接触的实施例。
另外，本公开书在不同范例中可能重复使用相同的参考符号及/或标记。 这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/ 或构形之间有特定的关系。此外，在以下的公开内容中，一部件在另一部件 上(on)、连接(connected to)至另一部件及/或(coupled to)另一部件的形成可能 包含其中上述部件以直接接触的形式形成的实施例，亦可能包含其中附加部 件可插入上述部件之间形成，使得上述部件不为直接接触的实施例。此外， 为使本公开的一部件与另一部件的关系更简化，举例而言，“下部(lower)”、 “上部(upper)”、“水平(horizontal)”、“垂直(vertical)”、“上方(above)”、“之上(over)”、“下方(below)”、“之下(beneath)”、“上(up)”、“下(down)”、“顶部 (top)”、“底部(bottom)”其类似用语及其衍生用语(例如：“水平地 (horizontally)”、“向下地(downwardly)”、“向上地(upwardly)”及其类似用语) 的空间相关用词被使用。空间相对用词意在覆盖包含部件的装置的不同方 向。
IC制造工艺流程通常分为三类：前段(front-end-of-line，FEOL)、中段 (MEOL)及后段(BEOL)。FEOL通常涵盖与制造诸如晶体管的IC装置有关的 工艺。举例而言，FEOL工艺可包含形成隔离部件、栅极结构以及源极与漏 极部件(通常称为源极/漏极部件)。MEOL通常包含与制造和IC装置的导电 部件(或导电区域)的接触物(contact)有关的工艺，诸如与栅极结构及/或源极/ 漏极部件的接触。BEOL通常包含与制造多层互连(MLI)部件有关的工艺， 上述多层互连部件将通过FEOL及MEOL制造的IC部件(在此分别称为 FEOL及MEOL部件或结构)互连，从而使IC装置能够被操作。
随着IC技术朝着更小的技术节点发展，MEOL及BEOL工艺正面临着 巨大的挑战。举例而言，先进IC技术节点需要更紧密的MLI部件，这要求 显著减小MLI部件的互连的临界尺寸(举例而言，互连的导孔及/或导线的宽 度及/或高度)。经减小的临界尺寸已导致互连电阻的显著增加，这会降低IC 装置的性能(举例而言，通过增加电阻-电容(resistance-capacitance RC)延迟)。 已经有人提出了无阻挡导孔(barrier-free via)来取代常规导孔，以降低用于先 进IC技术节点的互连电阻。常规导孔包含导孔阻挡层及导孔插塞(plug)，其 中导孔阻挡层设置在(1)导孔插塞及下层的(underlying)互连结构(诸如，装置级接触物或导线)之间及(2)导孔插塞及介电层，举例而言，层间电介质 (interlayerdielectric，ILD)层及/或其中设置有导孔的接触蚀刻停止层(contact etch stop layer，CESL)之间。无阻挡导孔消除阻挡层及/或任何其他衬层，从 而使导孔插塞直接接触下层的互连部件与介电层。消除阻挡层(以及其他衬 层)会增加导孔插塞的体积，从而降低电阻。
尽管无阻挡导孔表现出期望的低电阻，但是有时候，诸如钨、钴及/或钌 的导孔插塞材料不能良好地附接到介电层，从而在导孔插塞与介电层之间存 在间隙(或空隙)。导孔插塞对介电层(特别是对于其中形成有导孔插塞的导孔 开口的侧壁表面及/或底表面)的不良附接，可导致对下层的接触及互连部件 的严重损坏。当研磨导孔插塞材料时，举例而言，通过化学机械研磨(CMP) 工艺，已经观察到在研磨工艺期间中使用的研磨浆穿透(penetrate)介于导孔 插塞及介电层之间的界面，渗入(seep through)导孔插塞及介电层之间的间 隙，并损害下层的接触物或互连部件(特别是钴)的材料，劣化其性能。对于 装置级接触物，这种性能劣化可能是灾难性的。举例而言，已观察到由于在 BEOL工艺期间中暴露于诸如CMP研磨浆的化学物质(通常是酸性溶液，在 某些实施方式中，具有约为2的pH值)导致的钴损失，会导致下层的互连部 件的显著良率损失，而这对于满足不断缩小的IC技术节点需求是不可接受 的。由于介于导孔插塞材料与介电层之间的附着性差，亦已经观察到平坦化 工艺引起的(planarization-induced)导孔插塞材料的分层或剥离，特别是在芯片外围处。另外，常规无阻挡导孔的导孔插塞可具有比常规导孔插塞更高的 电阻。
本公开实施例公开低电阻导孔及金属线结构，统称为接触结构(contactstructures)，其保护下层的互连部件(举例而言，装置级接触物及/或导线)并 减少电阻。在本公开的一些实施例中，低电阻接触结构包含在金属线的侧壁 上的阻挡层，其防止CMP研磨浆穿透介于导孔及介电层之间的界面渗透。 在一些实施方式中，在沟槽的底表面处的导孔开口中暴露在第一介电层中的 第一接触部件之后，在经暴露的第一接触部件的顶表面(top-facing surface)上 选择性地形成自组装单分子层(self-assembled monolayer，SAM)，以抑制阻挡 层的形成并允许在导孔开口及沟槽的侧壁上选择性地形成阻挡层。在一些其 他实施方式中，金属线下方的接触导孔是使用由下至上(bottom-up)沉积技术 形成的无阻挡导孔，并且对设置在接触导孔之上的金属线进行平坦化。不同 的实施例可具有不同的优点，并且任何实施例都不需要特定的优点。
图1A及图1B描绘根据本公开的各种方式的用于制造半导体装置的 BEOL互连结构的方法100的流程图。图2、图3、图4A至图4B、图5A至 图5B、图6A至图6B、图7A至图7C、图8A至图8C、图9A至图9C及图 10至图13根据本公开的方法100的各种实施例的半导体装置的互连结构在 制造的各种阶段的局部剖面图。附加步骤可被提供在方法100之前、在方法 100期间以及在方法100之后，且为了方法100的附加实施例，上述的一些 步骤可被移动、取代或取消。附加部件可被添加至绘于图2、图3、图4A至 图4B、图5A至图5B、图6A至图6B、图7A至图7C、图8A至图8C、图9A至图9C及图10至图13的互连结构中，且下述的一些部件可在绘于图2、图3、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7C、图 8A至图8C、图9A至图9C及图10至图13的互连结构中的其他实施例中被 取代、修改或消除。
参照图1A及图2，方法100包含方框(block)102，在此诸如接触部件 1000、2000或3000中的一个接触部件被形成在半导体装置20中的互连结构 200的第一介电层212中。第一介电层212可为形成在工作件中的半导体装 置20之上的第一层间(interlayerdielectric，ILD)介电层。半导体装置20可被 包含在微处理器、存储器及/或其他IC装置中。在一些实施方式中，半导体 装置20是IC芯片的一部分、系统级芯片(System on Chip，SoC)或其的部分， 上述包含各种无源及有源微电子装置，诸如，电阻器(resistors)、电容器 (capacitors)、电感器(inductors)，二极管(diodes)、p型场效晶体管(p-type fieldeffect transistors，PFET)、n型场效晶体管(n-type field effect transistors，NFET)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effecttransistors，MOSFET)、互补金属氧化物半导体(complementary metal-oxidesemiconductor，CMOS)晶体管、双极接面晶体管(bipolar junction transistors， BJT)、横向扩散(laterally diffused)MOS(LDMOS)晶体管、高电压晶体管、高 频晶体管、其他合适的组件或其组合。晶体管可为平面式晶体管或诸如鳍片 型FET(FinFET)的多栅极晶体管。为了清楚起见，已经简化了图2，以更良 好地理解本公开的发明构思。可以在半导体装置20中添加附加部件，且在 半导体装置20的其他实施例中可以替换、修改或消除以下描述的一些部件。
半导体装置20包含基板(晶片)22。在上述实施例中，基板22包含硅 (silicon)。可替代地(Alternatively)或额外地(additionally)，基板22包含另一元 素半导体(elementary semiconductor)，诸如锗(germanium)；另一化合物半导 体(compoundsemiconductor)，诸如碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟 (indium arsenide)及/或锑化铟(indium antimonide)；合金半导体(alloy semiconductor)，诸如硅锗(silicongermanium，SiGe)、GaAsP、AlInAs、AlGaAs、 GaInAs、GaInP及/或GaInAsP；或其组合。在一些实施方式中，基板22包 含一或多个III-V材料、一或多个II-IV材料或其组合。在一些实施方式中， 基板22为绝缘层上覆半导体(semiconductor-on-insulator)基板，诸如绝缘层上覆硅(silicon-on-insulator，SOI)基板、绝缘层上覆硅锗(silicon germanium-on-insulator，SGOI)基板或绝缘层上覆锗(germanium-on-insulator， GOI)基板。绝缘层上覆半导体基板可使用注氧隔离(separation by implantation of oxygen SIMOX)、晶片键合(wafer bonding)及/或其他合适的方法来制造。 基板22可包含根据半导体装置20的设计需求配置的各种掺杂区域(未图示)， 诸如p型掺杂区域、n型掺杂区域或其组合。p型掺杂区域，举例而言，p 型井区域(wells)包含p型掺杂剂(dopant)，诸如硼、铟、其他p型掺杂剂或其 组合。n型掺杂区域(举例而言，n型井区域)包含n型掺杂剂，诸如磷、砷、 其他n型掺杂剂或其组合。在一些实施方式中，基板22包含由p型掺杂剂 及n型掺杂剂的组合形成的掺杂区域。各种掺杂区域可被直接形成于基板22 上及/或直接形成于基板22中，举例而言，提供p井结构、n井结构、双井 (dual-well)结构、凸起(raised)结构或其组合。可执行离子注入工艺、扩散工 艺及/或其他合适的掺杂工艺，以形成各种掺杂区域。为了简化说明，基板 22未示出于图3、图4A至图4B、图5A至图5B、图6A至图6B、图7A至 图7C、图8A至图8C、图9A至图9C及图10至图13中。
隔离部件(未图示)形成于基板22之上及/或形成于基板22中，以隔离诸 如各种装置区域的半导体装置20的各种区域。举例而言，隔离部件定义且 电性隔离有源装置区域及/或无源装置区域彼此。隔离部件包含氧化硅(silicon oxide)、氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)、其他合适的绝 缘材料或其组合。绝缘部件可包含不同结构，诸如浅沟槽隔离(shallow trench isolation，STI)结构、深沟槽隔离(deeptrench isolation，DTI)结构及/或硅局部 氧化隔离(local oxidation of silicon，LOCOS)结构。在一些实施方式中，隔离 部件包含STI部件。举例而言，STI部件可通过蚀刻(举例而言，通过使用干 式蚀刻(dry etch)工艺及/或湿式蚀刻(wet etch)工艺)在基板22中的沟槽；并以 绝缘材料填充，举例而言，通过使用化学气相沉积(chemical vapordeposition， CVD)工艺或旋转涂布玻璃(spin-on glass)工艺沟槽来形成。可执行化学机械 研磨(chemical mechanical polishing，CMP)工艺以移除多余绝缘材料及/或平 坦化绝缘部件的顶表面。在一些实施例中，STI部件包含填充沟槽的多层结 构，诸如设置于氧化物衬层之上的氮化硅层。
虽然未图示，但是各种栅极结构设置在基板22之上，且其中的一或多 个插入于源极区域与漏极区域之间，且其中通道区域被限制在介于源极区域 及漏极区域之间。一或多个栅极结构接合(engage)通道区域，使得在操作期 间中，电流可在源极/漏极区域之间流动。在一些实施方式中，栅极结构形成 在鳍片结构之上，使得栅极结构分别包覆(wrap)鳍片结构的一部分。举例而 言，一或多个栅极结构包覆鳍片结构的通道区域，从而插入鳍片结构的源极 区域与漏极区域。在一些实施例中，栅极结构包含金属栅极(MG)堆叠物，金 属栅极堆叠物被配置以达到根据半导体装置20的设计需求的所需功能性。 在一些实施方式中，金属栅极堆叠物包含栅极电介质(dielectric)及在栅极电 介质之上的栅极电极。栅极电介质包含介电材料，诸如氧化硅、高k介电材 料、其他合适的介电材料或其组合。高k介电材料通常代表具有高介电常数 的介电材料，举例而言，具有大于氧化硅的介电常数(k≈3.9)。例示性高k 介电材料包含铪(hafnium)、铝(aluminum)、锆(zirconium)、镧(lanthanum)、 钽(tantalum)、钛(titanium)、钇(yttrium)、氧(oxygen)、氮(nitrogen)、其他合 适的成分或其组合。在一些实施方式中，栅极电介质包含多层结构，诸如界 面层(interfacial layer)及高k介电层，界面层包含举例而言，氧化硅，且高k 介电层包含，举例而言，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、 ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高k介 电材料或其组合。栅极电极包含导电electricallyconductive)材料。在一些实 施方式中，栅极电极包含多层，诸如一或多个覆盖层、功函数(work function) 层、粘着(glue)/阻挡层及/或金属填充或块材(bluk)层。覆盖层可包含防止或 消除介于栅极电介质与栅极电极的其他层之间的构件的扩散及/或反应。在一 些实施方式中，覆盖层包含金属及氮，诸如氮化钛(titanium nitride，TiN)、 氮化钽(tantalum nitride，TaN)、氮化钨(tungsten nitride，W2N)、氮化钛硅 (titaniumsilicon nitride，TiSiN)、氮化硅钽(tantalum silicon nitride，TaSiN)或 其组合。功函数层包含被调整为具有所需功函数(诸如，n型功函数或p型功 函数)的导电材料，诸如，n型功函数材料及/或p型功函数材料。p型功函数 材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、 其他p型功函数材料或其组合。n型功函数材料包含Ti、Al、Ag、Mn、Zr、 TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函数 材料或其组合。粘着/阻挡层可包含促进介于诸如功函数层与金属填充层的相 邻层之间的粘着性的材料及/或阻挡及/或减少介于诸如功函数层与金属填充 层的栅极层之间的扩散的材料。举例而言，粘着/阻挡层包含金属(举例而言， W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或其组合)、金属氧化物、 金属氮化物(举例而言，TiN)或其组合。金属填充层可包含合适的导电材料，诸如Al、W及/或Cu。
外延源极(epitaxial source)部件及外延漏极部件(称为，外延源极/漏极部 件)可被设置在基板22的源极/漏极区域中。栅极结构及外延源极/漏极部件 形成半导体装置20的晶体管的一部分。因此，栅极结构及外延源极/漏极部 件可替代地被称为装置部件。在一些实施方式中，外延源极/漏极部件包覆鳍 片结构的源极/漏极区域。外延工艺可实施CVD沉积技术，举例而言，气相 外延(vapor-phase epitaxy，VPE)、超高真空(ultra-highvacuum)CVD(UHV-CVD)、低压(low pressure)CVD(LPCVD)及/或等离子体辅 助(plasmaenhanced)CVD(PECVD)、分子束(molecular beam)外延、其他合适 的SEG工艺或其组合。外延源极/漏极部件可以n型掺杂剂及/或p型掺杂剂 掺杂。在一些实施方式中，在晶体管被配置作为n型装置(举例而言，具有 n-通道)，外延源极/漏极部件可为以磷、其他n型掺杂剂或其组合(举例而言， 形成Si:P外延层或Si:C:P外延层)掺杂的含硅(silicon-containing)外延层或含 硅碳(silicon-carbon-containing)外延层。在一些实施方式中，在晶体管被配置 作为p型装置(举例而言，具有p-通道)，外延源极/漏极部件可为以硼、其他 p型掺杂剂或其组合(举例而言，形成Si:Ge:B外延层)掺杂的含硅锗 (silicon-and-germanium-containing)外延层。在一些实施方式中，执行退火工 艺以活化在半导体装置20的外延源极/漏极部件中的掺杂剂。
在一些实施方式中，硅化物层形成在外延源极/漏极部件上，在一些实施 方式中，硅化物层通过沉积金属层于外延源极/漏极部件之上而被形成。金属 层包含任何适合用来促进硅化物形成的材料，诸如镍(nickel)、铂(platinum)、 钯(palladium)、钒(vanadium)、钛、钴(cobalt)、钽、钇、锆、其他合适的金 属或其组合。然后，半导体装置20被加热(举例而言，经历退火工艺)使得外 延源极/漏极部件的组成(举例而言，硅及/或锗)与金属反应。因此，硅化物层 包含金属及外延源极/漏极部件的组分(举例而言，硅及/或锗)。在一些实施方 式中，硅化物层包含硅化镍(nickel silicide)、硅化钛(titanium silicide)或硅化钴(cobalt silicide)。诸如金属层的剩余部分的任何未反应的金属，可通过诸如 蚀刻工艺的任何合适的工艺，选择性地移除。
互连结构200设置在基板22之上。互连结构200可电耦合半导体装置 20的各种装置(举例而言，晶体管、电阻器、电容器及/或电感器)及/或构件(举 例而言，栅极结构及/或源极/漏极部件)，使得各种装置及/或构件可按照半导 体装置20的设计需求进行操作。互连结构200包含配置以形成各种互连结 构的介电层与导电层(举例而言，金属层)的组合。导电层配置以形成诸如接 触物(contact)及/或导孔的垂直互连部件(提供，举例而言，介于部件之间的垂 直互连及/或垂直电性路由)及/或诸如导线(或金属线)的水平互连部件(提供， 举例而言，水平电性路由)。垂直互连部件通常连接在互连结构200的不同 层中的水平互连部件。在操作期间，互连部件配置以在半导体装置20的装 置及/或构件之间发送(route)信号及/或发布(distribute)信号，举例而言，时钟 信号(clock signal)、电压信号(voltage signal)及/或接地信号(ground signal)至半 导体装置20的装置及/或构件。尽管互连结构200被描绘为具有经给定数量 的介电层与导电层，但是本公开设想互连结构200具有更多或更少的介电层 及/或导电层。
持续参照图2，互连结构200包含一或多个介电层(也就是说，ILD层)， 诸如第一介电层212及在第一介电层212之上的其他介电层。此些介电层包 含介电材料，介电材料包含，举例而言，氧化硅、氮化硅、氮氧化硅、由 TEOS形成的氧化物(TEOS formed oxide)、硼硅玻璃(PSG)、硼磷硅玻璃 (BPSG)、低k介电材料、其他合适的介电材料或其组合。例示性低k介电材 料包含氟化硅玻璃(FSG)、碳掺杂氧化硅(carbon doped silicon oxide)、黑钻石
Figure BDA0002616657650000111
(加利福尼亚圣克拉拉应用材料(Applied Materials of SantaClara)，加州)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶型氟化碳(amorphousfluorinated carbon)、聚对二甲苯(Parylene)、苯环丁烯(BCB)、SiLK(陶氏化学 (DowChemical)，米德兰，密西根)、聚酰亚胺(polyimide)、其他低k介电材 料或其组合。在一些实施例中，互连结构200亦可包含设置在基板22上的 一或多个蚀刻停止层(contact etchstop，CESL)，诸如在第一介电层212之下 的第一CESL 210、在第一介电层212之上的第二CESL 220及在第二CESL 220之上的其他CESL。CESL包含不同于ILD层的材料。举例而言，第一 介电层212的材料不同于第一CESL 210的材料。在一些实施例中，诸如第 一CESL 210及第二CESL 220的CESL包含硅与氮，诸如氮化硅或氮氧化硅。 ILD层及/或CESL形成于基板22之上，举例而言，通过沉积工艺(诸如CVD、 PVD、ALD、高密度等离子体(high densityplasma)CVD(HDPCVD)、有机金 属(metalorganic)CVD(MOCVD)、减压(Reduced Pressure)CVD(RPCVD)、 PECVD、LPCVD、原子层(atomic layer)CVD(ALCVD)、常压(atmosphericpressure)CVD(APCVD)、镀膜(plating)、其他合适的方法或其组合)。在一些 实施方式中，ILD层及/或CESL通过流动式CVD(FCVD)工艺形成，流动式 CVD工艺包含，举例而言，沉积流动式材料(诸如液体化合物)于基板22之 上，且通过，诸如，热退火及/或紫外线辐射处理的合适的技术转变流动式材 料为固体材料。在沉积ILD层及/或CESL之后，执行CMP工艺及/或其他平 坦化工艺，使得ILD层及/或CESL具有实质上平坦的表面，以增强上覆 (overlying)层的形成。
于方法100的方框102处，接触部件1000、2000及3000形成在第一介 电层212中。接触部件1000、2000及3000代表BEOL接触部件，其定义 MEOL装置级接触物的接面(interface)，诸如栅极接触物电耦接至栅极结构， 且源极/漏极接触物电耦接至外延源极/漏极部件。在如图2所示的一些实施 例中，接触部件1000、2000及3000包含阻挡层214、衬层216及金属填充 层218。在一些实施方式中，阻挡层214可由Ta、TaN、TaC、Ti、TiN、TiC、能阻挡氧扩散的其他合适材料来形成。衬层216可由合适的金属、金属氮化 物或金属碳化物来形成，诸如，Co、CoN及RuN。金属填充层218可由任 何合适的导电材料来形成，诸如W、Ni、Ta、Ti、Al、Cu、Co、TaN、TiN、 Ru及/或其他合适的导电材料。在一些实施例中，接触部件1000、2000及3000可通过图案化第一介电层212及第一CESL 210来形成。图案化第一介 电层212及第一CESL 210可包含光刻工艺及/或蚀刻工艺，以形成导孔开口。 在一些实施方式中，光刻工艺包含形成抗蚀刻(resist)层于第一介电层212及/ 或第一CESL 210之上；暴露抗蚀刻层于图案化辐射(pattern radiation)；以及 显影经暴露的抗蚀刻层，从而形成图案化抗蚀刻层，图案化抗蚀刻层可被用 作用于蚀刻在第一介电层212及/或第一CESL 210中的开口的掩膜元件。蚀 刻工艺包含干式蚀刻工艺、湿式蚀刻工艺、其他蚀刻工艺或其组合。此后， 以阻挡层214、衬层216及金属填充层218填充开口。在一些实施例中，阻 挡层214可使用原子层沉积(atomic layer deposition，ALD)、化学气相沉积 (CVD)或无电沉积(electroless deposition，ELD)来沉积，且可被形成为介于约 0.5nm及约5nm之间的厚度。在一些实施方式中，衬层216可通过ALD、 CVD、ELD或物理气相沉积(physical vapordeposition，PVD)来沉积，且可被 形成为介于约0.5nm至约3nm之间的厚度。在一些情况下，金属填充层218 可使用PVD、CVD、ALD、电镀(electroplating)、ELD或其他合适的沉积工 艺或其组合来沉积。此后，任何多余材料可通过诸如CMP工艺的平坦化工 艺来移除，从而平坦化第一介电层212、阻挡层214、衬层216及金属填充 层218的顶表面。
在第一介电层212、阻挡层214、衬层216及金属填充层218的顶表面 被平坦化之后，第二CESL 220可沉积在第一介电层212之上，且第二介电 层222可沉积在第二CESL 220之上。第二CESL 220可使用类似于那些用 来形成第一CESL 210的材料及工艺来形成。为了简化，第二CESL 220的 形成及材料不在此重复。类似地，第二介电层222可使用类似于那些用来形 成第一介电层212的材料及工艺来形成，且不在此进一步描述。
继续参照图1A及图2，方法100包含方框104，在此沟槽226及导孔开 口224可被形成在第二介电层222中，且穿过第二CESL 220。在一些实施 例中，在沿着X方向及/或Y方向的尺寸上，沟槽226大于导孔开口224。 沟槽226可被使用以形成沿着X方向或Y方向延伸的导线(或金属线)。在如 图2所示的一些代表性实施方式中，接触部件2000通过在沟槽226的底表 面中的导孔开口224暴露。
参照图1A及图3，方法100可选择性地包含方框106，在此复位(reset) 层228可被形成在经暴露的接触部件2000之上。复位层228为导电层，且 具有不同于阻挡层214、衬层216或金属填充层218的组成。复位层228作 为用来“复位(reset)”经暴露的接触部件2000的表面性质的层。如下关于方 框108将被描述的是，在一些实施例中，自组装单层(self-assembled monolayer，SAM)230可被沉积于经暴露的接触部件2000上。然而，在一些 实施例中，SAM 230可不被选择性地直接形成于经暴露的接触部件2000上， 诸如经暴露的第一金属填充层218。在此些实施例中，沉积在接触部件2000 上的复位层将变为接触部件2000的下覆顶表面的界面(interface)或轮廓
Figure BDA0002616657650000141
在一些实施方式中，复位层228可由钴或钌形成，且可使用ALD、 CVD或ELD形成为厚度介于约0.5nm至约5nm之间。在一些实施方式中， 复位层228的形成不包含任何光刻步骤，且以选择性(selective)、由下向上或 自对准(self-aligned)的方式执行。在这方面，选择复位层228的前驱物及形 成工艺，使得前驱物选择性地沉积在经暴露的接触部件2000的金属/金属氮 化物表面上，并且复位层228从下至上变厚。在一些情况下，导孔开口224 及沟槽226的电介质侧壁可实质上没有复位层228。
参照图1A、图4A及图4B，方法100包含方框108，在此自组装单层 (SAM)230形成于经暴露的接触部件2000之上。在如图4A所示的实施例中， SAM 230直接形成于经暴露的接触部件2000之上。在形成复位层228的实 施例中，SAM 230直接形成在复位层228之上。SAM230可由包含头端基 团(head group)(或锚定基团(anchor))及尾端基团(tail group)的分子来形成。在 一些情况下，头端基团可包含磷(P)、硫(sulfur，S)或硅(Si)，且在某些情况下 可能是磷酸盐(phosphat)、硫酸盐(sulfate)或硅烷(silane)类物质的形式。尾端 基团可包含碳链，诸如一个包含烯烃(alkene)及炔烃(alkynes)的碳链。在一些 例子中，形成SAM 230的分子(或用于SAM 230的分子的头端基团)可包含 ODPA(十八烷基膦酸，Octadecylphosphonic)、有机硫(organosulfurs)或硫醇 (thiols)(例如，十二硫醇(dodecanethiol)、烷硫醇(alkanethiol))。在一些其他实 施方式中，形成SAM 230的分子可包含(3-氨基丙基)三乙氧基硅烷 ((3-aminopropyl)triethoxysilane，APTES)。在一些情况下，SAM 230可附接 到导电层，诸如复位层228、衬层216及金属填充层218，但是实质上不附 接到第二CESL 220及第二介电层222的表面，上述表面是由介电材料形成。
参照图1A、图5A及图5B，方法100包含方框110，在此除了通过SAM 230覆盖的表面之外，第一阻挡层232选择性地沉积于半导体装置20的表面 之上。在一些实施例中，用于形成第一阻挡层232的前驱物及工艺可被选择， 使得第一阻挡层232选择性地沉积于包含导孔开口224及沟槽226的侧壁的 第二介电层222的表面上，且SAM 230的顶表面实质上没有第一阻挡层232。 在此情况下，因为第一阻挡层232的前驱物对于SAM 230具有低亲和性(affinity)(也就是说，SAM 230排斥第一阻挡层232的前驱物)，SAM 230作 为用于第一阻挡层232的阻挡(block)层或阻碍(hinderance)层。在一些实施例 中，第一阻挡层232可由Ta、TaN、TaC、Ti、TiN、TiC及其他可阻挡氧扩 散的材料形成，且可使用ALD、CVD或ELD来沉积，且可被形成为介于约 0.5nm及约5nm之间的厚度。复位层228形成在图5B所示的实施例中，但 不形成在图5A所示的实施例中。
参照图1A、图6A、图6B、图7A及图7B，方法100包含方框112，在 此SAM 230被移除。在一些实施例中，SAM 230可通过选择性蚀刻或退火 来被移除，诸如图解说明于图6A及图6B中的退火操作(anneal operation)231。 在一些实施例中，用于SAM 230的移除的退火操作231可于约200℃及约 400℃下执行。如图7A所示出，在未形成复位层228的实施例中，在SAM 230 被移除之后，接触部件2000被暴露。如图7B所示出，在形成复位层228的 实施例中，在SAM 230被移除之后，复位层228被暴露。
参照图1A，方法100可包含取代方框106、108、110及112的方框107。 在方框107处，自对准阻挡层可选择性地沉积于第二介电层222的侧壁之上， 以形成与图7A所示结构相似但不相同的结构。在此些实施例中，自对准阻 挡层的前驱物可包含官能基，相较于对于接触部件2000，上述官能基具有对 于第二介电层222更大的亲和性，且可被用于以诸如CVD、ALD、无电沉 积或旋转涂布的合适的沉积工艺，选择性地仅在第二介电层222上形成自对准阻挡层。在一些实施例中，自对准阻挡层可包含诸如氧化铝的含氧 (oxygen-containing)介电层或诸如APTES的自组装单层的官能基。由于自对 准阻挡层的自对准性质，因此在方框107结束时，经暴露的接触部件2000 实质上没有自对准阻挡层。注意的是，图7A示出类似的结构，如图7A所 示的第一阻挡层232的组成与自对准阻挡层的组成不同。
参照图1B、图8A及图8B，方法100包含方框114，在此第一衬层234 沉积在接触部件2000及第一阻挡层232之上。在一些实施方式中，第一衬 层234可使用ALD、CVD、ELD或PVD来沉积，且可形成介于约0.5nm至 约3nm的厚度。第一衬层234可由合适的金属、金属氧化物或金属碳化物 来形成，诸如Co、CoN及RuN。
持续参照图1B、图8A及图8B，方法100包含方框116，在此接触物金 属填充层236沉积在第一衬层234之上，以填充导孔开口224及沟槽226的 两者。接触物金属填充层236可由任何合适的导电材料来形成，诸如W、 Ru、Ni、Ta、Ti、Al、Cu、Co、TaN、TiN及/或其组合。如图8A所示出， 介于接触部件2000及接触物金属填充层236之间的界面包含第一衬层234， 且没有或实质上没有具有高电阻的第一阻挡层232。
参照图1B、图7C、图8C及图9C，方法100可替代地包含取代方框114 及116的方框113、115、117及119。于方框113处，导孔金属填充层242 沉积在导孔开口224中。导孔金属填充层242可由W、Ru、Ni、Ta、Ti、 Al、Cu、Co、TaN、TiN及/或其组合来形成，且可使用PVD、CVD、ALD、 电镀、ELD或其他合适的沉积工艺或其组合来形成。在示于图7C、图8C 及图9C中的一些实施例中，导孔金属填充层242沉积于复位层228上。然 而，本公开不限于此，且导孔金属填充层242可直接沉积于经暴露的接触部 件2000上。在一些实施方式中，导孔金属填充层242可以由下至上的方式 选择性地沉积于复位层228或接触部件2000上，使得导孔金属填充层242 沿着Z方向且不停留(lodging)于沟槽226的侧壁上，选择性地沉积在导孔开 口224中。在一些情况中，导孔金属填充层242的沉积可包含一或多个回蚀 (etch back)操作，以确保导孔金属填充层242的品质。于此，导孔金属填充 层242的品质至少代表导孔金属填充层242的低电阻性(或高导电性)。回蚀 操作可预防可对导孔金属填充层242的导电性产生不利影响的空隙或缺陷的 形成。在如图7C、图8C及图9C所示的实施例中，介于导孔金属填充层242 及接触部件2000之间界面没有任何阻挡层，且可或可不包含复位层228。注 意的是，在此些替代实施例中，不对导孔金属填充层242执行平坦化，直至 于方框115、117及119处的导孔金属填充层242上方的沟槽226被填充。 结果，导孔金属填充层242的顶表面具有凸出(convex)形状且不被平坦化。
参照图1B及图8C，方法100包含方框115，在此第二阻挡层237沉积 在导孔金属填充层242及沟槽226的侧壁之上。在一些实施例中，第二阻挡 层237可由Ta、TaN、TaC、Ti、TiN、TiC及可阻挡氧扩散的其他合适的材 料来形成，且可使用ALD、CVD或ELD来沉积为介于约0.5nm及约5nm 之间的厚度。在示于图8C的一些实施例中，第二阻挡层237顺应性地(conformally)沿着沟槽226的侧壁沉积于第一阻挡层232上，且顺应性地沉 积于导孔金属填充层242的凸出顶表面上。
持续参照图1B及图8C，方法100包含方框117，在此第二衬层239形 成于第一阻挡层232之上。在一些实施方式中，第二衬层239可使用ALD、 CVD、ELD或PVD顺应性地沉积于第二阻挡层237上，且可形成为介于约 0.5nm及约0.3nm之间的厚度。第二衬层239可由合适的金属、金属氮化 物或金属碳化物形成，诸如，Co、CoN及RuN。
持续参照图1B及图8C，方法100包含方框119，在此沟槽金属填充层 241形成在第一衬层234之上。在一些情况下，沟槽金属填充层241可使用 PVD、CVD、ALD、电镀、ELD或其他合适的沉积工艺或其组合来沉积。 沟槽金属填充层241可由任何合适的导电材料形成，诸如W、Ni、Ta、Ti、 Al、Cu、Co、TaN、TiN、Ru及/或其组合。在如图3所示的实施例中，除 其他功能之外，第一阻挡层232及第一衬层234亦可起到防止CMP研磨浆 渗透或穿透介于导孔金属填充层242与第二介电层222之间的界面而损坏或 腐蚀诸如接触部件2000的下覆结构的功能。
参照图1B、图9A、图9B及图9C，方法100包含方框120，在此执行 诸如CMP的平坦化工艺。于方框120处的操作提供具有平坦化顶表面的互 连结构200，使得附加互连结构可被形成于其上。在一些实施例中，于方框 120处的操作在于方框116处的操作之后执行；或于方框119处的操作之后 执行。
参照图1B，方法100包含方框112，在此执行进一步工艺。在一些实施 例中，进一步工艺包含用来形成在互连结构200之上的附加的互连结构的工 艺。举例而言，此些进一步工艺可包含另一CESL的沉积、另一介电层的沉 积、导孔开口的形成、沟槽的形成、阻挡层的沉积、衬层的沉积及金属填充 层的沉积。
在如图10至图13所示的另一替代实施例中，方法100可沉积导孔金属 填充层242，且不形成第一阻挡层232于导孔开口224及沟槽226的侧壁。 在此些实施例中，导孔金属填充层242由钨、钌或其他因氧气扩散而较不易 氧化的金属形成。在一实施方式中，于方框106处的沉积复位层228之后， 方法100可直接接续方框113、115、117及119。在那个例子中，导孔金属 填充层242沿着导孔开口224的侧壁直接沉积于复位层228及第二介电层 222上。此处的复位层228并没有太大的作用来复位接触部件2000的表面性 质，而是作为界面层的作用，以促进导孔金属填充层242与接触部件2000 的附着。虽然在图10至图13中示出了复位层228，但本公开不限于此，且 包含其中省略复位层228且导孔金属填充层242直接形成在接触部件2000 的经暴露的表面上的实施例。如图10所示出，类似于方框113处的操作，导孔金属填充层242以由下至上的方式形成，且具有凸出顶表面。然后，在 类似于方框115处的操作中，在图11的第二阻挡层237可顺应性地沉积于 第二介电层222的侧壁及导孔金属填充层242的凸出顶表面之上。在类似于 方框117处的操作中，在图12的第二衬层239可顺应性地沉积于第二阻挡 层237之上。之后，在类似于方框119处的操作中，在图12的沟槽金属填 充层241可沉积于第二衬层239之上。然后，在类似于方框120处的操作中， 工作件的顶表面使用诸如CMP的合适的工艺平坦化。注意的是，平坦化工 艺不直接适用于不衬覆(not lined)有任何阻挡层的导孔金属填充层242，而是 适用于沟槽金属填充层241、第二衬层239、第二阻挡层237及第二介电层 222。第二阻挡层237防止任何CMP(或平坦化化学物质)渗透/穿透介于导孔 金属填充层242及第二介电层222之间的界面，从而保护下层的接触部件(诸 如，接触部件2000)损坏。
现在参照图14A及图14B，本公开亦提供一种用于制造MEOL接触结 构的方法300。结合图15、图16、图17A、图17B、图18A、图18B、图19A、 图19B、图20A、图20B、图21A、图21B、图22A及图22B描述方法300， 其为根据本公开的方法300的各种实施例的在各个制造阶段的在工作件400 上的MEOL接触结构的局部剖面图。可以在方法300之前、期间及之后提 供其他步骤，并且对于方法300的附加实施例，可以移动、替换或取消所描 述的某些步骤。额外地，方法300中的操作可与方法100中的操作相似，且 一些细节可被省略。
现在参照图14A、图15及图16，方法300包含方框302，在此导孔开 口430形成在工作件400的第一介电层428中，以暴露诸如源极/漏极接触物 覆盖层424的接触部件。如图15所示出，工作件400包含基板402、鳍片(fin) 结构404、在鳍片结构404的通道区域之上的一或多个栅极结构410、在鳍 片结构404的源极/漏极区域之上的一或多个源极/漏极接触物420。由于基 板402、鳍片结构404及栅极结构410可类似于以上结合图2描述的基板， 因此在此将不重复其的详细描述。在一些实施例中，每个栅极结构410包含 栅极电极412、栅极覆盖层418及栅极自对准接触(self-aligned contact，SAC) 介电层421。此外，一或多个栅极间隙物可形成于栅极结构410的侧壁之上。 在如图15所示的实施方式中，第一间隙物414设置于栅极结构410的侧壁 上，且第二间隙物416设置于第一间隙物414之上。源极/漏极接触物420 可设置于介于两个栅极结构410之间，且可衬覆有阻挡层422。在一些实施 方式中，源极/漏极接触物420通过源极/漏极接触物覆盖层424覆盖(capped)。 在一些情况下，栅极覆盖层418及/或源极/漏极接触物覆盖层424可由金属 氮化物形成，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅 (TiSiN)、氮化硅钽(TaSiN)或其组合。在一些实施例中，源极/漏极接触物SAC 介电层426可形成于源极/漏极接触物覆盖层424之上。源极/漏极接触物SAC 介电层426可由含氧介电层形成，诸如氧化硅、氮氧化硅或碳氮氧化硅(silicon oxycarbonitride)。第一介电层428形成于源极/漏极接触物SAC介电层426 之上。在图15的第一介电层428类似于在图2中的第一介电层及第二介电 层212及222，且将不重复其的详细描述。注意的是，虽然方法300是结合 电连接到图15、图16、图17A、图17B、图18A、图18B、图19A、图19B、 图20A、图20B、图21A、图21B、图22A及图22B所示的源极/漏极接触 物420的接触结构的形成来描述的，半导体领域的通常知识者将理解方法 300适用于电耦合至栅极电极412的接触结构的形成。
参照图14A及图17A，方法300可从方框302跳过，直接至方框312， 在此导孔金属填充层432以由下至上使用CVD、ALD或其他合适的方法的 方式沉积于导孔开口430中。导孔金属填充层432直接接触第一介电层428 及源极/漏极接触物SAC介电层426的经暴露的侧壁，且不被任何可阻挡氧 气扩散的阻挡层保护。在一些实施例中，导孔金属填充层432可由不易氧化 的金属形成。在一些情况下，导孔金属填充层432可包含钨、钌或其他合适 的金属。
参照图14A及图17B，方法300包含方框304，在此复位层425选择性 地形成于经暴露的源极/漏极接触物覆盖层424之上。如以上关于方法100 上述，可需要或可不需要复位层425，以提供用于附接至要在方框306中形 成的SAM层的表面。在方框306处，SAM层(未图示)形成在源极/漏极接触 物覆盖层424之上。在形成有复位层425的实施例中，SAM层形成在复位 层425上。在没有形成复位层425的其他实施例中，SAM形成在源极/漏极 接触物覆盖层424上。由于在源极/漏极接触物覆盖层424之上形成的SAM 层防止第一阻挡层434的沉积，因此在方法300的方框308处，第一阻挡层 434选择性地沉积在源极/漏极接触物SAC介电层426的经暴露的侧壁及第 一介电层428的经暴露侧壁上。方法300亦包含方框310，在此SMA层被 移除。
参照图14A，在一些替代实施例中，方法300可包含取代方框304、306、 308及310的方框307。方法300的方框307包含选择性地沉积自对准阻挡 层于导孔开口430的侧壁之上。在此些替代实施例中，自对准阻挡层的前驱 物包含官能基，相较于对于源极/漏极接触物覆盖层424，上述官能基具有对 于第一介电层428及源极/漏极接触物SAC介电层426更大的亲和性，且可 用于以诸如CVD或ALD的合适的沉积工艺，选择性地仅在导孔开口430的 侧壁上形成自对准阻挡层。在一些实施例中，自对准阻挡层可包含诸如氧化 铝的含氧介电层或诸如APTES的自组装单层的官能基。由于自对准阻挡层 的自对准性质，因此在方框307结束时，经暴露的源极/漏极接触物覆盖层 424实质上没有自对准阻挡层。所得到的结构与图17B所示的结构的不同之 处在于，复位层425被省略，且自对准阻挡层具有与第一阻挡层434不同的 组分。在一些实施方式中，选择自对准阻挡层，使得其相较于氧化硅，较少 氧气向外扩散(oxygen out-diffusion)。额外地，在一些实施方式中，可在自对 准阻挡层的上沉积与上述衬层216类似的衬层，以改善界面附着性并防止氧 气扩散。
参照图14A及图17B，方法300可从方框310执行至方框312，在此金 属填充层436沉积在导孔开口430中。在一些实施例中，金属填充层436可 由任何合适的导电材料来形成，诸如W、Ni、Ta、Ti、Al、Cu、Co、TaN、 TiN及/或其他合适的导电材料。
现在参照图14A、图18A及图18B，方法300包含方框314，在此执行 平坦化工艺，使得形成于第一介电层428的顶表面之上的第一阻挡层434及 金属填充层436被移除。关于图18A所示的实施例，第一介电层428及金属 填充层436的顶表面是共面的(coplanar)。关于图18B所示的实施例，第一介 电层428、第一阻挡层434及金属填充层436的顶表面是共面的。
参照图14B、图19A及图19B，方法300包含方框316，在此第二介电 层438沉积于示于图19A中的导孔金属填充层432之上或沉积于示于图19B 中的导孔金属填充层436。第二介电层438可类似于示于图2的第一介电层 及第二介电层212及222，且将不重复其的详细描述。在一些情况下，可执 行平坦化工艺以提供具有经平坦化的顶表面的第二介电层438。
参照图14B、图20A及图20B，方法300包含方框318，在此沟槽440 形成在第二介电层438中，以暴露图20A中的导孔金属填充层432或暴露图 20B中的导孔金属填充层436(沿着第一阻挡层434的顶表面)。
参照图14B及图21A，方法300可从方框318执行至方框323，在此自 对准阻挡层444形成于在沟槽440中的第二介电层的侧壁之上。自对准阻挡 层444的形成及组份已经在上文进行描述，且将不在此重复。如图21所示， 自对准阻挡层444仅形成在第一介电层428及第二介电层438的表面上。导 孔金属填充层432的顶表面实质上没有自对准阻挡层444。在一些实施方式 中，可在自对准阻挡层444之上沉积与上述衬层216类似的衬层，以改善界面附着性并防止氧气扩散。
参照图14B及图21B，方法可从方框318执行至方框320，在此复位层 442形成在经暴露的导孔金属填充层436之上。从方框318，方法300可直 行至方框322，在此SAM层(未图示)形成于经暴露的导孔金属填充层436之 上，目的为在方框324中选择性沉积第二阻挡层446。然后，于方法300的 方框324处，除了通过SAM层覆盖的表面之外，第二阻挡层446选择性地 沉积于表面之上。在选择性地沉积第二阻挡层446之后，方法300包含用于 移除SAM层的方框326。在一些实施方式中，在移除SAM层之后，如果可 进一步改善界面附着性或防止氧气扩散，则可在第二阻挡层446之上沉积类 似于上述衬层216的衬层。
现在参照图14B、图22A及图22B，方法300可从方框323或方框328 中执行至方框328，在此沟槽金属填充层448形成在图22A中的自对准阻挡 层444之上或在图22B中的第二阻挡层446。如图22A及图22B，方法300 包含方框330，在此执行平坦化工艺以提供平坦的顶表面。
本文公开的互连结构、接触结构及方法提供了多个益处。在一些实施例 中，通过使用SAM来阻挡阻挡层或自对准阻挡层的形成，介于不同接触部 件或不同互连层之间的界面没有任何阻挡层，而接触导孔及沟槽的侧壁被阻 挡层衬覆。在此些实施例中，阻挡层预防氧气从介电层扩散，但不进入导电 路径以减少电阻。在导孔开口被暴露在沟槽的底表面上的一些其他实施例 中，导孔金属填充层以由下向上的方式选择性地沉积在导孔开口中，且在沟 槽中形成阻挡层衬覆(barrier-lined)的金属线。在这些实施例中，接触导孔之 上的阻挡层衬覆的金属线防止诸如CMP研磨浆的有害的工艺化学物质穿透 或渗透介于接触导孔与围绕接触导孔的介电层之间的界面。因此，阻挡层衬 覆的金属线可保护下覆结构不受工艺化学物质的损坏。
本公开提供许多不同的实施例。在一实施例中，提供一种互连结构。互 连结构包含在第一介电层中的第一接触部件；在第一介电层之上的第二介电 层；在第一接触部件之上的第二接触部件；介于第二介电层及第二接触部件 之间的阻挡层；以及介于阻挡层及第二接触部件之间的衬层。介于第一接触 部件及第二接触部件之间的界面包含衬层且没有阻挡层。
在一些实施例中，阻挡层包括钽、氮化钽、碳化钽、钛、氮化钛、碳化 钛或其组合。在一些实施例中，衬层包含钴、氮化钴、氮化钌或其组合。在 一些实施例中，互连结构进一步包含介于衬层及第一接触部件之间的导电 层。在一些实施方式中，导电层包括钌或钨。在一些情况下，第二接触部件 包含第一导电材料，且导电层包含不同于第一导电材料的第二导电材料。在 一些实施方式中，第一导电材料包括镍、钽、钛、铝、铜、钴、钌或钨。
在另一实施例中，提供一种互连结构。互连结构包括在第一介电层中的 第一接触部件；在第一介电层之上的第二介电层中的第二接触部件。第二接 触部件包括接触导孔部分、导线部分及第二阻挡层。接触导孔部分包含直接 在第一接触部件上的复位层及在复位层之上的第一金属填充层。导线部分包 含在第一金属填充层之上的第一阻挡层；在第一阻挡层之上的衬层；以及在 衬层之上的第二金属填充层。第二阻挡层设置在介于第二接触部件及第二介 电层之间。在一些实施例中，第一阻挡层包括钽、氮化钽、碳化钽、钛、氮 化钛、碳化钛或其组合。在一些实施例中，第二阻挡层包含钽、氮化钽、碳 化钽、钛、氮化钛、碳化钛或其组合。在一些实施例中，衬层包含钴、氮化 钴、氮化钌或其组合。在一些情况下，复位层包含钴或钌。在一些实施方式 中，第一接触部件包含第一导电材料，且复位层包含不同于第一导电材料的 第二导电材料。在一些情况下，第一接触部件及第二金属填充层由相同的导 电材料形成。在一些实施例中，导线部分的顶表面是平坦的，且接触导孔部 分的顶表面是凸出形状。
在又一实施例中，提供了一种方法。方法包含形成第一接触部件于第一 介电层中；形成导孔开口及沟槽于在第一介电层之上的第二介电层中；选择 性地形成第一阻挡层于导孔开口及沟槽的侧壁之上，使得第一接触部件的顶 表面没有第一阻挡层；沉积衬层于导孔开口及沟槽之中；以及沉积第一金属 填充层于衬层之上。
在一些实施方式中，选择性地形成第一阻挡层包含：沉积自组装单层 (SAM)于第一接触部件上；使用前驱物来沉积第一阻挡层于导孔开口的侧壁 之上；以及执行退火以移除SAM。SAM排斥前驱物。在一些情况下，选择 性地形成第一阻挡层包含：沉积复位层于第一接触部件之上；以及沉积自组 装单层(SAM)于复位层上。在一些实施例中，上述方法进一步包含在形成第 一阻挡层之后且在沉积衬层之前，沉积第二金属填充层于第一接触部件之上。在一些情况下，上述方法进一步包含沉积第二阻挡层于衬层之上。
前述概述数个实施例的部件，使得所属技术领域中技术人员可以更好地 理解本公开的方式。所属技术领域中技术人员应当理解的是，他们可以容易 地将本公开用作设计或修改其他工艺及结构的基础，以实现与本文介绍的实 施例相同的目的及/或达到相同的优点。所属技术领域中技术人员亦应该认识 到的是，这样的等效构造未脱离本公开的精神及范畴，且在不脱离本公开的 精神及范畴的情况下，它们可以在这里进行各种改变、替换及变更。

Claims (1)

1.一种互连结构，其包括：
一第一接触部件，于一第一介电层中；
一第二介电层，于该第一介电层之上；
一第二接触部件，于该第一接触部件之上；
一阻挡层，介于该第二介电层及该第二接触部件之间；以及
一衬层，介于该阻挡层及该第二接触部件之间，
其中，介于该第一接触部件及该第二接触部件之间的一界面包含该衬层，
其中，该界面没有该阻挡层。
CN202010771146.1A 2019-08-22 2020-08-04 互连结构 Pending CN112420667A (zh)

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