TW202201636A - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種半導體裝置的形成方法，包括形成導電部件與第一擊穿停止層，其中此導電部件具有第一頂面，以及其中此第一擊穿停止層具有與此第一頂面實質上齊平的第二頂面。此方法更包括形成電阻元件於此第一擊穿停止層上。此方法更包括蝕刻穿過此電阻元件的一第一部分以形成一第一溝槽，此第一溝槽露出此第一擊穿停止層的第二頂面與此電阻元件的第一側壁表面。此方法更包括形成第一導孔於此第一溝槽中，其中此第一導孔接觸此電阻元件的第一側壁表面。

Description

半導體裝置及其形成方法
本發明實施例是關於一種半導體裝置及其形成方法，特別是關於一種具有電阻元件的半導體裝置及其形成方法。
電子產業對體積較小與速度較快的電子裝置的需求不斷成長，且這些電子裝置可同時支援大量且日益複雜的功能。因此，製造低成本、高效能、以及低耗能的積體電路為半導體產業中持續的趨勢。目前為止，藉由縮小半導體積體電路的尺寸（例如使部件尺寸最小化）可達成大部份的上述目標，並從而改善產能並減少相關成本。然而，縮小尺寸亦增加半導體製程的複雜度。結果，增加了製造出可靠的電子裝置的挑戰性。
因此，為了實現半導體積體電路與裝置的持續演進，便需要在半導體製造製程和技術方面取得類似的進步。然而，現有技術尚未完全滿足所有方面。
本揭露提供一種半導體裝置的形成方法，此方法包括形成導電部件與第一擊穿停止層，其中此導電部件具有第一頂面，以及其中此第一擊穿停止層具有與此第一頂面實質上齊平的第二頂面。接著，形成電阻元件於此第一擊穿停止層上。接著，蝕刻穿過此電阻元件的一第一部分以形成一第一溝槽，此第一溝槽露出此第一擊穿停止層的第二頂面與此電阻元件的第一側壁表面。接著，形成第一導孔於此第一溝槽中，其中此第一導孔接觸此電阻元件的第一側壁表面。
本揭露提供一種半導體裝置的形成方法，包括形成第一擊穿停止層與第二擊穿停止層於設置於基板上的第一介電層中，其中此第一擊穿停止層與此第二擊穿停止層實質上彼此齊平。此方法更包括沉積複數個層於此第一擊穿停止層與此第二擊穿停止層上，此複數個層包括電阻層。接著，形成第一溝槽，其露出此第一擊穿停止層，以及此第二溝槽，其露出此第二擊穿停止層。接著，形成第一導孔於此第一溝槽中，以及第二導孔於此第二溝槽中，其中此第一導孔接觸此電阻層的第一區域，以及其中此第二導孔接觸此電阻層的第二區域。
本揭露提供一種半導體裝置，此裝置包括第一金屬線，以及具有與此第一金屬線的第二頂面實質上齊平的第一頂面的第一擊穿停止層。此半導體裝置更包括電阻元件，設置於此第一擊穿停止層上，以及第一導孔，接觸此第一擊穿停止層的此第一頂面以及此電阻元件的多個第一側壁表面。
以下內容提供了許多不同的實施例或範例，用於實施所提供之標的之不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本揭露實施例在不同範例中可重複使用參考數字及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述圖示中一個（些）元件或部件與另一個（些）元件或部件之間的關係，這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露大致上導向包括電阻元件的半導體裝置的結構與相關形成方法，其中電阻元件的功能為電阻器。在一些情況下，電阻元件可形成為後端(back-end-of line, BEOL)製程的一部分，舉例來說，介於多層金屬互連結構的金屬層之間。多層金屬互連結構可用來將各種前端(front-end-of line, FEOL)裝置（例如：電晶體）彼此互連，並且連接至電阻元件以形成包括電阻元件的積體電路。在一些例子中，本文揭露的電阻元件可形成為類比電路(analog circuit)的一部分。然而，所揭露的電阻元件通常可應用於各種種類的使用電阻器的電路。
在至少一些現有的實施方法中，當電阻尺寸下降時，電阻器均勻性（包括其製造與電阻值）則變差。舉例來說，在BEOL製程中，可使用耦合至導孔的金屬互連層製造與電阻元件的電性連接，其中導孔與電阻元件接觸。然而，在至少一些現有的實施方式中，接觸電阻元件的導孔延伸進入電阻元件中（例如約10至40埃），且終止於電阻元件中。此外，導孔延伸進入電阻元件中的量可隨著導孔的不同而改變，舉例來說，取決於用來形成在其中形成導孔的導孔凹槽的導孔蝕刻製程。此現象可稱為凹槽深度變化，且這樣的變化將為電阻均勻性（例如：包括電阻值）帶來直接的衝擊。這些變化將降低裝置與電路的效能及可靠性。此外，隨著電阻器尺寸的不斷縮小，可預期凹槽深度變化的挑戰將增加。因此，現有的技術尚未證明在所有方面皆完全令人滿意。
本揭露的實施例提供優於現有技術的優點，儘管應當理解，其他實施例可以提供不同的優點，在此並非所有優點都需要被討論，並且任何實施例都不一定需要特定的優點。舉例來說，本文討論的實施例包括具有增強的均勻性的電阻元件的半導體裝置的結構以及相關的形成方法。在各種例子中，為了解決某些現有實現方式中存在的凹槽深度變化問題，本揭露的實施例提供設置於電阻元件下並且直接設置於用來接觸電阻元件的導孔下的擊穿停止層(punch stop layer, PSL)。在各種實施例中，如同以下將更詳細描述，導孔可擊穿電阻元件（以及一層或多層其他層）且停止在擊穿停止層上。因此，比起具有終止於電阻元件中的某個不確定且變化的位置的導孔，接觸電阻元件的導孔可完全穿過其所接觸的相應的電阻元件，並停止在下方的擊穿停止層上。結果，導孔凹槽深度變化問題可被忽略，而同時提升電阻器均勻度，尤其是對於高縮比(highly scaled)的電阻器尺寸。藉由閱讀本揭露，其他實施例和優點對於本發明所屬技術領域中具有通常知識者來說將是顯而易見的。
根據各種實施例，第1圖繪示製造具有增強的均勻度的電阻元件的方法100。方法100的描述參照第2至7圖，其根據第1圖中的方法100的各種階段的半導體裝置200的一實施例提供剖面視圖。應理解的是，方法100包括具有互補式金屬氧化物半導體(complementary-metal-oxide-semiconductor, CMOS)技術製程流程的步驟，且因此在本文只簡單地描述。此外，可在方法100之前、之後及／或期間執行額外的步驟。此外，應注意的是，方法100的製程步驟，包括任何參照圖式的敘述僅為示例，並非旨在限制超出以下專利申請範圍中所具體敘述的內容。
方法100從方框102開始，其提供基板。參照第2圖的例子，在方框102的一實施例中，提供基板202。在一些實施例中，基板202可為半導體基板，例如矽基板。基板202可包括各種層，包括形成於半導體基板上的導電層或絕緣層。基板202可包括各種摻雜組成，取決於本發明所屬技術領域中所習知的設計要求。基板202亦可包括其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)、或金剛石。替代地，基板202可包括化合物半導體及／或合金半導體。此外，基板202可以可選地包括磊晶層(epi-layers)，可為了提高性能而為應變的(strained)，可包括絕緣層上覆矽(silicon-on-insulator, SOI)結構，及／或具有其他適合的增強特徵。
在一些實施例中，在基板202中及／或之上形成各種裝置元件。可形成於半導體基板202中及／或之上的各種裝置元件的例子包括金屬―氧化物―半導體場效電晶體(metal-oxide-semiconductor field-effect transistors, MOSFETs)、互補式金屬氧化物半導體電晶體、雙極性接面型電晶體(bipolar junction transistors, BJT)、高壓電晶體、高頻電晶體、P型通道場效電晶體及／或N型通道場效電晶體(PFETs, NFETs)、二極體、其他適合的元件、或上述之組合。在一些實施例中，各種裝置元件包括FEOL裝置，如上所述。可執行各種製程以形成各種裝置元件，例如沉積、蝕刻、佈植、光微影、退火、平坦化、一道或多道其他可應用的製程、或上述之組合。此外，在一些實施例中，可在基板202中形成隔離部件以定義且隔離形成於基板202中及／或之上的各種裝置元件。隔離元件包括例如淺溝槽隔離 (shallow trench isolation, STI) 部件或矽局部氧化(local oxidation of silicon, LOCOS)部件。
方法進行至方框104，其中形成介電層。在一些實施例中，介電層包括層間介電質(ILD)層。再參照第2圖，在方框104的一實施例中，在裝置200上形成介電層204。在一些實施例中，介電層204的材料包括例如正矽酸四乙酯(tetraethylorthosilicate, TEOS)氧化物、含碳氧化矽、氧化矽、多孔介電材料、未摻雜的矽酸鹽玻璃、或者例如硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、 氟矽酸鹽玻璃(fluorinated silicate glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼矽酸鹽玻璃(boron doped silicon glass, BSG) 的摻雜的氧化矽、另一種適合的低介電常數或超低介電常數介電材料、一種或多種其他適合的介電材料、或上述的組合。
方法進行至方框106，其中形成導電部件與擊穿停止層(PSL)。參照第2圖的例子，在方框106的一實施例中，導電部件206與擊穿停止層(PSLs)208、210形成於介電層204中。導電部件206包括導線，其提供金屬互連結構的一部分，其可包括其他導線以及導孔。在各種實施例中，擊穿停止層208、210並非金屬互連結構的一部分（例如：且可能並非為電性活躍(electrically active)的），而是在電阻元件下方以及直接於用來接觸電阻元件的導孔下方提供蝕刻停止層（例如：用於導孔蝕刻製程），其中這樣的導孔可能擊穿電阻元件（以及一層或多層其他的層）且停止在擊穿停止層208、210上。導電部件206可形成於裝置200的邏輯區205中，且擊穿停止層208、210可形成於裝置200的電阻區207中。在一些情況下，起初可使用光微影及蝕刻製程的組合在介電層204中形成溝槽。溝槽可定義每個邏輯區205以及電阻區207中的區域，在此將分別形成導電部件206與擊穿停止層208、210。
在一些實施例中，可用導電材料填充邏輯區205中的溝槽，例如銅、鈷、鎢、鈦、鎳、金、鉑、矽化物、另一種適合的導電材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、電鍍製程、無電電鍍 (electroless plating)製程、一道或多道其他可用的製程、或上述的組合來沉積用來填充邏輯區205中的溝槽的導電材料。可用導電材料填充電阻區207中的溝槽，例如鋁、銅、其他適合的金屬材料、或上述的組合。在一些例子中，可替代地使用鈷、鎢、鈦、鎳、金、鉑、矽化物、其他適合的金屬材料、或上述的組合來填充電阻區207中的溝槽。可使用CVD製程、ALD製程、PVD製程、電鍍製程、無電電鍍製程、一道或多道其他可用的製程、或上述的組合來沉積用來填充電阻區207中的溝槽的導電材料。
使用適合的導電材料填充邏輯區205與電阻區207中的溝槽之後，可執行化學機械研磨(CMP)製程（平坦化製程）以從溝槽的外部移除多餘的導電材料。因此，溝槽中的導電材料的剩餘部分形成導電部件206（在邏輯區205中）以及擊穿停止層208、210（在電阻區207中）。在平坦化製程之後，導電部件206、擊穿停止層208、210、以及介電層204的頂面可實質上共平面（齊平）。應注意的是，在各種實施例中，可同時形成導電部件206與擊穿停止層208、210。因此，在一些例子中，擊穿停止層208、210的形成製程可實質上與導電部件206的形成製程相同，如上所述。在至少一個例子中，擊穿停止層208、210的厚度可實質上與導電部件206的厚度相同，因為可同時以相同製程來製造用來定義將在其中形成導電部件206與擊穿停止層208、210的區域的溝槽。擊穿停止層208、210的其他尺寸（例如：俯視面積(top view area)）將取決於隨後形成的電阻元件的俯視面積，以下將更詳細地描述。在一些實施例中，導電部件206包括後段(back-end)多層金屬互連結構的第三至第七層金屬線之一。此外，應理解的是，雖然顯示單一的導電部件206，但在不背離本揭露的範圍的情況下可使用更多導電部件。同樣地，雖然顯示兩個擊穿停止層208、210，應當理解在不背離本揭露的範圍的情況下可使用更多或更少擊穿停止層。此外，在各種實施例中，可同時執行形成各個導電部件206以及擊穿停止層208、210的步驟（例如：包括圖案化且蝕刻溝槽、填充導電材料、以及平坦化製程的其中一項或多項），或者分開執行形成各個導電部件206以及擊穿停止層208、210的步驟。舉例來說，在一些情況下，若使用相同材料形成各個導電部件206以及擊穿停止層208、210，則可同時執行形成導電部件206以及擊穿停止層208、210的步驟。在其他例子中，若使用不同材料形成各個導電部件206以及擊穿停止層208、210，則分開執行形成導電部件206以及擊穿停止層208、210的步驟。
在一些實施例中，可在導電部件206及介電層204之間，及／或擊穿停止層208、210介電層204之間形成阻障層，以避免用來形成導電部件206以及擊穿停止層208、210的導電材料的擴散。舉例來說，可在沉積用來形成導電部件206以及擊穿停止層208、210的導電材料之前在邏輯區205及電阻區207中的溝槽的側壁與底面上沉積阻障層。這樣的阻障層（若有的話）可包括氮化鉭、氮化鈦、一種或多種其他適合的材料、或上述的組合。
如前所述，導電部件206包括導線，其提供金屬互連結構的一部分，此互連結構可包括其他導線以及導孔。形成於基板202中及／或之上的各種裝置元件，如上所述，可藉由形成於半導體基板202上的多層金屬互連結構來互相連接。結果，形成積體電路裝置。積體電路裝置可包括邏輯裝置、記憶體裝置（例如：DRAMs, SRAMs）、射頻(RF)裝置、輸入／輸出(I/O)裝置、系統晶片(system-on-chip, SoC)裝置、影像感測裝置、一種或多種其他可應用的裝置、或上述的組合。除了互相連接各種FEOL裝置之外，多層金屬互連結構也可用於將一種或多種電阻元件彼此連接及／或連接至各種FEOL裝置，以形成包括一種或多種電阻元件的積體電路。
方法100進行至方框108，其中執行薄膜沉積製程。再參照第2圖的例子，在方框108的實施例中，沉積一層或多層（包括電阻層）在裝置200上，包括介電層204、導電部件206、以及擊穿停止層208、210上。舉例來說，第一阻障層212可沉積於裝置200上，包括在介電層204、導電部件206、以及擊穿停止層208、210上。在一些實施例中，形成第一阻障層212的材料與介電層204不同。第一阻障層212可包括碳化矽(SiC)、氮摻雜碳化矽、氧摻雜碳化矽、氮化矽(SiN)、氮氧化矽(SiON)、氧化矽、一種或多種其他適合的材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積第一阻障層212。在一些實施例中，可在第一阻障層212上形成介電層214。在一些情況下，介電層214可包括正矽酸四乙酯(TEOS)氧化物層。此外，或者替代地，介電層214可包括含碳氧化矽、氧化矽、多孔介電材料、無摻雜矽化物玻璃、或者例如BPSG、FSG、PSG、BSG的摻雜氧化矽、其他適合的低介電常數或超低介電常數介電材料、一種或多種其他適合的介電材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積介電層214。
形成介電層214之後，在各種實施例中，於介電層214上沉積電阻層216。在一些實施例中，電阻層216包括氮化鉭(TaN)、氮化鈦(TiN)、非晶矽、一種或多種其他適合的材料、或上述的組合。更普遍地，在一些實施例中，電阻層216由含氮材料形成。在一些例子中，電阻層216的氮的原子濃度在約40%至約70%的範圍。在一些實施例中，使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積電阻層216。可圖案化電阻層216以隨後形成電阻元件，如以下所詳細描述。
在一些實施例中，電阻層216比導電部件206薄。電阻層216的厚度對導電部件206的厚度的比例可在約1/20至約1/15的範圍。在一些情況下，若此比例大於約1/15，則電阻層216所具有的電阻對於一些應用來說可能不夠高。在一些其他的情況下，若此比例小於約1/20，則可能需要為了一些應用而改善電阻層216的品質與可靠性。僅作為示例，在一些實施例中，電阻層216的厚度可等於約45埃(Angstroms)。更普遍地，在一些實施例中，舉例來說，電阻層216的厚度可在約40埃至約70埃的範圍，以提供目標的片電阻(sheet resistance)（電阻率／厚度）。在一些例子中，若電阻層216的厚度大於約70埃，則電阻層216可能具有太低的電阻而無法達到目標片電阻。替代地，在一些情況下，若電阻層216的厚度小於約40埃，則電阻層216的品質或可靠性可能不適用於某些應用。通常，當電阻層216的厚度下降，則電阻層216的電阻值上升。在一些實施例中，電阻層216的目標片電阻在約500至900歐姆每平方(Ohms-per-square)的範圍。
形成電阻層216之後，在一些實施例中，可在電阻層216上沉積第二阻障層218。在一些實施例中，第二阻障層218由與第一阻障層212相同的材料形成。然而，在一些情況下，第二阻障層218可由與第一阻障層212不同的材料形成。如同第一阻障層212，第二阻障層218可包括碳化矽、氮摻雜碳化矽、氧摻雜碳化矽、氮化矽、氮氧化矽、氧化矽、一種或多種其他適合的材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積第二阻障層218。在一些實施例中，可在第二阻障層218上形成介電層220。在一些例子中，介電層220可由與介電層214相同的材料形成。然而，在一些情況下，介電層220可由與介電層214不同的材料形成。如同介電層214，介電層220可包括TEOS氧化物層。此外，或者替代地，介電層220可包括含碳氧化矽、氧化矽、多孔介電材料、無摻雜矽化物玻璃、或者例如BPSG、FSG、PSG、BSG的摻雜氧化矽、其他適合的低介電常數或超低介電常數介電材料、一種或多種其他適合的介電材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積介電層220。
在一些實施例中，第一阻障層212的厚度與第二阻障層218的厚度實質上相同。因此，在各種實施例中，第一阻障層212的厚度對第二阻障層218的厚度的比例可介於約0.9至約1.1的範圍。僅作為示例，第一阻障層212的厚度與第二阻障層218的厚度可在介於約90埃至約110埃的範圍（例如：約100埃）。在一些例子中，若第一阻障層212的厚度與第二阻障層218的厚度小於90埃，在後續形成導電接觸部件（例如：方法100的方框118）的過程中可能形成多餘的矽化物，導致漏電流增加且裝置效能下降。在一些情況下，若第一阻障層212的厚度與第二阻障層218的厚度大於約110埃，在後續的導孔蝕刻製程（例如：方法100的方框116）中可能較難控制蝕刻深度。同樣地，在一些實施例中，若第一阻障層212的厚度對第二阻障層218的厚度的比例在介於約0.9至約1.1的範圍之外，則在後續的導孔蝕刻製程（例如：方法100的方框116）的蝕刻深度可能難以控制。
在一些情況下，介電層220的厚度大於介電層214的厚度。在一些實施例中，介電層220的厚度可大於介電層214的厚度，以在後續的圖案化步驟（方框110）的蝕刻製程期間提供保護，以防止介電層220發生更大的凹陷（相較於介電層214），如以下所述。在薄膜沉積製程之後，且在後續的圖案化製程之前，介電層220的厚度對介電層214的厚度的比例可在介於約1.4與1.6之間的範圍。在一些情況下，若介電層220的厚度對介電層214的厚度的比例在介於約1.4與1.6之間的範圍之外，則在後續的導孔蝕刻製程（例如：方法100的方框116）中可能較難控制蝕刻深度，及／或介電層220或介電層214可能無法提供足夠的電性隔離或者提供足夠的保護以避免被相鄰的層施加壓力，其可能破壞電阻層216。此外，若介電層220太薄，則介電層220在後續的圖案化步驟（方框110）的蝕刻製程期間可能會非刻意地完全被消耗，且電阻層216可能被破壞。在一例子中，介電層220的厚度可在介於約270埃至約330埃的範圍（例如：約300埃），且介電層214的厚度可在介於約180埃至約220埃的範圍（例如：約200埃）。
關於電阻層216，在一些實施例中，電阻層216的厚度對第一阻障層212（或者對第二阻障層218）的厚度的比例可在介於約0.4與0.5之間的範圍。在一些實施例中，在薄膜沉積製程之後，且在後續的圖案化製程之前，電阻層216的厚度對介電層220的厚度的比例可在介於約0.1與0.2之間的範圍。在一些實施例中，在薄膜沉積製程之後，且在後續的圖案化製程之前，電阻層216的厚度對介電層214的厚度的比例可在介於約0.2與0.3之間的範圍。在各種實施例中，若電阻層216的厚度對各個其他層（例如：第一阻障層212、第二阻障層218、介電層220、介電層214）的厚度比例在上述提到的範圍之外，則在後續的導孔蝕刻製程（例如：方法100的方框116）的蝕刻深度可能難以控制，且電阻層可能具有太低的電阻而無法達到目標片電阻（例如：如果電阻層216太厚），或者電阻層（或一層或多層其他相鄰的層）的品質或可靠性可能不適用於某些應用（例如：如果電阻層216或其他相鄰的層太薄）。此外，如上所述，在各個實施例中可形成第一阻障層212與第二阻障層218，以在後續的導電接觸部件形成的期間減少多餘的矽化物的形成，其可能有助於減少穿過由多餘的矽化物所提供的通道的漏電流，從而改善裝置效能。
方法進行至方框110，其執行圖案化製程。參照第2圖與第3圖，在方框110的一實施例中，執行圖案化製程以提供電阻元件216A。電阻元件216A的形成過程可包括光微影及蝕刻製程的適合的組合。舉例來說，可在介電層220上沉積光阻層並使用光微影製程圖案化，以提供將會定義所需的電阻元件216A的幾何形狀（例如：俯視圖形狀）的圖案化光阻層。電阻元件216A的俯視圖可具有任何適合的形狀。舉例來說，電阻元件216A的俯視圖具有矩形形狀或正方形形狀。形成圖案化光阻層之後，執行蝕刻製程（例如：乾式蝕刻、濕式蝕刻、或上述的組合）。在一些實施例中，蝕刻製程移除介電層220、第二阻障層218以及電阻層216的未被圖案化光阻層保護的部分（例如：在電阻區207之外的部分）以提供圖案化介電層220A、圖案化第二阻障層218A以及電阻元件216A。在一些實施例中，蝕刻製程亦可部分地蝕刻介電層214露出的部分，如圖所示。在一些實施例中，蝕刻製程可在未被圖案化光阻層所保護的區域（例如：在電阻區207之外的部分，例如在邏輯區205中）中凹蝕介電層214至凹蝕深度「R1」。在一些情況下，凹蝕深度「R1」在介於約90埃與110埃之間的範圍（例如：約100埃）。亦應注意的是，在一些實施例中，蝕刻製程可消耗圖案化光阻層（例如：在電阻區207中）且部分地圖案化介電層220A至凹蝕深度「R2」，使得圖案化介電層220A的厚度小於介電層220在蝕刻製程之前的厚度。在一些情況下，凹蝕深度「R2」在介於約180埃與220埃之間的範圍（例如：約200埃）。此外，在各種實施例中，在形成電阻元件216A的方框110的圖案化製程期間，介電層214與第一阻障層212可用來保護介電層204、導電部件206、以及擊穿停止層208、210。
在方框110的圖案化製程之後，包括凹蝕介電層214（在邏輯區205中）以及凹蝕介電層220A（在電阻區207中）之後，一些厚度比例會與先前（例如：在圖案化製程之前）所述的範圍有所不同。舉例來說，在圖案化製程（方框110）之後，介電層220A的厚度對介電層214（在邏輯區205中）的厚度的比例可在介於約0.9與1.1之間的範圍。亦即，在圖案化製程之後，介電層220A的厚度與介電層214（在邏輯區205中）的厚度可實質上相同。在一些例子中，在圖案化製程（方框110）之後，介電層220A的厚度與介電層214（在邏輯區205中）的厚度可在介於約90埃與110埃之間的範圍（例如：約100埃）。作為進一步的例子，在圖案化製程（方框110）之後，介電層220A的厚度對介電層214（在電阻區207中）的厚度的比例可在介於約0.4與0.6之間的範圍。亦即，在圖案化製程之後，介電層220A的厚度大約可為介電層214（在電阻區207中）的一半厚度。在一些例子中，在圖案化製程（方框110）之後，介電層220A的厚度可在介於約90埃與110埃之間的範圍（例如：約100埃），且介電層214（在電阻區207中）的厚度可在介於約180埃與220埃之間的範圍（例如：約200埃）。在一些情況下，若介電層220A的厚度對介電層214（在電阻區207中）的厚度的比例在介於約0.4至約0.6的範圍之外，則在後續的導孔蝕刻製程（例如：方法100的方框116）中可能較難控制蝕刻深度，及／或介電層220A或介電層214可能無法提供足夠的電性隔離或者提供足夠的保護以避免被相鄰的層施加壓力，其可能破壞電阻層216A。此外，在圖案化製程（方框110）之後，在一些實施例中，電阻層216A的厚度對介電層220A的厚度的比例可在介於約0.4與0.5之間的範圍。在一些實施例中，若電阻層216A的厚度對介電層220A的厚度的比例在所提到的範圍之外（在圖案化製程之後），在後續的導孔蝕刻製程（例如：方法100的方框116）的蝕刻深度可能難以控制，電阻層可能具有太低的電阻而無法達到目標片電阻（例如：若電阻層216太厚），或者電阻層及／或介電層220A的品質或可靠性可能不適用於某些應用（例如：若電阻層216及／或介電層220A太薄）。
方法進行至方框112，其中沉積介電層。參照第3圖與第4圖的例子，在方框112的實施例中，在裝置200上沉積介電層402。在一些實施例中，介電層402包括TEOS氧化物、含碳氧化矽、氧化矽、多孔介電材料、無摻雜矽化物玻璃、或者例如BPSG、FSG、PSG、BSG的摻雜氧化矽、其他適合的低介電常數或超低介電常數介電材料、一種或多種其他適合的介電材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積介電層402。在一些實施例中，用來形成介電層402的材料與用來形成介電層204的材料相同。在一些實施例中，介電層402的厚度可大於約1400埃。舉例來說，在一種情況下，介電層402的厚度可為約1410埃。在各種實施例中，可選擇介電層402的厚度以為電阻元件216A提供足夠的保護，且提供足夠空間形成電阻元件216A，並且為在多層金屬互連結構中的相鄰的金屬層中的金屬線之間提供足夠的分隔（例如：避免串擾(crosstalk)）。舉例來說，在一些實施例中，所提供的金屬互連層「Mx」以及垂直相鄰的金屬互連層「Mx+1」之間的距離可等於至少約1500埃。
方法進行至方框114，其中沉積抗反射塗層與阻障層。參照第4圖的例子，在方框114的實施例中，在介電層402上沉積抗反射塗層(anti-reflective coating, ARC)404，且在抗反射塗層404上沉積阻障層406。在一些實施例中，抗反射塗層404包括SiN、SiON、SiOC、SiCN、SiOCN、另一種適合的材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積抗反射塗層404。在一些實施例中，阻障層406包括TiN、TaN、含氮層、另一種適合的材料、或上述的組合。可使用CVD製程、ALD製程、PVD製程、一道或多道其他可用的製程、或上述的組合來沉積阻障層406。在一些實施例中，抗反射塗層404的厚度在介於約270與330埃之間的範圍（例如：約300埃）。在一些例子中，阻障層406的厚度可大於抗反射塗層404的厚度。舉例來說，在一些實施例中，阻障層的厚度可在介於約340與420埃之間的範圍（例如：約380埃）。亦應注意，因為存在圖案化介電層220A、圖案化第二阻障層218A以及在電阻區207中的電阻元件216A，介電層402、抗反射塗層404、以及阻障層406可包括電阻區207中的凸起部分(raised section)408，其通常遵循下方的表面輪廓(contour)。
方法進行至方框116，其中形成用於導線及導孔的溝槽。在一些實施例中，可使用光微影及蝕刻製程的適合組合來形成導線與導孔的溝槽（例如：濕式蝕刻、乾式蝕刻、或上述的組合）。參照第4圖與第5圖，在方框116的實施例中，於邏輯區205中形成的溝槽包括導線溝槽部分502與導孔溝槽部分504，於電阻區207中形成的第一溝槽包括導線溝槽部分506與導孔溝槽部分508，以及於電阻區207中形成的第二溝槽包括導線溝槽部分510與導孔溝槽部分512。
在一些實施例中，可首先藉由蝕刻穿過阻障層406、抗反射塗層404以及介電層402的部分來形成導線溝槽部分502、506、510。舉例來說，導線溝槽部分502、506、510具有第一寬度「W1」以及第一高度「H1」。在一些例子中，因為電阻區207中的凸起部分408，導線溝槽部分506、510可以相對於導線溝槽部分502偏移垂直距離「Z」。形成導線溝槽部分502、506、510之後，在一些實施例中，可形成導孔溝槽部分504、508、512。舉例來說，可藉由蝕刻穿過介電層402的另一個部分來形成導孔溝槽部分504，以及蝕刻穿過介電層214和第一阻障層212的部分以露出導電部件206的頂面。藉由蝕刻穿過介電層402的另一個部分來形成導孔溝槽部分508、512，以及蝕刻穿過圖案化介電層220A、圖案化第二阻障層218A、電阻元件216A、介電層214以及第一阻障層212的部分以露出擊穿停止層208、210的頂面。應注意的是，導孔溝槽部分508、512的形成亦露出電阻元件216A的側壁表面。
因此，擊穿停止層208、210可在用來形成導孔溝槽部分508、512的蝕刻製程期間有效地作為蝕刻停止層。在各種實施例中，用來作為擊穿停止層208、210的材料（例如：鋁、銅等）所具有的蝕刻速率可不同於（例如：低於）形成於擊穿停止層208、210上方的一層或多層（例如：介電層214、第一阻障層212、及／或其他設置於擊穿停止層208、210上的層），從而提供擊穿停止層208、210的蝕刻停止功能。應注意的是，蝕刻穿過各種層以形成導線溝槽部分與導孔溝槽部分的步驟可等效地稱為「擊穿」各種層。因此，擊穿停止層208、210的蝕刻停止功能可等效地稱為擊穿停止功能。相較於導孔終止於電阻元件中的某個不確定且變化的位置的至少一些現有的實施方法，藉由具有完全擊穿電阻元件且停止在下方的擊穿停止層208、210上的導孔溝槽部分508、512，導孔凹槽深度變化的問題可被忽略，而同時改善電阻不均勻性。亦應注意的是，導孔溝槽部分504、508、512具有第二寬度「W2」。在一些情況下，第二寬度「W2」小於第一寬度「W1」。在一些實施例中，導孔溝槽部分504具有第二高度「H2」，且導孔溝槽部分508、512具有第三高度「H3」，其中第三高度「H3」大於第二高度「H2」。
方法進行至方框118，其中執行金屬沉積製程。參照第5圖與第6圖的例子，在方框118的實施例中，在裝置200上以及在方框116形成的各個導線溝槽部分502、506、510與導孔溝槽部分504、508、512之中沉積金屬層602。因此，沉積的金屬層602接觸導電部件206露出的頂面、電阻元件216A露出的側壁表面（提供與電阻元件216A的接觸）以及擊穿停止層208、210露出的頂面。在一些實施例中，金屬層602包括銅。在一些情況下，金屬層602包括另一種導電材料，像是鋁、鈷、鎢、鈦、鎳、金、鉑、矽化物、其他適合的導電材料、或上述的組合。在一些例子中，可藉由電化學沉積或電化學電鍍（例如：電鍍(electroplating)）來沉積金屬層602。替代地，可使用CVD製程、ALD製程、PVD製程、無電電鍍製程、一道或多道其他可用的製程、或上述的組合來沉積金屬層602。在一些情況下，用於金屬層602的材料可與用於導電部件206與擊穿停止層208、210的其中之一或兩者的材料相同。替代地，用於金屬層602的材料可與用於導電部件206與擊穿停止層208、210的材料不同。
在一些實施例中，亦可在金屬層602以及導線溝槽部分502、506、510與導孔溝槽部分504、508、512的側壁／底面之間形成阻障層，以避免金屬層602的擴散。舉例來說，可在沉積金屬層602之前於導線溝槽部分502、506、510與導孔溝槽部分504、508、512的側壁與底面上沉積阻障層。這樣的阻障層（若有的話）可包括氮化鉭、氮化鈦、一種或多種其他適合的材料、或上述的組合。
方法進行至方框120，其中執行平坦化製程。參照第6圖與第7圖的例子，在方框120的實施例中，可執行CMP製程（平坦化製程）以從溝槽（導線溝槽部分502、506、510與導孔溝槽部分504、508、512）的外部移除金屬層602的多餘部分，並且平坦化裝置200的頂面。CMP製程亦可移除抗反射塗層404與阻障層406的剩餘部分，同時露出介電層402的頂面。特別地，金屬層602的沉積與後續的CMP製程用於形成與導孔704耦合的導線702，與導孔708耦合的導線706以及與導孔712耦合的導線710。在各種實施例中，藉由導線706與導孔708提供與電阻元件216A的第一電性連接，並且藉由導線710與導孔712提供與電阻元件216A的第二電性連接。此外，藉由導線702與導孔704提供與導電部件206的單獨的電性連接。在CMP製程之後，導線702、706、710的頂面與介電層402的頂面可實質上共平面。在各種實施例中，可在金屬互連層「Mx」中形成導電部件206，並且可在相鄰的金屬互連層「Mx+1」中形成導線702、706、710。此外，可在與導電部件206相同的金屬互連層「Mx」中形成擊穿停止層208、210。
亦應注意的是，電阻元件216A可電性連接至相鄰的金屬線及／或導孔以活化（例如：包括作為主動電路的一部分）電阻元件216A。舉例來說，電阻元件216A的第一端點可藉由耦合至電阻元件216A的第一端點的導線706與導孔708、耦合至導電部件206的導線702與導孔704、以及將導線706耦合至導線702的一個或多個水平及／或垂直互連線來連接至導電部件206（在金屬互連層「Mx」中）。同樣地，電阻元件216A的第二端點可藉由耦合至電阻元件216A的第二端點的導線710與導孔712、耦合至另一個導電部件的導線與導孔、以及將導線710耦合至連接另一個導電部件的導線的一個或多個水平及／或垂直互連線來連接至另一個導電部件（在金屬互連層「Mx」中）。
半導體裝置200可進行進一步的製程，以形成本發明所屬技術領域中所習知的各種部件及區域。舉例來說，後續的製程可在基板202上形成額外的導孔、導線、電阻元件、阻障層、層間介電質、或其他適合的層。進一步地舉例，本文所揭露的多層金屬互連結構可包括垂直互連，例如導孔或接觸件，以及水平互連，例如金屬線。各種互連部件可使用各種導電材料，例如銅、鎢、矽化物、或以上揭露的其他導電材料。在一例子中，使用鑲嵌(damascene)及／或雙鑲嵌(dual damascene)製程以形成所揭露的多層金屬互連結構。此外，可在方法100之前、之後或期間實施額外的製程步驟，且根據方法100的各種實施例，上述的一些製程步驟可被取代或刪減。此外，雖然方法100已顯示並描述為包括單一電阻元件，應當理解為可能包括其他裝置組成。在一些實施例中，可使用方法100來製造包括複數個電阻元件的裝置200。
現在參照第8圖，其繪示如第7圖所示的裝置200的電阻區207的俯視圖。此外，第7圖中顯示電阻區207的對應於第8圖的剖面A-A’的剖面圖。為了能夠清楚地討論，電阻區207的俯視圖省略了一些層。特別地，電阻區207的俯視圖繪示電阻元件216A、擊穿停止層208、210、導孔708以及導孔712。如第8圖的上圖所示，各個擊穿停止層208、210可具有實質上與三個下方的電阻元件216A的側邊對齊的三個側邊。如上所述，各個導孔708、 712提供至電阻元件216A的電性接觸。亦應注意的是，可在上文所述的方框110的圖案化製程期間定義電阻元件216A的俯視形狀／面積（例如第8圖中所繪示）。通常，當電阻元件的俯視面積增加時，則電阻元件的電阻值增加。舉例來說，第7圖與第8圖亦繪示示例性的電流「IR 」方向，其在裝置200運作期間從導線／導孔通過，且穿過電阻元件216A。
在一些實施例中，電阻元件216A的俯視面積「W3×L1」可在約0.1微米×0.1微米至約2微米×24微米的範圍。此外，使用一些導孔（例如：導孔708、712）以在電阻元件216A的各個端點接觸電阻元件216A，並且每個導孔的面積「W5×L3」將取決於電阻元件216A的尺寸（例如：俯視面積）。作為一例子，導孔的長度「L3」可小於電阻元件216A的長度「L1」的一半。因此，在一些實施例中，導孔的長度「L3」可在小於約0.05微米至小於約12微米的範圍。同樣地，各個擊穿停止層208、210的面積「W4×L2」可取決於電阻元件216A的尺寸（例如：俯視面積）。在一例子中，擊穿停止層208、210的寬度「W4」可實質上與電阻元件216A的寬度「W3」相同，且擊穿停止層208、210的長度「L2」亦可小於電阻元件216A的長度「L1」的一半，同時大於導孔長度「L3」。因此，在一些實施例中，擊穿停止層208、210的長度「L2」可在小於約0.05微米至小於約12微米的範圍。在各種情況下，可選擇寬度「W5」、長度「L3」、在電阻元件216A的任一端點接觸電阻元件216A的導孔的數量，以提供擊穿停止層208、210與導孔的足夠的重疊（例如：如俯視圖中所見），從而確保著陸在(land on)擊穿停止層208、210上的導孔在導孔的邊緣與擊穿停止層208、210邊緣之間具有足夠的容限(margin)。
此外，雖然第8圖的例子繪示與電阻元件216A接觸的兩個導孔（導孔708、712），但可使用更多導孔。舉例來說，對於具有較大的俯視形狀／面積的電阻元件，可能有更多導孔與電阻元件接觸（例如：在電阻元件的各個端點）。僅作為示例，且參照第9圖的例子，可形成與電阻元件916A的各個端點接觸的三個導孔（導孔902、904、906），其中複數個導孔902、904、906中的每一個停止在下方的擊穿停止層908、910上，並與擊穿停止層908、910接觸。在一些情況下，形成以與電阻元件的每個端點接觸的導孔的數量可在介於約1個導孔與15個導孔之間。亦應注意的是，當電阻元件的俯視面積增加時，及／或當接觸電阻元件的導孔數量增加時，擊穿停止層的俯視面積亦可能因此而增加。
於上文參照第8圖與第9圖討論且顯示的電阻區207的示例性俯視圖並非旨在限制，且在此繪示的各種元件的其他形狀及／或相對尺寸在不背離本揭露的範圍的情況下可等效地被使用。舉例來說，參照第10圖至第13圖，本文繪示電阻區207的俯視圖，其中擊穿停止層208、210相對於導孔708、712及電阻元件216A的大小不同（例如：相較於第8圖的實施例）。在第10圖的例子中，擊穿停止層208、210的寬度「W4」與長度「L2」可增加（例如：相較於第8圖），使得邊緣與下方的電阻元件216A的邊緣並沒有對齊。在此例子中，擊穿停止層208、210的寬度「W4」大於電阻元件216A的寬度「W3」，以及擊穿停止層208、210的長度「L2」增加，使得擊穿停止層208、210與電阻元件216A的邊緣重疊尺寸「D1」。在一些例子中，尺寸「D1」實質上等於寬度「W4」與寬度「W3」之間的差別。在第11圖的例子中，擊穿停止層208、210的寬度「W4」增加（例如：相較於第8圖），使得各個擊穿停止層208、210的其中一側邊緣與下方的電阻元件216A的邊緣對齊（同時，擊穿停止層208、210的橫向邊緣並沒有與電阻元件216A的邊緣對齊）。在此例子中，擊穿停止層208、210的寬度「W4」大於電阻元件216A的寬度「W3」。在第12圖的例子中，擊穿停止層208、210的寬度「W4」與長度「L2」可減少（例如：相較於第8圖），使得邊緣與下方的電阻元件216A的邊緣並沒有對齊。在這個例子中，擊穿停止層208、210的寬度「W4」小於電阻元件216A的寬度「W3」，以及擊穿停止層208、210的長度「L2」減少，使得擊穿停止層208、210以尺寸「D2」下露(underlap) 電阻元件216A的端點。在一些例子中，尺寸「D2」實質上等於「W4」與「W3」之間的差異。在第13圖的例子中，擊穿停止層208、210的寬度「W4」減少（例如：相較於第8圖），使得各個擊穿停止層208、210的其中一側邊緣與下方的電阻元件216A的邊緣對齊（同時，擊穿停止層208、210的橫向邊緣並沒有與電阻元件216A的邊緣對齊）。在這個例子中，擊穿停止層208、210的寬度「W4」小於電阻元件216A的寬度「W3」。
參照第14圖至第15圖，其繪示電阻區207的俯視圖，其中電阻元件216A具有不同的形狀（例如：相較於第8圖的實施例）。在第14圖的例子中，電阻元件216A具有蛇形(serpentine)圖案。在一些實施例中，對於具有固定面積的電阻區207來說，蛇形圖案電阻器可提供比線型電阻更大的電阻（例如：如第8圖所示）。在第15圖的例子中，電阻元件216A具有L形圖案。應注意的是，在一些情況下，具有彎曲處的電阻器（例如：第14圖的蛇形圖案電阻器或第15圖的L形圖案電阻器）的電性效能（例如：電阻值）可能較難控制，因為在電阻元件216A的彎曲處可能發生電流擁擠效應(current crowding effect)。此外，應理解的是，在一些情況下，蛇形圖案電阻器或L形圖案電阻器的各種線型區段可具有不同的尺寸（例如：區段長度）或相同的尺寸，且相鄰的區段（例如：蛇形圖案電阻器的區段）可對齊或沒有對齊。
參照第16圖至第18圖，其繪示電阻區207的俯視圖，其中擊穿停止層208、210及／或導孔708、712具有圓形／橢圓形狀（例如：相較於第8圖的實施例，其中擊穿停止層208、210與導孔708、712具有正方形／矩形形狀）。在第16圖的例子中，導孔708、712具有圓形／橢圓形狀，而擊穿停止層208、210具有正方形／矩形形狀。在第17圖的例子中，導孔708、712具有正方形／矩形形狀，而擊穿停止層208、210具有圓形／橢圓形狀。在第18圖的例子中，導孔708、712與擊穿停止層208、210皆具有圓形／橢圓形狀。在一些實施例中，例如當擊穿停止層208、210具有圓形／橢圓形狀時，擊穿停止層208、210的邊緣可與電阻元件216A的邊緣重疊，或者下露電阻元件216A的邊緣（例如：類似第10圖至第13圖的例子）。此外，在一些擊穿停止層208、210具有圓形／橢圓形狀的例子中，擊穿停止層208、210的直徑可實質上與上述的電阻元件216A的寬度「W3」相同。
關於本文所提供的敘述，揭露包括具有增強的均勻度的電阻元件的半導體裝置的結構以及形成方法。為了解決某些現有實現方式中存在的凹槽深度變化問題，本揭露的實施例提供設置於電阻元件下並且直接設置於用來接觸電阻元件的導孔下的擊穿停止層。在各種實施例中，導孔擊穿電阻元件（以及一層或多層其他層）且停止在擊穿停止層上。因此，比起具有終止於電阻元件中的某個不確定且變化的位置的導孔，接觸電阻元件的導孔可完全穿過其所接觸的相應的電阻元件，並停止在下方的擊穿停止層上。結果，導孔凹槽深度變化問題可被忽略，而同時提升電阻器均勻度，尤其是對於高縮比的電阻器尺寸。本發明所屬技術領域中具有通常知識者可理解，本文所描述的方法與結構可應用於各種其他的半導體裝置，在不脫離本揭露的範圍的情況下，有利地從此類其他裝置獲得類似的益處。
因此，本揭露的一實施例描述一種方法，包括形成導電部件與第一擊穿停止層，其中此導電部件具有第一頂面，以及其中此第一擊穿停止層具有與此第一頂面實質上齊平的第二頂面。此方法更包括形成電阻元件於此第一擊穿停止層上。此方法更包括蝕刻穿過此電阻元件的一第一部分以形成一第一溝槽，此第一溝槽露出此第一擊穿停止層的第二頂面與此電阻元件的第一側壁表面。此方法更包括形成第一導孔於此第一溝槽中，其中此第一導孔接觸此電阻元件的第一側壁表面。
在一些實施例中，此導電部件形成於此半導體裝置的邏輯區中，以及其中此第一擊穿停止層形成於此半導體裝置的電阻區中。在一些實施例中，此導電部件提供多層金屬互連結構的一部分。在一些實施例中，此導電部件與第一擊穿停止層形成於此多層金屬互連結構的同一個金屬互連層中。在一些實施例中，更包括在形成此電阻元件之前，形成電阻層在此導電部件與此第一擊穿停止層上，以及圖案化此電阻層以移除此電阻層設置於此導電部件上的一部分，並且形成此電阻元件於此第一擊穿停止層上。在一些實施例中，更包括在形成此電阻元件之前形成第二擊穿停止層，其中此第二擊穿停止層具有實質上與此第一頂面及此第二頂面齊平的第三頂面。在一些實施例中，更包括在形成此第一導孔之前蝕刻穿過此電阻元件的第二部分以形成第二溝槽，此第二溝槽露出此第二擊穿停止層的此第三頂面以及此電阻元件的第二側壁表面，以及在此第二溝槽中形成第二導孔，其中此第二導孔接觸此電阻元件的此第二側壁表面。在一些實施例中，更包括在蝕刻穿過此電阻元件的此第一部分之前，沉積介電層於此電阻元件上，蝕刻穿過此介電層的一部分及此電阻元件的此第一部分以形成此第一溝槽，形成此第一導孔於此第一溝槽中，以及形成第一導線於此第一溝槽中的此第一導孔上。在一些實施例中，更包括在形成此電阻元件之前，形成第一阻障層於此第一擊穿停止層上，在蝕刻穿過此電阻元件的此第一部分之前，形成第二阻障層於此電阻元件上，蝕刻穿過此第一阻障層的一部分、此第二阻障層的一部分、以及此電阻元件的此第一部分，以形成此第一溝槽，以及形成此第一導孔於此第一溝槽中。
在另外的一實施例中討論一方法，包括形成第一擊穿停止層與第二擊穿停止層於設置於基板上的第一介電層中，其中此第一擊穿停止層與此第二擊穿停止層實質上彼此齊平。此方法更包括沉積複數個層於此第一擊穿停止層與此第二擊穿停止層上，此複數個層包括電阻層。此方法更包括形成第一溝槽，其露出此第一擊穿停止層，以及此第二溝槽，其露出此第二擊穿停止層。此方法更包括形成第一導孔於此第一溝槽中，以及第二導孔於此第二溝槽中，其中此第一導孔接觸此電阻層的第一區域，以及其中此第二導孔接觸此電阻層的第二區域。
在一些實施例中，此基板包括電晶體裝置。在一些實施例中，形成此第一溝槽的步驟包括蝕刻穿過此複數個層的第一部分，以露出此第一擊穿停止層與此複數個層的第一側壁表面，以及其中形成此第二溝槽的步驟包括蝕刻穿過此複數個層的第二部分，以露出此第二擊穿停止層與此複數個層的第二側壁表面。在一些實施例中，更包括在形成此第一溝槽與此第二溝槽之前，圖案化此電阻層以移除此電阻層在電阻區之外的多個部分，並且形成電阻元件於此第一擊穿停止層與此第二擊穿停止層上。在一些實施例中，其中此複數個層更包括阻障層與正矽酸四乙酯氧化物層，設置於此電阻層上方與下方。在一些實施例中，其中此第一擊穿停止層與此第二擊穿停止層具有低於此複數個層之中的一層或多層的蝕刻速率。在一些實施例中，更包括在沉積此複數個層之前，形成導電部件於此第一介電層中，且於邏輯區中，其中此導電部件、此第一擊穿停止層以及此第二擊穿停止層實質上彼此齊平，其中此導電部件提供多層金屬互連結構的一部分，以及其中此第一擊穿停止層及此第二擊穿停止層形成於相鄰於此邏輯區的電阻區中。
在另一個實施例中討論一半導體裝置，包括第一金屬線，以及具有與此第一金屬線的第二頂面實質上齊平的第一頂面的第一擊穿停止層。此半導體裝置更包括電阻元件，設置於此第一擊穿停止層上，以及第一導孔，接觸此第一擊穿停止層的此第一頂面以及此電阻元件的多個第一側壁表面。
在一些實施例中，此第一擊穿停止層包括Al、Cu或上述的組合。在一些實施例中，更包括接觸此第一導孔的第二金屬線，其中此第二金屬線設置於金屬互連層中的此第一金屬線上。在一些實施例中，更包括具有與此第一頂面及此第二頂面實質上齊平的一第三頂面的第二擊穿停止層，其中此第一擊穿停止層與此第二擊穿停止層設置於此電阻元件的相對側的端點下方，以及包括第二導孔，其接觸此第二擊穿停止層的此第三頂面以及此電阻元件的第二側壁表面。
以上概述數個實施例之部件，使得在所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明實施例的精神與範圍，且他們能在不違背本發明實施例之精神和範圍下，做各式各樣的改變、取代和替換。
100:方法 102,104,106,108,110,112,114,116,118,120:方框 200:半導體裝置 202:基板 204,214,220,402:介電層 205:邏輯區 206:導電部件 207:電阻區 208,210,908,910:擊穿停止層 212:第一阻障層 216:電阻層 216A,916A:電阻元件 218:第二阻障層 218A:圖案化第二阻障層 220A:圖案化介電層 404:抗反射塗層 406:阻障層 408:凸起部分 502,506,510:導線溝槽部分 504,508,512:導孔溝槽部分 602:金屬層 702,706,710:導線 704,708,712,902,904,906:導孔 IR :電流 D1,D2:尺寸 H1,H2,H3:高度 L1,L2,L3:長度 R1,R2:凹蝕深度 W1,W2,W3,W4,W5:寬度 Z:垂直距離 A-A’:剖面
結合所附圖式來閱讀以下細節描述為理解本揭露的最佳方式。應注意的是，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為了能清楚地討論，可以任意地放大或縮小各種特徵的尺寸。 第1圖為根據本揭露的一個或多個面向的製造包括電阻元件的半導體裝置的方法的流程圖； 第2、3、4、5、6以及7圖為根據第1圖中的方法的各種階段的半導體裝置200的一實施例的剖面視圖； 第8圖為根據一些實施例的半導體裝置200的電阻區的俯視圖； 第9圖為根據一些實施例的在電阻元件的各個端點包括複數個導孔的半導體裝置的電阻區的俯視圖； 第10、11、12以及13圖為根據一些實施例的具有替代的擊穿停止層(punch stop layer, PSL)尺寸的半導體裝置的電阻區的俯視圖； 第14以及15圖為根據一些實施例的具有替代的電阻元件幾何形狀的半導體裝置的電阻區的俯視圖；以及 第16、17以及18圖為根據一些實施例的具有替代的擊穿停止層與導孔幾何形狀的半導體裝置的電阻區的俯視圖。
208,210:擊穿停止層
216A:電阻元件
708,712:導孔
W3,W4,W5:寬度
L1,L2,L3:長度
IR:電流
A-A’:剖面

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 形成一導電部件與一第一擊穿停止層(punch stop layer)，其中該導電部件具有一第一頂面，以及其中該第一擊穿停止層具有與該第一頂面實質上齊平的一第二頂面； 形成一電阻元件於該第一擊穿停止層上； 蝕刻穿過該電阻元件的一第一部分以形成一第一溝槽，該第一溝槽露出該第一擊穿停止層的該第二頂面與該電阻元件的一第一側壁表面；以及 形成一第一導孔於該第一溝槽中，其中該第一導孔接觸該電阻元件的該第一側壁表面。
  2. 如請求項1所述之半導體裝置的形成方法，其中該導電部件形成於該半導體裝置的一邏輯區中，以及其中該第一擊穿停止層形成於該半導體裝置的一電阻區中。
  3. 如請求項1所述之半導體裝置的形成方法，其中該導電部件提供一多層金屬互連結構的一部分。
  4. 如請求項3所述之半導體裝置的形成方法，其中該導電部件與該第一擊穿停止層形成於該多層金屬互連結構的同一個金屬互連層(interconnect level)中。
  5. 如請求項1所述之半導體裝置的形成方法，更包括： 在形成該電阻元件之前，形成一電阻層在該導電部件與該第一擊穿停止層上；以及 圖案化該電阻層以移除該電阻層設置於該導電部件上的一部分，並且形成該電阻元件於該第一擊穿停止層上。
  6. 如請求項1所述之半導體裝置的形成方法，更包括： 在形成該電阻元件之前形成一第二擊穿停止層，其中該第二擊穿停止層具有實質上與該第一頂面及該第二頂面齊平的一第三頂面。
  7. 如請求項6所述之半導體裝置的形成方法，更包括： 在形成該第一導孔之前蝕刻穿過該電阻元件的一第二部分以形成一第二溝槽，該第二溝槽露出該第二擊穿停止層的該第三頂面以及該電阻元件的一第二側壁表面；以及 在該第二溝槽中形成一第二導孔，其中該第二導孔接觸該電阻元件的該第二側壁表面。
  8. 如請求項1所述之半導體裝置的形成方法，更包括： 在蝕刻穿過該電阻元件的該第一部分之前，沉積一介電層於該電阻元件上； 蝕刻穿過該介電層的一部分及該電阻元件的該第一部分以形成該第一溝槽； 形成該第一導孔於該第一溝槽中；以及 形成一第一導線於該第一溝槽中的該第一導孔上。
  9. 如請求項1所述之半導體裝置的形成方法，更包括： 在形成該電阻元件之前，形成一第一阻障層於該第一擊穿停止層上； 在蝕刻穿過該電阻元件的該第一部分之前，形成一第二阻障層於該電阻元件上； 蝕刻穿過該第一阻障層的一部分、該第二阻障層的一部分、以及該電阻元件的該第一部分，以形成該第一溝槽；以及 形成該第一導孔於該第一溝槽中。
  10. 一種半導體裝置的形成方法，包括： 形成一第一擊穿停止層與一第二擊穿停止層於設置於一基板上的一第一介電層中，其中該第一擊穿停止層與該第二擊穿停止層實質上彼此齊平； 沉積複數個層於該第一擊穿停止層與該第二擊穿停止層上，該複數個層包括一電阻層； 形成一第一溝槽，其露出該第一擊穿停止層，以及一第二溝槽，其露出該第二擊穿停止層；以及 形成一第一導孔於該第一溝槽中，以及第二導孔於該第二溝槽中，其中該第一導孔接觸該電阻層的一第一區域，以及其中該第二導孔接觸該電阻層的一第二區域。
  11. 如請求項10所述之半導體裝置的形成方法，其中該基板包括一電晶體裝置。
  12. 如請求項10所述之半導體裝置的形成方法，其中形成該第一溝槽的步驟包括蝕刻穿過該複數個層的一第一部分，以露出該第一擊穿停止層與該複數個層的多個第一側壁表面，以及其中形成該第二溝槽的步驟包括蝕刻穿過該複數個層的一第二部分，以露出該第二擊穿停止層與該複數個層的多個第二側壁表面。
  13. 如請求項10所述之半導體裝置的形成方法，更包括： 在形成該第一溝槽與該第二溝槽之前，圖案化該電阻層以移除該電阻層在一電阻區之外的多個部分，並且形成一電阻元件於該第一擊穿停止層與該第二擊穿停止層上。
  14. 如請求項10所述之半導體裝置的形成方法，其中該複數個層更包括一阻障層與正矽酸四乙酯(tetraethylorthosilicate, TEOS)氧化物層，設置於該電阻層上方與下方。
  15. 如請求項10所述之半導體裝置的形成方法，其中該第一擊穿停止層與該第二擊穿停止層具有低於該複數個層之中的一層或多層的蝕刻速率。
  16. 如請求項10所述之半導體裝置的形成方法，更包括： 在沉積該複數個層之前，形成一導電部件於該第一介電層中，且於一邏輯區中，其中該導電部件、該第一擊穿停止層以及該第二擊穿停止層實質上彼此齊平，其中該導電部件提供一多層金屬互連結構的一部分，以及其中該第一擊穿停止層及該第二擊穿停止層形成於相鄰於該邏輯區的一電阻區中。
  17. 一種半導體裝置，包括： 一第一金屬線； 一第一擊穿停止層，具有與該第一金屬線的一第二頂面實質上齊平的一第一頂面； 一電阻元件，設置於該第一擊穿停止層上；以及 一第一導孔，接觸該第一擊穿停止層的該第一頂面以及該電阻元件的多個第一側壁表面。
  18. 如請求項17所述之半導體裝置，其中該第一擊穿停止層包括Al、Cu或上述的組合。
  19. 如請求項17所述之半導體裝置，更包括： 一第二金屬線，接觸該第一導孔，其中該第二金屬線設置於一金屬互連層中的該第一金屬線上。
  20. 如請求項17所述之半導體裝置，更包括： 一第二擊穿停止層，具有與該第一頂面及該第二頂面實質上齊平的一第三頂面，其中該第一擊穿停止層與該第二擊穿停止層設置於該電阻元件的相對側的端點下方；以及 一第二導孔，接觸該第二擊穿停止層的該第三頂面以及該電阻元件的多個第二側壁表面。
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