JP2023527329A - 層スタックの部分を修正する方法 - Google Patents

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Abstract

本明細書に提供された実施形態は、概して、層スタックの部分を修正する方法に関する。本方法は、深いトレンチ及び狭いトレンチを形成することを含み、その結果、層間の望ましく低い電圧降下が達成される。深いトレンチを形成する方法は、流動可能な誘電体の部分をエッチングすることを含み、その結果、深い金属接点は深いトレンチの下方に配置される。深いトレンチは選択的エッチングされて、修正された深いトレンチを形成する。スーパービアを形成する方法は、層スーパースタックの第２の層スタックを通って、スーパービアトレンチを形成することを含む。本明細書に開示された方法は、半導体層スタック内の特徴部の抵抗、ひいては電圧降下の減少を可能にする。【選択図】図２Ｋ

Description

［０００１］本発明の実施形態は方法に関し、より具体的には、層スタックの部分を修正する方法に関する。
関連技術の記載
［０００２］集積回路（ＩＣ）などの半導体デバイスは、一般に、トランジスタ、ダイオード及び抵抗器などの電子回路素子を有し、半導体材料の単一体上に一体的に製造される。様々な回路素子は、導電性コネクタを介して接続されて完全な回路を形成し、これは数百万の個々の回路素子を含有し得る。半導体材料及び処理技法の進歩は、ＩＣの外形寸法の減少をもたらしたが、回路素子数は増加した。更なる小型化は、ＩＣ性能の向上及びコスト削減にとって、大いに望ましい。
［０００３］相互接続は、ＩＣの様々な電子素子間、また、これらの素子と、ピンなどの、ＩＣを他の回路に接続するための、デバイスの外部接点素子との間の電気接続を提供する。通常、相互接続線は、電子回路素子間の水平接続を形成し、一方、導電性ビアプラグは、電子回路素子間の垂直接続を形成し、層状接続をもたらす。
［０００４］相互接続線及びビアを生み出すために、多種多様な技法が採用される。かかる技法の１つは、一般にデュアルダマシンと称されるプロセスを伴い、これは、トレンチ及び下部にあるビアホールを形成することを含む。トレンチ及びビアホールは、導体性材料、例えば金属で同時に充填され、ひいては、相互接続線及び下部にあるビアプラグを同時に形成する。
［０００５］現在の技術における１つの欠点は、層スタックにおけるビア及び他の金属接続として使用される材料が望ましくない高い抵抗を有することである。高い抵抗は、層間に高電圧降下をもたらし、これは、スタック内の短絡を引き起こし得る。加えて、ビア及び相互接続の特定の形状寸法は、ビア及び相互接続の抵抗を更に増加させ得る。
［０００６］したがって、望ましくない高い抵抗を伴わずに、層スタック内にビア又は他の相互接続を成長させる方法が必要とされている。
［０００７］本明細書に提供された実施形態は、概して、層スタックの部分を修正する方法に関する。本方法は、深いトレンチ及び狭いトレンチを形成することを含み、その結果、層間の望ましく低い電圧降下が達成される。
［０００８］一実施形態では、層スタック内に修正された深いトレンチを形成する方法が提供される。本方法は、修正された深いトレンチを形成するため、深い金属接点のうちの少なくとも一部分が露出されるように、層スタック内に配置された深いトレンチを選択的エッチングすることと、修正された深いトレンチ内にバリア層を堆積させることと、バリア層の上に第１の充填材料を堆積させることと、第１の充填材料の第１の望ましくない部分を除去することとを含む。
［０００９］別の実施形態では、層スタック内に深いトレンチを形成する方法が提供される。本方法は、流動可能な誘電体内に深いトレンチをエッチングすることにより、深い金属接点が深いトレンチの下方に配置されることと、深いトレンチ内にバリア層を堆積させることと、バリア層の上に第１の充填材料を堆積させることと、第１の充填材料の第１の望ましくない部分を除去することとを含む。
［００１０］更に別の実施形態では、層スーパースタック内にビアトレンチ及びスーパービアトレンチを形成する方法が提供される。層スーパースタックは、第１の層スタック及び第２の層スタックを含む。第２の層スタックは、第１の層スタックの上に配置される。本方法は、第２の層スタック内にビアトレンチを形成することと、第２の層スタックを通ってスーパービアトレンチを形成することにより、第１の層スタックの第１の充填材料の一部分が露出されることとを含む。
［００１１］本開示の上述の特徴を詳しく理解し得るように、上記で簡単に要約された本実施形態のより具体的な説明が、実施形態を参照することによって得られ、一部の実施形態は添付の図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容し得ることから、添付の図面は本開示の典型的な実施形態のみを示しており、したがって、本開示の範囲を限定すると見なすべきではないことに留意されたい。
［００１２］一実施形態に係る、層スタック内に修正された深いトレンチを形成するための方法工程のフローチャートである。 ［００１３］一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 ［００１４］一実施形態に係る、層スタック内に修正された深いトレンチを形成するための方法工程のフローチャートである。 ［００１５］一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 一実施形態に係る、層スタックである。 ［００１６］一実施形態に係る、層スーパースタック内にビア及びスーパービアを形成するための方法工程のフローチャートである。 ［００１７］一実施形態に係る、層スーパースタックである。 一実施形態に係る、層スーパースタックである。 一実施形態に係る、層スーパースタックである。 一実施形態に係る、層スーパースタックである。
［００１８］理解を容易にするために、可能な場合には、図に共通する同一要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれ得ると想定される。
［００１９］本明細書に提供された実施形態は、概して、層スタックの部分を修正する方法に関する。本方法は、深いトレンチ及び狭いトレンチを形成することを含み、その結果、層間の望ましく低い電圧降下が達成される。深いトレンチを形成する方法は、流動可能な誘電体の部分をエッチングすることを含み、その結果、深い金属接点が深いトレンチの下方に配置される。深いトレンチは選択的エッチングされて、修正された深いトレンチを形成する。スーパービアを形成する方法は、層スーパースタックの第２の層スタックを通って、スーパービアトレンチを形成することを含む。本明細書に開示された方法は、半導体層スタック内の特徴部の抵抗、ひいては電圧降下の減少を可能にする。本方法は、材料変化からのより高い抵抗が、上述のように、特徴部の形状及び深さの修正によって少なくとも部分的に対抗されるので、層材料をより高い抵抗の特徴部に変更することを可能にする。加えて、狭いトレンチを含むことにより、層スタックの時定数の同時降下が可能になる。本明細書に開示された実施形態は、望ましく低い抵抗及び電圧降下を伴って、充填されたトレンチ及び充填されたビアを生み出すために有用であり得るが、これらに限定されない。
［００２０］本明細書で使用される「約（ａｂｏｕｔ）」という用語は、公称値から＋／－１０％の変動のことを指す。かかる変動は本明細書で提供しているいかなる値にも含まれ得ると理解されたい。
［００２１］本開示の様々な実施形態において、層又は他の材料は、堆積されているものを指す。これらの材料の堆積は、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理的気相堆積（ＰＶＤ）、電気メッキ、無電解メッキ、上記のいずれかの選択的堆積、上記の組み合わせ、及び任意の他の適切な方法などの、半導体製造に使用される任意の従来の方法を用いて実行され得ることが理解される。本明細書で、方法工程が、２つ以上の別個の場所に材料を堆積させるように記載される場合、堆積は同時に行われてもよく、又は材料は別個の副工程で堆積されてもよいことを理解されたい。
［００２２］本開示の様々な実施形態において、層又は他の材料は、エッチングされているものを指す。これらの材料のエッチングは、反応性イオンエッチング（ＲＩＥ）、ドライエッチング、湿式エッチング、プラズマエッチング、微小負荷、上記のいずれかの選択的エッチング、上記の組み合わせ、及び任意の他の適切な方法などの、半導体製造に使用される任意の従来の方法を用いて実行され得ることが理解される。本明細書で、方法工程が２つ以上のタイプの材料をエッチングするように記載される場合、エッチングは、同じエッチングプロセスと同時に行われてもよく、又はエッチングは、異なるエッチングプロセスを使用して別個の副工程で実行されてもよいことを理解されたい。例えば、金属及び誘電体をエッチングすることを記載する工程は、金属をエッチングする第１のエッチングプロセスを使用する第１のエッチング副工程を含み、本工程は、誘電体をエッチングする第２のエッチングプロセスを使用する第２のエッチング副工程を更に含む。
［００２３］図１は、一実施形態による、層スタック（例えば、図２Ａの層スタック２００）内の修正された深いトレンチを形成するための方法１００工程のフローチャートである。方法１００工程は、図１及び２Ａ－２Ｋに関連して記載されているが、当業者は、任意の順序で方法１００工程を実行するように構成された任意のシステムが、本明細書に記載の実施形態の範囲内に入ることを理解するであろう。
［００２４］図２Ａは、一実施形態による層スタック２００を示す。図示のように、層スタック２００は、基板２０１と、第１の誘電体層２０２と、複数の金属接点２０３（例えば、２０３Ａ、２０３Ｂ）と、第１のエッチング停止層２０４（ＥＳＬ）と、第２の誘電体層２０５と、第２のエッチング停止層（ＥＳＬ）２０６と、複数のハードマスク２０７とを含む。基板２０１は、半導体処理で使用される任意の基板を含み得る。基板２０１は半導体とすることができる。基板２０１は、平坦で特徴のないシリコン（Ｓｉ）ウエハとすることができる。基板２０１は、通常、論理ゲート、入出力（Ｉ／Ｏ）ゲート、電界効果トランジスタ（ＦＥＴ）、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）、又はメモリ用途で使用されるようなパターニングされたシリコンウエハとすることができる。
［００２５］基板２０１は、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた又はドープされていないポリシリコン、ドープされた又はドープさていないシリコン、パターニングされた又はパターニングされていないウエハ、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア、シリコン上に配置された金属層などを含み得る。基板２０１は、２００ｍｍ、３００ｍｍ、若しくは４５０ｍｍ直径ウエハとして、又は長方形若しくは正方形のパネルとして構成され得る。基板２０１は、アライメントマーク（図示せず）又は他の特徴部を基板２０１の表面上に含有し、様々なパターンのアライメントおよび位置決めを支援して、正しい層パターンが成長又はエッチングされることを確実にし得る。基板２０１は、その上に配置された任意の数の金属材料、半導体材料、及び／又は絶縁材料を含み得る。
［００２６］第１の誘電体層２０２は、基板２０１の上に配置される。第１の誘電体層２０２は、シリコンオキシカーバイド（ＳｉＯＣ）などの低誘電率誘電体材料を含み得る。複数の金属接点２０３は、第１の誘電体層２０２内に配置される。複数の金属接点２０３には、少なくとも１つの狭い金属接点２０３Ａ及び少なくとも１つの深い金属接点２０３Ｂが含まれる。複数の金属接点２０３は、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、上記の任意の合金、又は上記の任意の組み合わせなどの導電性材料を含む。
［００２７］第１のＥＳＬ２０４は、第１の誘電体層２０２の上に配置される。第１のＥＳＬ２０４は、当技術分野で使用される任意のエッチング停止を含み得る。第１のＥＳＬ２０４は、炭窒化ケイ素（ＳｉＣＮ）、酸化アルミニウム（ＡｌｘＯｙ）、又は上記の任意の組み合わせを含む。幾つかの実施形態では、複数の接点２０３のうちの少なくとも１つの一部分は、ＥＳＬ２０４を越えて延在する。
［００２８］第２の誘電体層２０５は、第１のＥＳＬ２０４の上に配置される。第２の誘電体層２０５には、第１の誘電体層２０２の材料のいずれかが含まれる。第２のＥＳＬ２０６は、第２の誘電体層２０５の上に配置される。第２のＥＳＬ２０６には、第１のＥＳＬ２０４の材料のいずれかが含まれる。複数のハードマスク２０７は、スピンオンカーボン、アモルファスカーボン、又は下層反射防止膜（ＢＡＲＣ）などの、選択的エッチングのために当技術分野で使用される任意のマスクを含む。
［００２９］方法１００は、図２Ｂに示されるように、エッチング停止層（例えば、パターン２５０が第２のＥＳＬ２０６に形成される）にパターンが形成される工程１１０で開始する。パターン２５０は、任意の従来のエッチング方法を用いて形成され、パターンは、複数のハードマスク２０７によって覆われていない第２のＥＳＬ２０６の部分をエッチングによって除去することによって形成される。
［００３０］工程１２０では、図２Ｃに示されるように、ハードマスク２０７が除去される。ハードマスク２０７は、当技術分野で典型的に使用される任意のプロセスによって除去され得る。工程１２０は、使用されるハードマスク２０７のタイプに左右される。
［００３１］工程１３０では、図２Ｄに示されるように、パターニングされたマスク（例えば、パターニングされたマスク２０８）が、第２のＥＳＬ２０６の上に堆積される。パターニングされたマスク２０８は、パターニングされたマスクが後続のプロセスにおいて望ましくないエッチングから特定の領域を保護するので、下部にある層スタック２００上に材料を選択的エッチング又は堆積することを可能にする。パターニングされたマスク２０８は、フォトレジスト材料又は自己組織化単分子膜（ＳＡＭ）の堆積層を含み得る。パターニングされたマスク２０８は、アモルファスカーボンなどの炭素（Ｃ）を含み得る。第１の副工程において１つの層内にマスクを堆積させることができ、次いで、第２の副工程において層をパターニングして、パターニングされたマスク２０８を形成する。
［００３２］工程１４０では、図２Ｅに示されるように、第２のＥＳＬ２０６及び第２の誘電体層２０５の部分を選択的エッチングすることによって、深いトレンチ（例えば、深いトレンチ２０９）が形成される。深いトレンチ２０９は、パターニングされたマスク２０８によって覆われていない層スタック２００の領域を通してエッチングすることによって生み出される。深いトレンチ２０９は、約１００Å～約２００Åの深さでエッチングされ得る。図２Ｅでは、深いトレンチ２０９は第２の誘電体層２０５を部分的に貫通しているが、幾つかの実施形態では、深いトレンチは第２の誘電体層２０５を完全に貫通し、第１のＥＳＬ２０４を部分的に又は完全に貫通している。
［００３３］工程１５０では、図２Ｆに示されるように、パターニングされたマスク２０８が除去される。パターニングされたマスク２０８は、当技術分野で典型的に使用される任意のプロセスによって除去され得る。工程１３０は、使用されるパターニングされたマスク２０８のタイプに左右される。
［００３４］工程１６０では、深いトレンチは、図２Ｇに示されるように、修正された深いトレンチ（例えば、修正された深いトレンチ２１１）が形成されるように、選択的エッチングされる。修正された深いトレンチ２１１は、深いトレンチ２０９の領域を通してエッチングすることによって生み出される。修正された深いトレンチ２１１は、第１の誘電体層２０２の部分を選択的エッチングすることによって生み出される。修正された深いトレンチ２１１は、深い金属接点２０３Ｂの少なくとも一部分を露出させる。幾つかの実施形態では、修正された深いトレンチ２１１は、深い金属接点２０３Ｂの上面２０３Ｂ上部及び側面２０３Ｂ側面の部分を露出させる。工程１６０は、本明細書に開示されたエッチングプロセスのいずれかを含み得る。修正された深いトレンチ２１１の深さは、約１５０Åから約３００Åまで変化する。修正された深いトレンチ２１１は、パワーレールとして使用することができる。
［００３５］工程１６０は、一実施形態によれば、一又は複数の狭いトレンチ（例えば、一又は複数の狭いトレンチ２１０）を形成することを更に含む。一又は複数の狭いトレンチ２１０は、第２のＥＳＬ２０６及び第２の誘電体層２０５の部分を選択的エッチングすることによって形成される。一又は複数の狭いトレンチ２１０は、パターン２５０によって覆われていない層スタック２００の領域を通してエッチングすることによって生み出される。狭いトレンチ２１０のうちの少なくとも１つは、一実施形態によれば、狭い金属接点２０３Ａの少なくとも一部分を露出させる。狭いトレンチ２１０の深さは、約１００Åから約２００Åである。狭いトレンチ２１０は、約３．５：１の深さ対幅アスペクト比（ＡＲ）を有する。
［００３６］パターン２５０は、一又は複数の狭いトレンチ２１０及び修正された深いトレンチ２０９を生み出すために、エッチングの幅を位置決め及び制御するために使用される。一又は複数の狭いトレンチ２１０及び修正された深いトレンチ２０９は、異なる深さでエッチングされ得る。例えば、一又は複数の狭いトレンチ２１０は、深いトレンチ２０９及び／又は修正された深いトレンチ２１１よりも浅い深さを有する。別の実施例では、一又は複数の狭いトレンチ２１０は、第１のＥＳＬ２０４を通して完全にはエッチングされないのに対して、深いトレンチ２０９は、第１のＥＳＬを部分的に又は全体的に通してエッチングされる。深いトレンチ２０９の深さは、約１５０Åから約３５０Åまで変化する。
［００３７］工程１７０では、図２Ｈに示されるように、バリア層（例えばバリア層２１２）が、修正された深いトレンチ２１１内に堆積される。バリア層２１２は、その上に堆積された層の接着性を向上させ、その上に堆積された層の粒度を低減する。バリア層２１２は、窒化タンタル（ＴａＮ）を含み得る。幾つかの実施形態では、バリア層２１２は、深い金属接点２０３Ｂの露出部分上に堆積される。他の実施形態では、バリア層２１２は、バリア層の選択的堆積のために、深い金属接点２０３Ｂの露出部分上には堆積されない。
［００３８］工程１８０では、図２Ｉに示されるように、第１の充填材料（例えば、第１の充填材料２１３）がバリア層２１２の上に堆積される。第１の充填材料２１３は、修正された深いトレンチ２０９を少なくとも部分的に充填する。第１の充填材料２１３は、ＣＶＤ、無電解メッキ、選択的堆積、ＰＶＤ、又は上記の任意の組み合わせを使用して堆積され得る。第１の充填材料２１３は、一実施形態によれば、一又は複数の狭いトレンチ２１０を少なくとも部分的に充填する。第１の充填材料２１３は、導電性材料を含む。第１の充填材料２１３は、一実施形態によれば、コバルト（Ｃｏ）、タングステン（Ｗ）、銅（Ｃｕ）、上記のいずれかの合金、及び上記の任意の組み合わせを含む。幾つかの実施形態では、第１の充填材料２１３の第１の望ましくない部分２１３Ｕが、層スタック２００の上の様々な場所に存在する。第１の望ましくない部分２１３Ｕは、以下に記載するように、更なる工程において除去され得る。
［００３９］工程１９０では、図２Ｊに示されるように、第２の充填材料（例えば、第２の充填材料２１４）が第１の充填材料２１３の上に堆積される。第２の充填材料２１４は、修正された深いトレンチ２０９を少なくとも部分的に充填する。第２の充填材料２１４は、一実施形態によれば、一又は複数の狭いトレンチ２１０を少なくとも部分的に充填する。第２の充填材料２１４は、導電性材料を含む。第２の充填材料２１４は、一実施形態によれば、コバルト（Ｃｏ）、タングステン（Ｗ）、銅（Ｃｕ）、上記のいずれかの合金、及び上記の任意の組み合わせを含む。第２の充填材料２１４は、一実施形態によれば、第１の充填材料２１３の導電性材料とは異なる導電性材料を含む。幾つかの実施形態では、第２の充填材料２１４の第２の望ましくない部分２１４Ｕが、層スタック２００の上の様々な場所に存在する。第２の望ましくない部分２１４Ｕは、以下に記載するように、更なる工程において除去され得る。
［００４０］幾つかの実施形態では、工程１９０は実行されず、第１の充填材料２１３は、一又は複数の狭いトレンチ２１０及び／又は修正された深いトレンチ２１１のうちの一又は複数を充填する。幾つかの実施形態では、工程１９０は、第２の充填材料２１４を修正された深いトレンチ２１１内に堆積させるが、一又は複数の狭いトレンチ２１０内には堆積させない。幾つかの実施形態では、工程１９０は、第２の充填材料２１４を一又は複数の狭いトレンチ２１０内に堆積させるが、修正された深いトレンチ２１１内には堆積させない。
［００４１］工程１９５では、図２Ｋに示されるように、望ましくない充填部分は除去される（例えば、もしあれば、第１の望ましくない部分２１３Ｕ、及び／又はもしあれば、第２の望ましくない部分２１４Ｕ）。望ましくない充填部分は、表面を平坦化することによって除去され得る。表面の平坦化は、一実施形態によれば、化学機械研磨（ＣＭＰ）プロセスを含む。
［００４２］金属接点２０３Ｂの周りに形成される修正された深いトレンチ２１１は、従来のトレンチ（すなわち、金属接点の上部を露出させるが、金属接点の側面を露出させないトレンチ）と比較して、抵抗Ｒの降下を可能にする。抵抗の降下は、電圧Ｖ（Ｖ＝ＩＲ、ここで、Ｉは電流）の降下をもたらす。本明細書に開示された修正された深いトレンチ２１１は、Ｒ及びＶを、約４０％など、最大約５０％低減することができる。
［００４３］修正された深いトレンチ２１１の深さの増加は、低減したＩＲ降下のために、パワーレール上の低減したＶをもたらす。加えて、狭いトレンチ２１０についてより小さな深さ及び幅を維持することは、低減した静電容量（Ｃ）をもたらし、ひいては、時定数τ＝ＲＣを低減させる。したがって、修正された深いトレンチ２１１と狭いトレンチ２１０との組み合わせは、層スタック２００のＶ降下とτの両方を低減させる間のバランスを可能にする。あるいは、同様の性能のために、修正された深いトレンチ２１１の幅（例えば、パワーレールの幅）は、修正された深いトレンチの深さの増加と同様の比率によって修正することができ、したがって、低減された領域を可能にする。第１の充填材料２１３及び／又は第２の充填材料２１４がＣｏ及び／又はＲｕを含む実施形態では、より深く修正された深いトレンチ２１１は、不利益を最小限に抑えることができるＩＲ降下低減を実現する。
［００４４］図３は、一実施形態による、層スタック（例えば、図４Ａの層スタック４００）内の修正された深いトレンチを形成するための方法３００工程のフローチャートである。方法３００工程は、図３及び４Ａ－Ｍに関連して記載されているが、当業者は、任意の順序で方法３００工程を実行するように構成された任意のシステムが、本明細書に記載の実施形態の範囲内に入ることを理解するであろう。
［００４５］図４Ａは、一実施形態による層スタック４００を示す。図示のように、層スタック４００は、基板２０１と、第１の誘電体層２０２と、複数の金属接点２０３と、第１の層４０２と、第２の層４０３と、複数のハードマスク４０４とを含む。第１の層４０２は、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、上記の任意の合金、及び上記の任意の組み合わせなどの一又は複数の金属を含み得る。第２の層４０３は、酸化物などの絶縁材料を含み得る。ハードマスク４０４は、上述の図２Ａのハードマスク２０７と実質的に類似であり得る。
［００４６］方法３００は、図４Ｂに示されるように、一又は複数の狭いトレンチ（例えば狭いトレンチ４０５）が形成される工程３１０で開始する。一又は複数の狭いトレンチ４０５は、ハードマスク４０４を通って、第１の層４０２及び第２の層４０３の一部分をエッチングすることによって形成される。工程３１０の間、複数の層特徴部（例えば、複数の層特徴部４１６）が形成される。複数の層特徴部４１６には、工程３１０中にエッチングされなかった第１の層４０２及び第２の層４０３からの材料が含まれる。工程３１０の間、一実施形態によれば、深い金属接点２０３Ｂの少なくとも一部分が露出される。一又は複数の狭い金属接点２０３Ａのうちの１つの少なくとも一部分は、一実施形態によれば、複数の層特徴部４１６のうちの１つの下に配置される。複数の層特徴部４１６の第１の層４０２の部分は、層スーパースタックのＭ０素子とすることができる。
［００４７］工程３２０では、ハードマスク４０４が除去され、図４Ｃに示されるように、流動可能な誘電体（例えば、流動可能な誘電体４０７）が、複数の層特徴部４１６及び第１の誘電体層２０２の上に堆積される。流動可能な誘電体４０７は、ＳｉＯＣなどの低誘電率誘電体を含み得る。
［００４８］幾つかの実施形態では、流動可能な誘電体４０７の第１の望ましくない部分４０７Ｕが、層スタック４００の上の様々な場所に存在する。第１の望ましくない部分４０７Ｕは、以下に記載するように、更なる工程において除去され得る。
［００４９］工程３３０では、図４Ｄに示されるように、第１の望ましくない部分（例えば、第１の望ましくない部分４０７Ｕ）が除去される。第１の望ましくない部分４０７Ｕは、表面を平坦化することによって除去され得る。表面の平坦化は、一実施形態によれば、ＣＭＰプロセスを含む。
［００５０］工程３４０では、図４Ｅに示されるように、パターニングされたマスク（例えば、パターニングされたマスク４０８）が、層スタック４００の上に堆積される。パターニングされたマスク４０８は、図２Ｂの議論において上述したパターニングされたマスク２０８と実質的に類似であり得る。パターニングされたマスク４０８は、また、図２Ａの議論において上述したハードマスク２０７と実質的に類似であり得る。
［００５１］工程３５０では、図４Ｆに示されるように、深いトレンチ（例えば深いトレンチ４１０）が、流動可能な誘電体４０７内にエッチングされる。深いトレンチ４１０は、パターニングされたマスク４０８（図４Ｅ）の開口部４０９を通してエッチングされる。深い金属接点２０３Ｂは、深いトレンチ４１０によって露出され得る。深いトレンチ４１０は、第１の層４０２を部分的に又は全体的に貫通し得る。深いトレンチ４１０は、パワーレールの一部とすることができる。深いトレンチ４１０の深さは、約１５０Åから約３００Åまで変化する。
［００５２］工程３６０では、図４Ｇに示されるように、パターニングされたマスク４０８は除去される。パターニングされたマスクの除去は、図１の議論において上述した工程１３０と実質的に類似であり得る。
［００５３］工程３６５では、図４Ｈに示されるように、複数のスペーサ層（例えばスペーサ層４２０）が、深いトレンチ４１０の側面４１０Ｓ上に堆積される。スペーサ層４２０は、窒化ケイ素又は二酸化ケイ素などの任意の誘電体を含み得る。スペーサ層４２０は、第１の層４０２の部分と深いトレンチ４１０内に堆積された任意の材料との間の電気的絶縁を増大させる。
［００５４］工程３７０では、図４Ｉに示されるように、バリア層（例えばバリア層４１１）が、深いトレンチ４１０内に堆積される。バリア層４１１は、図２Ｈの議論において述べられたバリア層２１２と実質的に類似であり得る。バリア層の堆積は、図１の議論において上述した工程１７０と実質的に類似であり得る。
［００５５］工程３８０では、図４Ｊに示されるように、第１の充填材料（例えば第１の充填材料４１２）がバリア層４１１の上に堆積される。第１の充填材料４１２は、図２Ｉの議論において上述した第１の充填材料２１３と実質的に類似であり得る。第１の充填材料４１２の堆積は、図１の議論において上述した工程１８０と実質的に類似であり得る。
［００５６］幾つかの実施形態では、第２の充填材料（図示せず）が第１の充填材料４１２の上に堆積され得る。第２の充填材料は、図２Ｊの議論において上述した第２の充填材料２１４と実質的に類似であり得る。第２の充填材料の堆積は、図１の議論において上述した工程１９０と実質的に類似であり得る。
［００５７］幾つかの実施形態では、第１の充填材料４１２の第１の望ましくない部分４１２Ｕが、層スタック４００の上の様々な場所に存在する。幾つかの実施形態では、第２の充填材料の第２の望ましくない部分（図示せず）が、層スタック４００の上の様々な場所に存在する。第１の望ましくない部分４１２Ｕ及び第２の望ましくない部分は、以下に記載するように、更なる工程において除去され得る。
［００５８］工程３８５では、図４Ｋに示されるように、望ましくない充填部分は除去される（例えば、もしあれば、第１の望ましくない部分４１２Ｕ、及び／又は、もしあれば、第２の望ましくない部分）。望ましくない充填部分の除去は、図１の議論において上述した工程１９５と実質的に類似であり得る。
［００５９］工程３８６では、図４Ｌに示されるように、キャッピング層（例えばキャッピング層４１３）が、層構造４００の上に堆積される。キャッピング層４１３は、誘電体材料を含み得る。
［００６０］工程３９０では、図４Ｍに示されるように、ビアチャネル（例えばビアチャネル４１４）が、キャッピング層４１３及び第２の層４０３の少なくとも一部分を通してエッチングされる。
［００６１］工程３９５では、図４Ｎに示されるように、ビア材料（例えばビア材料４１５）が、ビアチャネル４１４内に堆積される。一実施形態によれば、ビア材料４１５及び第１の充填材料４１２は、同じ材料を含む。
［００６２］深いトレンチ４１０の深さの増加は、低減したＩＲのために、低減したＶをもたらす。加えて、狭いトレンチ４０５についてより小さな深さ及び幅を維持することは、低減した静電容量（Ｃ）をもたらし、ひいては、時定数τ＝ＲＣを低減させる。したがって、深いトレンチ４１０と狭いトレンチ４０５との組み合わせは、層スタック４００のＶ降下とτの両方を低減させる間のバランスを可能にする。
［００６３］図５は、一実施形態による、層スーパースタック（例えば、図６Ａの層スーパースタック６００）内にビア及びスーパービアを形成するための方法５００工程のフローチャートである。方法５００工程は、図５及び６Ａ－Ｄに関連して記載されているが、当業者は、任意の順序で方法５００工程を実行するように構成された任意のシステムが、本明細書に記載の実施形態の範囲内に入ることを理解するであろう。
［００６４］図６Ａは、一実施形態による層スーパースタック６００を示す。図示のように、層スーパースタック６００は、第１の層スタック６１１と、第２の層スタック６１０とを含む。第１の層スタック６１１は、基板２０１と、その上に配置された複数の他の層とを含む。第１の層スタック６１１は、図４Ｎに示される層スタック４００と実質的に類似であり得る。
［００６５］第２の層スタック６１０は、第１の層スタック６１１の上に配置される。図示のように、第２の層スタック６１０は、第１の層６０１と、第２の層６０２と、流動可能な誘電体６０３とを含む。第１の層６０１は、図４Ａの議論において上述した第１の層４０２と実質的に類似であり得る。第２の層６０２は、第１の層６０１の上に配置される。第２の層６０２は、図４Ａの議論において上述した第２の層４０３と実質的に類似であり得る。流動可能な誘電体６０３は、第２の層６０２の上に配置され、流動可能な誘電体は、第１の層６０１及び第２の層６０２の側面に配置される。流動可能な誘電体６０３は、図４Ｃの議論において上述した流動可能な誘電体４０７と実質的に類似である。第１の層６０１は、層スーパースタック６００のＭ１素子とすることができる。
［００６６］方法５００は、図６Ｂに示されるように、ビアトレンチ（例えばビアトレンチ６０４）及びスーパービアトレンチ（例えばスーパービアトレンチ６０５）が層スーパースタック６００内に形成される工程５１０で開始する。スーパービアトレンチ６０５は、第１の充填材料４１２の少なくとも一部分を露出させる。工程５１０は、同じステップでビアトレンチ６０４及びスーパービアトレンチ６０５を形成することを含み得る。工程５１０は、１つの副工程においてビアトレンチ６０４を形成することと、別の副工程においてスーパービアトレンチ６０５を形成することとを含み得る。
［００６７］工程５２０では、図６Ｃに示されるように、ビアトレンチ６０４は、ビアトレンチ内のビア材料（例えばビア材料６０６）で充填され、スーパービアトレンチは、スーパービア材料（例えばスーパービア材料６０７）で充填される。ビア材料６０６及びスーパービア材料６０７は、それぞれビア導電性材料及びスーパービア導電性材料を含む。ビア導電性材料及びスーパービア導電性材料はそれぞれ、金属（例えば、Ｒｕ、Ｗ、Ｃｏ、Ｍｏ、それらの合金、及びそれらの任意の組み合わせ）などの導電性材料を含む。一実施形態によれば、ビア材料６０６及びスーパービア材料６０７は、同じ材料を含む。工程５２０は、同じ工程においてビア材料６０７及びスーパービア材料６０７を充填することを含み得る。工程５２０は、１つの副工程においてビア材料６０７を充填することと、別の副工程においてスーパービア材料６０７を充填することとを含み得る。
［００６８］工程５３０では、複数のＭ２層素子（例えばＭ２層素子６０８）が、図６Ｄに示されるように、第２の層スタック（例えば、第２の層スタック６１０）の最上層の上に堆積される。例えば、最上層は、キャッピング層４１３を含む。複数のＭ２層素子６０８は、Ｒｕ、Ｗ、Ｃｏ、Ｍｏ、それらの合金、及びそれらの任意の組み合わせを含み得る。一実施形態によれば、複数のＭ２層素子６０８のうちの１つと第１の充填材料４１２との間に電気接続が形成される。一実施形態によれば、複数のＭ２層素子６０８及び第１の充填材料４１２は、異なる材料を含む。複数のＭ２層素子６０８は、層スーパースタック６００のＭ２素子とすることができる。したがって、Ｍ２層素子６０８、スーパービア材料６０７、及び第１の充填材料４１２の組み合わせは、ビアシャントとして、又はビアストラドルとして作用する。ビアシャント（又はビアストラドル）は、第１の充填材料４１２（例えば、Ｍ０層素子）とＭ２層素子との間の低Ｒ接続を可能にする。
［００６９］上述のように、層スタックの部分を修正する方法が提供される。深いトレンチを形成する方法は、流動可能な誘電体の部分をエッチングすることを含み、その結果、深い金属接点は深いトレンチの下方に配置される。深いトレンチは選択的エッチングされて、修正された深いトレンチを形成する。スーパービアを形成する方法は、層スーパースタックの第２の層スタックを通って、スーパービアトレンチを形成することを含む。
［００７０］本明細書に開示された方法は、半導体層スタック内の特徴部の抵抗、ひいては電圧降下の減少を可能にする。本方法は、材料変化からのより高い抵抗が、上述のように、特徴部の形状及び深さの修正によって少なくとも部分的に対抗されるので、層材料をより高い抵抗の特徴部に変更することを可能にする。加えて、狭いトレンチを含むことにより、層スタックの時定数の同時降下が可能になる。
［００７１］上記は本発明の実装形態を対象としているが、本発明の基本的な範囲を逸脱することなく、本発明の他の実装形態及び更なる実装形態が考案されてよく、本発明の範囲が、以下の特許請求の範囲により決定される。

Claims (40)

  1. 層スタック内に修正された深いトレンチを形成する方法であって、
    前記修正された深いトレンチを形成するため、深い金属接点のうちの少なくとも一部分が露出されるように、前記層スタック内に配置された深いトレンチを選択的エッチングすることと、
    前記修正された深いトレンチ内にバリア層を堆積させることと、
    前記バリア層の上に第１の充填材料を堆積させることと、
    前記第１の充填材料の第１の望ましくない部分を除去することと
    を含む、方法。
  2. 前記第１の充填材料の上に第２の充填材料を堆積させることと、
    前記第２の充填材料の第２の望ましくない部分を除去することと
    を更に含む、請求項１に記載の方法。
  3. 前記第１の望ましくない部分を前記除去することと、前記第２の望ましくない部分を前記除去することとが、化学機械研磨プロセスを含む、請求項２に記載の方法。
  4. 前記層スタックの上にパターニングされたハードマスクを堆積させることと、
    前記層スタック内に前記深いトレンチを形成することと
    を更に含み、前記深いトレンチが前記深い金属接点の上に配置される、請求項１に記載の方法。
  5. 前記深いトレンチを選択的エッチングすることが、前記層スタック内に一又は複数の狭いトレンチを選択的エッチングすることにより、狭い金属接点の一部分が露出されることを更に含み、
    前記修正された深いトレンチ内に前記バリア層を堆積させることが、前記一又は複数の狭いトレンチ内に前記バリア層を堆積させることを更に含み、
    前記修正された深いトレンチ内に前記第１の充填材料を堆積させることが、前記一又は複数の狭いトレンチ内の前記バリア層の上に前記第１の充填材料を堆積させることを更に含む、請求項４に記載の方法。
  6. 前記一又は複数の狭いトレンチ内の前記第１の充填材料の上に第２の充填材料を堆積させることと、
    前記第２の充填材料の第２の望ましくない部分を除去することと
    を更に含む、請求項５に記載の方法。
  7. 前記バリア層が、窒化タンタル（ＴａＮ）を含み、
    前記第１の充填材料が、コバルト（Ｃｏ）を含み、
    前記第２の充填材料が、銅（Ｃｕ）を含む、請求項６に記載の方法。
  8. 層スタック内に深いトレンチを形成する方法であって、
    流動可能な誘電体内に前記深いトレンチをエッチングすることにより、深い金属接点が前記深いトレンチの下方に配置されることと、
    前記深いトレンチ内にバリア層を堆積させることと、
    前記バリア層の上に第１の充填材料を堆積させることと、
    前記第１の充填材料の第１の望ましくない部分を除去することと
    を含む、方法。
  9. 前記深いトレンチを前記エッチングすることが、前記深い金属接点のうちの少なくとも一部分を露出させる、請求項８に記載の方法。
  10. 前記層スタック内にビアチャネルをエッチングすることと、
    前記ビアチャネル内にビア金属を堆積させることと
    を更に含む、請求項８に記載の方法。
  11. 前記層スタック内に一又は複数のトレンチを形成することであって、
    前記一又は複数のトレンチを前記形成することが、第１の層及び第２の層をエッチングすることを含み、
    一又は複数の層特徴部が形成され、かつ、
    前記ビアチャネルが前記一又は複数の層特徴部のうちの１つの中に形成される、前記層スタック内に一又は複数のトレンチを形成することと、
    前記一又は複数のトレンチ内に前記流動可能な誘電体を堆積させることと
    を更に含む、請求項１０に記載の方法。
  12. 前記ビア金属及び前記第１の充填材料が、同じ材料を含む、請求項１０に記載の方法。
  13. 前記第１の充填材料の上に第２の充填材料を堆積させることと、
    前記第２の充填材料の第２の望ましくない部分を除去することと
    を更に含む、請求項８に記載の方法。
  14. 層スーパースタック内にビアトレンチ及びスーパービアトレンチを形成する方法であって、前記スーパースタックは、
    第１の層スタックと、
    前記第１の層スタックの上に配置された第２の層スタックと
    を含み、前記方法が、
    前記第２の層スタック内に前記ビアトレンチを形成することと、
    前記第２の層スタックを通って前記スーパービアトレンチを形成することにより、前記第１の層スタックの第１の充填材料の一部分が露出されることと
    を含む、方法。
  15. 前記ビアトレンチ内にビア材料を堆積させることと、
    前記スーパービアトレンチ内にスーパービア材料を堆積させることと
    を更に含む、請求項１４に記載の方法。
  16. 前記ビア材料及び前記スーパービア材料の上に複数のＭ２層素子を堆積させることにより、前記Ｍ２層素子のうちの１つと前記第１の充填材料との間に電気接続が形成されることを更に含む、請求項１５に記載の方法。
  17. 前記Ｍ２層素子及び前記第１の充填材料が、異なる材料を含む、請求項１６に記載の方法。
  18. 前記第１の充填材料が、タンタル（Ｔａ）、銅（Ｃｕ）、又はコバルト（Ｃｏ）を含む、請求項１６に記載の方法。
  19. 前記ビア材料及び前記スーパービア材料が、同じ材料を含む、請求項１５に記載の方法。
  20. 前記ビア材料が、銅（Ｃｕ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、又はタングステン（Ｗ）を含む、請求項１５に記載の方法。
  21. 層スタックであって、
    第１の誘電体層と、
    深い金属接点を含む複数の金属接点であって、前記第１の誘電体層の中に少なくとも部分的にある、複数の金属接点と、
    前記第１の誘電体層の上の第１のエッチング停止層と、
    前記第１のエッチング停止層の上の第２の誘電体層と、
    前記第１のエッチング停止層及び前記第２の誘電体層の中の一又は複数の狭いトレンチと、
    前記第１のエッチング停止層、前記第２の誘電体層、及び前記第１の誘電体層の中の修正された深いトレンチであって、前記深い金属接点の上にあり、前記狭いトレンチのうちの少なくとも１つの深さよりも深い深さを有する、修正された深いトレンチと
    を備える、層スタック。
  22. 前記修正された深いトレンチの上のバリア層を更に備える、請求項２１に記載の層スタック。
  23. 第１の導電性材料を含む第１の充填材料であって、前記修正された深いトレンチを少なくとも部分的に充填する、第１の充填材料を更に含む、請求項２１に記載の層スタック。
  24. 第２の充填材料を更に含み、前記第２の充填材料が、前記第１の導電性材料とは異なる第２の導電性材料を含み、
    前記第２の充填材料が前記第１の充填材料の上にあり、かつ、
    前記第２の充填材料が、前記修正された深いトレンチを少なくとも部分的に充填する、請求項２３に記載の層スタック。
  25. 前記第１の充填材料が、少なくとも１つの狭いトレンチを、少なくとも部分的に充填する、請求項２３に記載の層スタック。
  26. 第２の充填材料が、少なくとも１つの狭いトレンチを、少なくとも部分的に充填する、請求項２５に記載の層スタック。
  27. 前記第１の充填材料が、コバルト（Ｃｏ）を含み、
    前記第２の充填材料が、銅（Ｃｕ）を含む、請求項２６に記載の層スタック。
  28. 前記一又は複数の狭いトレンチのうちの１つが、金属接点の上にある、請求項２１に記載の層スタック。
  29. 前記修正された深いトレンチが、前記深い金属接点のうちの少なくとも一部分を露出させる、請求項２１に記載の層スタック。
  30. 前記修正された深いトレンチが、前記深い金属接点の上面及び側面の部分を露出させる、請求項２９に記載の層スタック。
  31. 層スタックであって、
    第１の誘電体層と、
    前記第１の誘電体層の上の流動可能な誘電体と、
    前記流動可能な誘電体内の第１の層と、
    前記流動可能な誘電体内の第２の層であって、前記第１の層の上にある第２の層と、
    前記流動可能な誘電体内の深いトレンチと
    を備える、層スタック。
  32. 前記深いトレンチ内の第１の充填材料であって、第１の導電性材料を含む、第１の充填材料を更に含む、請求項３１に記載の層スタック。
  33. 第２の充填材料を更に含み、前記第２の充填材料が、前記第１の導電性材料とは異なる第２の導電性材料を含み、
    前記第２の充填材料が前記第１の充填材料の上にあり、かつ、
    前記第２の充填材料が、前記深いトレンチを少なくとも部分的に充填する、請求項３２に記載の層スタック。
  34. 前記深いトレンチの側面上に複数のスペーサ層を更に備える、請求項３１に記載の層スタック。
  35. 前記流動可能な誘電体の上のキャッピング層であって、誘電体材料を含むキャッピング層を更に備える、請求項３１に記載の層スタック。
  36. 層スーパースタックであって、
    第１の層スタックであって、
    第１の誘電体層と、
    前記第１の誘電体層の上の流動可能な誘電体と、
    前記流動可能な誘電体内の第１の層と、
    前記流動可能な誘電体内の第２の層であって、前記第１の層の上にある第２の層と、
    前記流動可能な誘電体内の深いトレンチと
    第１の導電性材料を含む第１の充填材料であって、前記深いトレンチを少なくとも部分的に充填する第１の充填材料と
    を含む、第１の層スタックと、
    前記第１の層スタックの上の第２の層スタックであって、
    上部第１の導電性材料を含む、上部第１の層と、
    スーパービア導電性材料を含むスーパービア材料であって、前記第１の充填材料に電気接続されたスーパービア材料と
    を含む、第２の層スタックと
    を備える、層スーパースタック。
  37. ビア導電性材料を含むビア材料であって、前記上部第１の層の上にあるビア材料を更に含む、請求項３６に記載の層スーパースタック。
  38. 前記ビア導電性材料が、前記スーパービア導電性材料とは異なる、請求項３７に記載の層スーパースタック。
  39. 前記ビア材料及び前記スーパービア材料の上の複数のＭ２素子を更に含む、請求項３７に記載の層スーパースタック。
  40. 流動可能な誘電体を更に含み、
    前記流動可能な誘電体が前記上部第１の層の上にあり、
    前記流動可能な誘電体が前記スーパービア材料の側面にある、請求項３６に記載の層スーパースタック。
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Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532516A (en) 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
US5654216A (en) 1996-04-08 1997-08-05 Chartered Semiconductor Manufacturing Pte Ltd. Formation of a metal via structure from a composite metal layer
US6127263A (en) 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6225207B1 (en) 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
US6352917B1 (en) 2000-06-21 2002-03-05 Chartered Semiconductor Manufacturing Ltd. Reversed damascene process for multiple level metal interconnects
US6541397B1 (en) 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
US7042095B2 (en) 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
US7670946B2 (en) 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
US8310053B2 (en) 2008-04-23 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a device with a cavity
US7902661B2 (en) 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US9030014B2 (en) * 2010-06-14 2015-05-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2012038961A (ja) 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US9653320B2 (en) 2014-09-12 2017-05-16 Applied Materials, Inc. Methods for etching a hardmask layer for an interconnection structure for semiconductor applications
KR102201092B1 (ko) 2014-09-16 2021-01-11 삼성전자주식회사 반도체 장치 제조 방법
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
EP3503168A1 (en) * 2014-12-23 2019-06-26 INTEL Corporation Decoupled via fill
US9793339B2 (en) 2015-01-08 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing copper contamination in metal-insulator-metal (MIM) capacitors
US9646876B2 (en) 2015-02-27 2017-05-09 Applied Materials, Inc. Aluminum nitride barrier layer
US10246772B2 (en) 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
US9865459B2 (en) 2015-04-22 2018-01-09 Applied Materials, Inc. Plasma treatment to improve adhesion between hardmask film and silicon oxide film
WO2016209246A1 (en) 2015-06-25 2016-12-29 Intel Corporation Doric pillar supported maskless airgap structure for capacitance benefit with unlanded via solution
WO2017171760A1 (en) 2016-03-30 2017-10-05 Intel Corporation Self-aligned via below subtractively patterned interconnect
US9852990B1 (en) 2016-08-17 2017-12-26 International Business Machines Corporation Cobalt first layer advanced metallization for interconnects
WO2018125175A1 (en) 2016-12-30 2018-07-05 Intel Corporation Self-aligned hard masks with converted liners
US9960045B1 (en) 2017-02-02 2018-05-01 Applied Materials, Inc. Charge-trap layer separation and word-line isolation for enhanced 3-D NAND structure
JP2018129481A (ja) 2017-02-10 2018-08-16 ルネサスエレクトロニクス株式会社 半導体装置
US10636737B2 (en) 2018-08-21 2020-04-28 Qualcomm Incorporated Structure and method of metal wraparound for low via resistance
US10770395B2 (en) * 2018-11-01 2020-09-08 International Business Machines Corporation Silicon carbide and silicon nitride interconnects
US10629484B1 (en) 2018-11-01 2020-04-21 Applied Materials, Inc. Method of forming self-aligned via
JP7000363B2 (ja) * 2019-01-25 2022-01-19 ファナック株式会社 ロボット制御装置および管理システム

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