KR20210147953A - 층 적층체들의 부분들을 수정하는 방법들 - Google Patents

층 적층체들의 부분들을 수정하는 방법들 Download PDF

Info

Publication number
KR20210147953A
KR20210147953A KR1020210068163A KR20210068163A KR20210147953A KR 20210147953 A KR20210147953 A KR 20210147953A KR 1020210068163 A KR1020210068163 A KR 1020210068163A KR 20210068163 A KR20210068163 A KR 20210068163A KR 20210147953 A KR20210147953 A KR 20210147953A
Authority
KR
South Korea
Prior art keywords
layer
filler material
deep trench
super
over
Prior art date
Application number
KR1020210068163A
Other languages
English (en)
Inventor
스테쿠 아룬 파리크
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20210147953A publication Critical patent/KR20210147953A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본원에서 제공되는 실시예들은 일반적으로, 층 적층체들의 부분들을 수정하는 방법들에 관한 것이다. 방법들은, 층들 사이의 바람직하게 낮은 전압 강하가 달성되도록, 깊은 트렌치들 및 좁은 트렌치들을 형성하는 단계를 포함한다. 깊은 트렌치를 형성하는 방법은, 깊은 금속 접촉부가 깊은 트렌치 아래에 배치되도록 유동성 유전체의 부분들을 식각하는 단계를 포함한다. 깊은 트렌치는 수정된 깊은 트렌치를 형성하도록 선택적으로 식각된다. 수퍼 비아를 형성하는 방법은, 층 수퍼-적층체의 제2 층 적층체를 통해 수퍼 비아 트렌치를 형성하는 단계를 포함한다. 본원에 개시된 방법들은, 반도체 층 적층체의 피쳐들의 저항 및 그에 따른 전압 강하를 감소시키는 것을 허용한다.

Description

층 적층체들의 부분들을 수정하는 방법들{METHODS OF MODIFYING PORTIONS OF LAYER STACKS}
본 발명의 실시예들은, 방법, 더 구체적으로는, 층 적층체들의 부분들을 수정하는 방법에 관한 것이다.
반도체 디바이스들, 이를테면 집적 회로(IC)들은 일반적으로, 단일체의 반도체 물질 상에 일체로 제조되는 전자 회로 요소들, 이를테면, 트랜지스터들, 다이오드들, 및 저항기들을 갖는다. 다양한 회로 요소들이 전도성 커넥터들을 통해 연결되어, 수백만 개의 개별 회로 요소들을 포함할 수 있는 완전한 회로를 형성한다. 반도체 물질들 및 처리 기법들의 발전들의 결과로 IC의 전체 크기가 감소하면서 회로 요소들의 수가 증가하게 되었다. 개선된 IC 성능 및 비용 절감을 위해서는 부가적인 소형화가 매우 바람직하다.
상호연결부들은, IC의 다양한 전자 요소들 사이, 그리고 또한, 이러한 요소들과 IC를 다른 회로들에 연결하기 위한 디바이스의 외부 접촉 요소들, 이를테면 핀들 사이의 전기적 연결들을 제공한다. 전형적으로, 상호연결 라인들은 전자 회로 요소들 사이의 수평 연결부들을 형성하는 한편, 전도성 비아 플러그들은 전자 회로 요소들 사이의 수직 연결부들을 형성하여, 층상 연결부들이 초래된다.
상호연결 라인들 및 비아들을 생성하기 위해 다양한 기법들이 이용된다. 하나의 그러한 기법은, 트렌치 및 아래에 놓인 비아 홀을 형성하는 것을 포함하는 이중 상감으로 일반적으로 지칭되는 프로세스를 수반한다. 트렌치 및 비아 홀은 전도성 물질, 예컨대 금속으로 동시에 충전되며, 그에 따라, 상호연결 라인 및 아래에 놓인 비아 플러그가 동시에 형성된다.
현재 기술의 하나의 단점은, 층 적층체들에서 비아들 및 다른 금속성 연결부들로서 사용되는 물질들이 바람직하지 않게 높은 비저항들을 갖는다는 것이다. 높은 비저항들은 층들 사이에서의 높은 전압 강하들을 초래하며, 이는 적층체에서 단락들을 야기할 수 있다. 게다가, 비아들 및 상호연결부들의 특정 기하학적 구조들은 비아들 및 상호연결부들의 저항을 더 증가시킬 수 있다.
따라서, 바람직하지 않게 높은 저항들 없이 층 적층체들에 비아들 또는 다른 상호연결부들을 성장시키는 방법들에 대한 필요성이 존재한다.
본원에서 제공되는 실시예들은 일반적으로, 층 적층체들의 부분들을 수정하는 방법들에 관한 것이다. 방법들은, 층들 사이의 바람직하게 낮은 전압 강하가 달성되도록, 깊은 트렌치들 및 좁은 트렌치들을 형성하는 단계를 포함한다.
일 실시예에서, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법이 제공된다. 방법은, 깊은 금속 접촉부의 적어도 일부분이 노출되도록, 수정된 깊은 트렌치를 형성하기 위해, 층 적층체에 배치된 깊은 트렌치를 선택적으로 식각하는 단계; 수정된 깊은 트렌치에 배리어 층을 증착하는 단계; 배리어 층 위에 제1 충전재 물질을 증착하는 단계; 및 제1 충전재 물질의 제1 원하지 않는 부분들을 제거하는 단계를 포함한다.
다른 실시예에서, 층 적층체에 깊은 트렌치를 형성하는 방법이 제공된다. 방법은, 깊은 금속 접촉부가 깊은 트렌치 아래에 배치되도록, 유동성 유전체에 깊은 트렌치를 식각하는 단계; 깊은 트렌치에 배리어 층을 증착하는 단계; 배리어 층 위에 제1 충전재 물질을 증착하는 단계; 및 제1 충전재 물질의 제1 원하지 않는 부분들을 제거하는 단계를 포함한다.
또 다른 실시예에서, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법이 제공된다. 층 수퍼-적층체는 제1 층 적층체 및 제2 층 적층체를 포함한다. 제2 층 적층체는 제1 층 적층체 위에 배치된다. 방법은, 제2 층 적층체에 비아 트렌치를 형성하는 단계, 및 제1 층 적층체의 제1 충전재 물질의 일부분이 노출되도록, 제2 층 적층체를 통해 수퍼 비아 트렌치를 형성하는 단계를 포함한다.
본 개시내용의 상기 언급된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략하게 요약된 실시예들의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이러한 실시예들 중 일부가 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안된다는 것이 유의되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1은 일 실시예에 따른, 층 적층체에 수정된 깊은 트렌치를 형성하기 위한 방법 동작들의 흐름도이다.
도 2a 내지 도 2k는 일 실시예에 따른 층 적층체를 예시한다.
도 3은 일 실시예에 따른, 층 적층체에 수정된 깊은 트렌치를 형성하기 위한 방법 동작들의 흐름도이다.
도 4a 내지 도 4n은 일 실시예에 따른 층 적층체를 예시한다.
도 5는 일 실시예에 따른, 층 수퍼-적층체에 비아 및 수퍼 비아를 형성하기 위한 방법 동작들의 흐름도이다.
도 6a 내지 도 6d는 일 실시예에 따른 층 수퍼-적층체를 예시한다.
이해를 용이하게 하기 위해서, 도면들에 공통된 동일한 요소들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 요소들 및 특징들은 추가적인 언급이 없이도 다른 실시예들에 유익하게 포함될 수 있는 것으로 고려된다.
본원에서 제공되는 실시예들은 일반적으로, 층 적층체들의 부분들을 수정하는 방법들에 관한 것이다. 방법들은, 층들 사이의 바람직하게 낮은 전압 강하가 달성되도록, 깊은 트렌치들 및 좁은 트렌치들을 형성하는 단계를 포함한다. 깊은 트렌치를 형성하는 방법은, 깊은 금속 접촉부가 깊은 트렌치 아래에 배치되도록 유동성 유전체의 부분들을 식각하는 단계를 포함한다. 깊은 트렌치는 수정된 깊은 트렌치를 형성하도록 선택적으로 식각된다. 수퍼 비아를 형성하는 방법은, 층 수퍼-적층체의 제2 층 적층체를 통해 수퍼 비아 트렌치를 형성하는 단계를 포함한다. 본원에 개시된 방법들은, 반도체 층 적층체의 피쳐들의 저항 및 그에 따른 전압 강하를 감소시키는 것을 허용한다. 위에 설명된 바와 같이, 피쳐 형상들 및 깊이들의 수정들에 의해 물질 변화로부터의 더 높은 저항이 적어도 부분적으로 상쇄되기 때문에, 방법들은, 층 물질들을 더 높은 비저항 피쳐들로 변경하는 것을 허용한다. 게다가, 좁은 트렌치들을 포함하는 것은, 층 적층체의 시상수의 동시적인 강하를 허용한다. 본원에 개시된 실시예들은, 바람직하게 낮은 저항들 및 전압 강하들을 갖는 충전된 트렌치들 및 충전된 비아들을 생성하는 데 유용할 수 있지만 이에 제한되지 않는다.
본원에서 사용되는 바와 같이, "약"이라는 용어는 공칭 값으로부터 +/-10 % 변동을 지칭한다. 그러한 변동은 본원에서 제공되는 임의의 값에 포함될 수 있다는 것이 이해되어야 한다.
본 개시내용의 다양한 실시예들에서, 층들 및 다른 물질들은 증착되는 것으로서 언급된다. 이러한 물질들의 증착은, 반도체 제조에서 사용되는 임의의 통상적인 방법들, 이를테면, 이에 제한되진 않지만, 화학 기상 증착(CVD), 원자 층 증착(ALD), 물리 기상 증착(PVD), 전기도금, 무전해 도금, 상기의 것들 중 임의의 것의 선택적 증착, 상기의 것들의 조합들, 및 임의의 다른 적합한 방법을 사용하여 수행될 수 있다는 것이 이해된다. 방법 동작이 2개 이상의 별개의 위치에 물질을 증착하는 것으로서 본원에서 설명될 때, 증착들은 동시에 발생할 수 있거나, 별개의 하위-동작들에서 물질이 증착될 수 있다는 것이 이해되어야 한다.
본 개시내용의 다양한 실시예들에서, 층들 및 다른 물질들은 식각되는 것으로서 언급된다. 이러한 물질들의 식각은, 반도체 제조에서 사용되는 임의의 통상적인 방법들, 이를테면, 이에 제한되진 않지만, 반응성 이온 식각(RIE), 건식 식각, 습식 식각, 플라즈마 식각, 마이크로로딩, 상기의 것들 중 임의의 것의 선택적 식각, 상기의 것들의 조합들, 및 임의의 다른 적합한 방법을 사용하여 수행될 수 있다는 것이 이해된다. 방법 동작이 2개 이상의 유형의 물질들을 식각하는 것으로서 본원에서 설명될 때, 식각은 동일한 식각 프로세스를 이용하여 동시에 발생할 수 있거나, 식각은 상이한 식각 프로세스들을 사용하여 별개의 하위-동작들에서 수행될 수 있다는 것이 이해되어야 한다. 예컨대, 금속 및 유전체를 식각하는 것을 설명하는 동작은, 금속을 식각하는 제1 식각 프로세스를 사용하는 제1 식각 하위-동작을 포함하고, 동작은, 유전체를 식각하는 제2 식각 프로세스를 사용하는 제2 식각 하위-동작을 더 포함한다.
도 1은 일 실시예에 따른, 층 적층체(예컨대, 도 2a의 층 적층체(200))에 수정된 깊은 트렌치를 형성하기 위한 방법(100) 동작들의 흐름도이다. 방법(100) 동작들이 도 1 및 도 2a 내지 도 2k와 함께 설명되지만, 관련 기술분야의 통상의 기술자들은, 방법(100) 동작들을 임의의 순서로 수행하도록 구성되는 임의의 시스템이 본원에 설명된 실시예들의 범위 내에 속한다는 것을 이해할 것이다.
도 2a는 일 실시예에 따른 층 적층체(200)를 예시한다. 도시된 바와 같이, 층 적층체(200)는, 기판(201), 제1 유전체 층(202), 복수의 금속 접촉부들(203)(예컨대, 203A, 203B), 제1 식각 정지 층(ESL)(204), 제2 유전체 층(205), 제2 식각 정지 층(ESL)(206), 및 복수의 하드 마스크들(207)을 포함한다. 기판(201)은 반도체 처리에서 사용되는 임의의 기판을 포함할 수 있다. 기판(201)은 반전도성일 수 있다. 기판(201)은, 평평한, 피쳐가 없는 규소(Si) 웨이퍼일 수 있다. 기판(201)은, 논리 게이트들, 입력/출력(I/O) 게이트들, 전계 효과 트랜지스터(FET), 핀 전계 효과 트랜지스터(finFET)들, 또는 메모리 응용들에서 전형적으로 사용되는 바와 같은 패터닝된 규소 웨이퍼일 수 있다.
기판(201)은, 결정질 규소(예컨대, Si<100> 또는 Si<111>), 산화규소, 응력가해진 규소, 규소 게르마늄, 도핑되거나 도핑되지 않은 폴리실리콘, 도핑되거나 도핑되지 않은 규소, 패터닝되거나 패터닝되지 않은 웨이퍼, 절연체상 규소(SOI), 탄소 도핑된 산화규소들, 질화규소, 도핑된 규소, 게르마늄, 갈륨 비소화물, 유리, 사파이어, 규소 상에 배치된 금속 층들 등을 포함할 수 있다. 기판(201)은 200 mm, 300 mm, 또는 450 mm 직경 웨이퍼로서, 또는 직사각형 또는 정사각형 패널로서 구성될 수 있다. 기판(201)은, 정확한 층 패턴이 성장 또는 식각되는 것을 보장하기 위해, 다양한 패턴들을 정렬 및 위치결정하는 것을 돕기 위한 기판(201)의 표면 상의 정렬 마스크들(도시되지 않음) 또는 다른 피쳐들을 포함할 수 있다. 기판(201)은 상부에 배치된 임의의 수의 금속성, 반전도성, 및/또는 절연 물질을 포함할 수 있다.
제1 유전체 층(202)은 기판(201) 위에 배치된다. 제1 유전체 층(202)은 저-k 유전체 물질, 이를테면 산탄화규소(SiOC)를 포함할 수 있다. 복수의 금속 접촉부들(203)은 제1 유전체 층(202)에 배치된다. 복수의 금속 접촉부들(203)은, 적어도 하나의 좁은 금속 접촉부(203A) 및 적어도 하나의 깊은 금속 접촉부(203B)를 포함한다. 복수의 금속 접촉부들(203)은 전도성 물질, 이를테면, 텅스텐(W), 코발트(Co), 루테늄(Ru), 상기의 것들의 임의의 합금, 또는 상기의 것들의 임의의 조합물을 포함한다.
제1 ESL(204)은 제1 유전체 층(202) 위에 배치된다. 제1 ESL(204)은 관련 기술분야에서 사용되는 임의의 식각 정지부를 포함할 수 있다. 제1 ESL(204)은, 탄질화규소(SiCN), 산화알루미늄(AlxOy), 또는 상기의 것들의 임의의 조합물을 포함한다. 일부 실시예들에서, 복수의 접촉부들(203) 중 적어도 하나의 일부분은 ESL(204)을 넘어 연장된다.
제2 유전체 층(205)은 제1 ESL(204) 위에 배치된다. 제2 유전체 층(205)은 제1 유전체 층(202)의 물질 중 임의의 것을 포함한다. 제2 ESL(206)은 제2 유전체 층(205) 위에 배치된다. 제2 ESL(206)은 제1 ESL(204)의 물질 중 임의의 것을 포함한다. 복수의 하드 마스크들(207)은, 선택적 식각을 위해 관련 기술분야에서 사용되는 임의의 마스크, 이를테면, 스핀-온 탄소, 비정질 탄소, 또는 최하부 반사방지 코팅(BARC)들을 포함한다.
방법(100)은 동작(110)에서 시작되며, 여기서, 도 2b에 도시된 바와 같이, 패턴이 식각 정지 층에 형성된다(예컨대, 패턴(250)은 제2 ESL(206)에 형성됨). 패턴(250)은 임의의 통상적인 식각 방법을 사용하여 형성되고, 패턴은 복수의 하드 마스크들(207)에 의해 덮이지 않은 제2 ESL(206)의 부분들을 식각하여 제거함으로써 형성된다.
동작(120)에서, 도 2c에 도시된 바와 같이, 하드 마스크들(207)이 제거된다. 하드 마스크들(207)은 관련 기술분야에서 전형적으로 사용되는 임의의 프로세스에 의해 제거될 수 있다. 동작(120)은 사용되는 하드 마스크들(207)의 유형에 의존한다.
동작(130)에서, 도 2d에 도시된 바와 같이, 패터닝된 마스크(예컨대, 패터닝된 마스크(208))가 제2 ESL(206) 위에 증착된다. 패터닝된 마스크(208)는 아래에 놓인 층 적층체(200) 상의 물질의 선택적 식각 또는 증착을 허용하는데, 그 이유는, 패터닝된 마스크가, 후속 프로세스들에서, 특정 구역들을 원치 않는 식각으로부터 보호하기 때문이다. 패터닝된 마스크(208)는, 자기-조립 단층(SAM)들의 증착된 층 또는 포토레지스트 물질을 포함할 수 있다. 패터닝된 마스크(208)는 탄소(C), 이를테면 비정질 탄소를 포함할 수 있다. 마스크는 제1 하위-동작에서 하나의 층으로 증착될 수 있고, 이어서, 제2 하위-동작에서 층이 패터닝되어 패터닝된 마스크(208)가 형성된다.
동작(140)에서, 도 2e에 도시된 바와 같이, 제2 ESL(206) 및 제2 유전체 층(205)의 부분들을 선택적으로 식각함으로써 깊은 트렌치(예컨대, 깊은 트렌치(209))가 형성된다. 깊은 트렌치(209)는, 패터닝된 마스크(208)에 의해 덮이지 않은 층 적층체(200)의 영역들을 통해 식각함으로써 생성된다. 깊은 트렌치(209)는 약 100 Å 내지 약 200 Å의 깊이로 식각될 수 있다. 도 2e에서 깊은 트렌치(209)가 제2 유전체 층(205)을 부분적으로 관통하지만, 일부 실시예들에서, 깊은 트렌치는 제2 유전체 층(205)을 완전히 관통하고 제1 ESL(204)을 부분적으로 또는 완전히 관통한다.
동작(150)에서, 도 2f에 도시된 바와 같이, 패터닝된 마스크(208)가 제거된다. 패터닝된 마스크(208)는 관련 기술분야에서 전형적으로 사용되는 임의의 프로세스에 의해 제거될 수 있다. 동작(130)은 사용되는 패터닝된 마스크(208)의 유형에 의존한다.
동작(160)에서, 도 2g에 도시된 바와 같이, 수정된 깊은 트렌치(예컨대, 수정된 깊은 트렌치(211))가 형성되도록, 깊은 트렌치가 선택적으로 식각된다. 수정된 깊은 트렌치(211)는 깊은 트렌치(209)의 영역들을 통해 식각함으로써 생성된다. 수정된 깊은 트렌치(211)는 제1 유전체 층(202)의 부분들을 선택적으로 식각함으로써 생성된다. 수정된 깊은 트렌치(211)는 깊은 금속 접촉부(203B)의 적어도 일부분을 노출시킨다. 일부 실시예들에서, 수정된 깊은 트렌치(211)는, 깊은 금속 접촉부(203B)의 측부 표면들(203BSide)의 부분들 및 최상부 표면(203BTop)을 노출시킨다. 동작(160)은 본원에 개시된 식각 프로세스들 중 임의의 것을 포함할 수 있다. 수정된 깊은 트렌치(211)의 깊이는 약 150 Å 내지 약 300 Å로 변한다. 수정된 깊은 트렌치(211)는 전력 레일로서 사용될 수 있다.
일 실시예에 따르면, 동작(160)은, 하나 이상의 좁은 트렌치(예컨대, 하나 이상의 좁은 트렌치(210))를 형성하는 것을 더 포함한다. 하나 이상의 좁은 트렌치(210)는, 제2 ESL(206) 및 제2 유전체 층(205)의 부분들을 선택적으로 식각함으로써 형성된다. 하나 이상의 좁은 트렌치(210)는, 패턴(250)에 의해 덮이지 않은 층 적층체(200)의 영역들을 통해 식각함으로써 생성된다. 일 실시예에 따르면, 좁은 트렌치들(210) 중 적어도 하나는 좁은 금속 접촉부(203A)의 적어도 일부분을 노출시킨다. 좁은 트렌치들(210)의 깊이는 약 100 Å 내지 약 200 Å이다. 좁은 트렌치들(210)은 약 3.5:1의 깊이 대 폭 종횡비(AR)를 갖는다.
패턴(250)은, 하나 이상의 좁은 트렌치(210) 및 수정된 깊은 트렌치(209)를 생성하기 위한 식각의 폭들을 위치결정 및 제어하는 데 사용된다. 하나 이상의 좁은 트렌치(210) 및 수정된 깊은 트렌치(209)는 상이한 깊이들로 식각될 수 있다. 예컨대, 하나 이상의 좁은 트렌치(210)는 깊은 트렌치(209) 및/또는 수정된 깊은 트렌치(211)보다 작은 깊이를 갖는다. 다른 예에서, 하나 이상의 좁은 트렌치(210)는 완전히 제1 ESL(204)을 통해 식각되지는 않는 반면, 깊은 트렌치(209)는 부분적으로 또는 완전히 제1 ESL을 통해 식각된다. 깊은 트렌치(209)의 깊이는 약 150 Å 내지 약 350 Å로 변한다.
동작(170)에서, 도 2h에 도시된 바와 같이, 배리어 층(예컨대, 배리어 층(212))이 수정된 깊은 트렌치(211)에 증착된다. 배리어 층(212)은 상부에 증착된 층들의 접착을 개선하고, 상부에 증착된 층들의 결정 입도를 감소시킨다. 배리어 층(212)은 질화탄탈럼(TaN)을 포함할 수 있다. 일부 실시예들에서, 배리어 층(212)은 깊은 금속 접촉부(203B)의 노출된 부분들 상에 증착된다. 다른 실시예들에서, 배리어 층(212)은, 배리어 층의 선택적 증착으로 인해, 깊은 금속 접촉부(203B)의 노출된 부분들 상에 증착되지 않는다.
동작(180)에서, 도 2i에 도시된 바와 같이, 제1 충전재 물질(예컨대, 제1 충전재 물질(213))이 배리어 층(212) 위에 증착된다. 제1 충전재 물질(213)은 수정된 깊은 트렌치(209)를 적어도 부분적으로 충전한다. 제1 충전재 물질(213)은, CVD, 무전해 도금, 선택적 증착, PVD, 또는 상기의 것들의 임의의 조합을 사용하여 증착될 수 있다. 일 실시예에 따르면, 제1 충전재 물질(213)은 하나 이상의 좁은 트렌치(210)를 적어도 부분적으로 충전한다. 제1 충전재 물질(213)은 전도성 물질을 포함한다. 일 실시예에 따르면, 제1 충전재 물질(213)은, 코발트(Co), 텅스텐(W), 구리(Cu), 상기의 것들의 임의의 합금, 및 상기의 것들의 임의의 조합물을 포함한다. 일부 실시예들에서, 제1 충전재 물질(213)의 제1 원하지 않는 부분들(213U)이 층 적층체(200) 위의 다양한 위치들에 존재한다. 제1 원하지 않는 부분들(213U)은 아래에 설명되는 바와 같이 추가적인 동작들에서 제거될 수 있다.
동작(190)에서, 도 2j에 도시된 바와 같이, 제2 충전재 물질(예컨대, 제2 충전재 물질(214))이 제1 충전재 물질(213) 위에 증착된다. 제2 충전재 물질(214)은 수정된 깊은 트렌치(209)를 적어도 부분적으로 충전한다. 일 실시예에 따르면, 제2 충전재 물질(214)은, 하나 이상의 좁은 트렌치(210)를 적어도 부분적으로 충전한다. 제2 충전재 물질(214)은 전도성 물질을 포함한다. 일 실시예에 따르면, 제2 충전재 물질(214)은, 코발트(Co), 텅스텐(W), 구리(Cu), 상기의 것들의 임의의 합금, 및 상기의 것들의 임의의 조합물을 포함한다. 일 실시예에 따르면, 제2 충전재 물질(214)은, 제1 충전재 물질(213)의 전도성 물질과 상이한 전도성 물질을 포함한다. 일부 실시예들에서, 제2 충전재 물질(214)의 제2 원하지 않는 부분들(214U)이 층 적층체(200) 위의 다양한 위치들에 존재한다. 제2 원하지 않는 부분들(214U)은 아래에 설명되는 바와 같이 추가적인 동작들에서 제거될 수 있다.
일부 실시예들에서, 동작(190)이 수행되지 않고, 제1 충전재 물질(213)은 하나 이상의 좁은 트렌치(210) 및/또는 수정된 깊은 트렌치(211) 중 하나 이상을 충전한다. 일부 실시예들에서, 동작(190)은 제2 충전재 물질(214)을 수정된 깊은 트렌치(211)에 증착하지만 하나 이상의 좁은 트렌치(210)에는 증착하지 않는다. 일부 실시예들에서, 동작(190)은 제2 충전재 물질(214)을 하나 이상의 좁은 트렌치(210)에 증착하지만 수정된 깊은 트렌치(211)에는 증착하지 않는다.
동작(195)에서, 도 2k에 도시된 바와 같이, 원하지 않는 충전재 부분들(예컨대, 존재하는 경우 제1 원하지 않는 부분들(213U), 및/또는 존재하는 경우 제2 원하지 않는 부분들(214U))이 제거된다. 원하지 않는 충전재 부분들은 표면을 평탄화함으로써 제거될 수 있다. 일 실시예에 따르면, 표면을 평탄화하는 것은 화학적 기계적 연마(CMP) 프로세스를 포함한다.
금속 접촉부(203B) 주위에 형성되는 수정된 깊은 트렌치(211)는, 종래의 트렌치들(즉, 금속 접촉부의 최상부를 노출시키지만 금속 접촉부의 측부들을 노출시키지 않는 트렌치)과 비교하여 저항(R)의 강하를 허용한다. 저항의 강하는 전압(V)의 강하를 초래한다(V = IR, 여기서, I는 전류임). 본원에 개시된 수정된 깊은 트렌치(211)는 R 및 V를 최대 약 50 %, 이를테면 약 40 %만큼 감소시킬 수 있다.
수정된 깊은 트렌치(211)의 증가된 깊이는 감소된 IR 강하로 인해 전력 레일 상의 감소된 V를 초래한다. 게다가, 좁은 트렌치들(210)에 대한 더 낮은 깊이 및 폭을 유지하는 것은 감소된 커패시턴스(C)를 초래하며, 그에 따라, 시상수(
Figure pat00001
= RC)가 감소된다. 그에 따라, 수정된 깊은 트렌치(211)와 좁은 트렌치들(210)의 조합은, 층 적층체(200)의 V 강하와
Figure pat00002
둘 모두를 감소시키는 것 사이의 균형을 허용한다. 대안적으로, 유사한 성능을 위해, 수정된 깊은 트렌치(211) 폭(예컨대, 전력 레일 폭)이, 수정된 깊은 트렌치의 깊이의 증가와 유사한 비율로 수정될 수 있으며, 그에 따라, 감소된 면적이 가능해진다. 제1 충전재 물질(213) 및/또는 제2 충전재 물질(214)이 Co 및/또는 Ru를 포함하는 실시예들에서, 더 깊은 수정된 깊은 트렌치(211)는 불이익을 최소화할 수 있는 IR 강하 감소를 제공한다.
도 3은 일 실시예에 따른, 층 적층체(예컨대, 도 4a의 층 적층체(400))에 수정된 깊은 트렌치를 형성하기 위한 방법(300) 동작들의 흐름도이다. 방법(300) 동작들이 도 3 및 도 4a 내지 도 4m과 함께 설명되지만, 관련 기술분야의 통상의 기술자들은, 방법(300) 동작들을 임의의 순서로 수행하도록 구성되는 임의의 시스템이 본원에 설명된 실시예들의 범위 내에 속한다는 것을 이해할 것이다.
도 4a는 일 실시예에 따른 층 적층체(400)를 예시한다. 도시된 바와 같이, 층 적층체(400)는, 기판(201), 제1 유전체 층(202), 복수의 금속 접촉부들(203), 제1 층(402), 제2 층(403), 및 복수의 하드 마스크들(404)을 포함한다. 제1 층(402)은 하나 이상의 금속, 이를테면, 루테늄(Ru), 몰리브데넘(Mo), 텅스텐(W), 상기의 것들의 임의의 합금들, 및 상기의 것들의 임의의 조합물을 포함할 수 있다. 제2 층(403)은 절연 물질, 이를테면 산화물을 포함할 수 있다. 하드 마스크들(404)은 위에 설명된 바와 같은 도 2a의 하드 마스크들(207)과 실질적으로 유사할 수 있다.
방법(300)은 동작(310)에서 시작되며, 여기서, 도 4b에 도시된 바와 같이, 하나 이상의 좁은 트렌치(예컨대, 좁은 트렌치들(405))가 형성된다. 하나 이상의 좁은 트렌치(405)는, 하드 마스크들(404)을 통해 제1 층(402) 및 제2 층(403)의 일부분을 식각함으로써 형성된다. 동작(310) 동안, 복수의 층 피쳐들(예컨대, 복수의 층 피쳐들(416))이 형성된다. 복수의 층 피쳐들(416)은, 동작(310) 동안 식각되지 않은 제1 층(402) 및 제2 층(403)으로부터의 물질을 포함한다. 일 실시예에 따르면, 동작(310) 동안, 깊은 금속 접촉부(203B)의 적어도 일부분이 노출된다. 일 실시예에 따르면, 하나 이상의 좁은 금속 접촉부(203A) 중 하나의 적어도 일부분은 복수의 층 피쳐들(416) 중 하나 아래에 배치된다. 복수의 층 피쳐들(416)의 제1 층(402) 부분은 층 수퍼-적층체의 M0 요소일 수 있다.
동작(320)에서, 도 4c에 도시된 바와 같이, 하드 마스크들(404)이 제거되고, 유동성 유전체(예컨대, 유동성 유전체(407))가 복수의 층 피쳐들(416) 및 제1 유전체 층(202) 위에 증착된다. 유동성 유전체(407)는 저-k 유전체, 이를테면 SiOC를 포함할 수 있다.
일부 실시예들에서, 유동성 유전체(407)의 제1 원하지 않는 부분들(407U)이 층 적층체(400) 위의 다양한 위치들에 존재한다. 제1 원하지 않는 부분들(407U)은 아래에 설명되는 바와 같이 추가적인 동작들에서 제거될 수 있다.
동작(330)에서, 도 4d에 도시된 바와 같이, 제1 원하지 않는 부분들(예컨대, 제1 원하지 않는 부분들(407U))이 제거된다. 제1 원하지 않는 부분들(407U)은 표면을 평탄화함으로써 제거될 수 있다. 일 실시예에 따르면, 표면을 평탄화하는 것은 CMP 프로세스를 포함한다.
동작(340)에서, 도 4e에 도시된 바와 같이, 패터닝된 마스크(예컨대, 패터닝된 마스크(408))가 층 적층체(400) 상에 증착된다. 패터닝된 마스크(408)는 도 2b의 논의에서 위에 설명된 패터닝된 마스크(208)와 실질적으로 유사할 수 있다. 패터닝된 마스크(408)는 또한, 도 2a의 논의에서 위에 설명된 하드 마스크들(207)과 실질적으로 유사할 수 있다.
동작(350)에서, 도 4f에 도시된 바와 같이, 깊은 트렌치(예컨대, 깊은 트렌치(410))가 유동성 유전체(407)에 식각된다. 깊은 트렌치(410)는 패터닝된 마스크(408)의 개구(409)(도 4e)를 통해 식각된다. 깊은 금속 접촉부(203B)가 깊은 트렌치(410)에 의해 노출될 수 있다. 깊은 트렌치(410)는 부분적으로 또는 완전히 제1 층(402)을 관통할 수 있다. 깊은 트렌치(410)는 전력 레일의 일부일 수 있다. 깊은 트렌치(410)의 깊이는 약 150 Å 내지 약 300 Å로 변한다.
동작(360)에서, 도 4g에 도시된 바와 같이, 패터닝된 마스크(408)가 제거된다. 패터닝된 마스크의 제거는 도 1의 논의에서 위에 설명된 동작(130)과 실질적으로 유사할 수 있다.
동작(365)에서, 도 4h에 도시된 바와 같이, 복수의 스페이서 층들(예컨대, 스페이서 층들(420))이 깊은 트렌치(410)의 측부들(410S) 상에 증착된다. 스페이서 층들(420)은 임의의 유전체, 이를테면, 질화규소 또는 이산화규소를 포함할 수 있다. 스페이서 층들(420)은, 깊은 트렌치(410)에 증착된 임의의 물질과 제1 층(402)의 부분들 사이의 전기적 격리를 증가시킨다.
동작(370)에서, 도 4i에 도시된 바와 같이, 배리어 층(예컨대, 배리어 층(411))이 깊은 트렌치(410)에 증착된다. 배리어 층(411)은 도 2h의 논의에서 설명된 배리어 층(212)과 실질적으로 유사할 수 있다. 배리어 층의 증착은 도 1의 논의에서 위에 설명된 동작(170)과 실질적으로 유사할 수 있다.
동작(380)에서, 도 4j에 도시된 바와 같이, 제1 충전재 물질(예컨대, 제1 충전재 물질(412))이 배리어 층(411) 위에 증착된다. 제1 충전재 물질(412)은 도 2i의 논의에서 위에 설명된 제1 충전재 물질(213)과 실질적으로 유사할 수 있다. 제1 충전재 물질(412)의 증착은 도 1의 논의에서 위에 설명된 동작(180)과 실질적으로 유사할 수 있다.
일부 실시예들에서, 제2 충전재 물질(도시되지 않음)이 제1 충전재 물질(412) 위에 증착될 수 있다. 제2 충전재 물질은 도 2j의 논의에서 위에 설명된 제2 충전재 물질(214)과 실질적으로 유사할 수 있다. 제2 충전재 물질의 증착은 도 1의 논의에서 위에 설명된 동작(190)과 실질적으로 유사할 수 있다.
일부 실시예들에서, 제1 충전재 물질(412)의 제1 원하지 않는 부분들(412U)이 층 적층체(400) 위의 다양한 위치들에 존재한다. 일부 실시예들에서, 제2 충전재 물질의 제2 원하지 않는 부분들(도시되지 않음)이 층 적층체(400) 위의 다양한 위치들에 존재한다. 제1 원하지 않는 부분들(412U) 및 제2 원하지 않는 부분들은 아래에 설명되는 바와 같이 추가적인 동작들에서 제거될 수 있다.
동작(385)에서, 도 4k에 도시된 바와 같이, 원하지 않는 충전재 부분들(예컨대, 존재하는 경우 제1 원하지 않는 부분들(412U), 및/또는 존재하는 경우 제2 원하지 않는 부분들)이 제거된다. 원하지 않는 충전재 부분들의 제거는 도 1의 논의에서 위에 설명된 동작(195)과 실질적으로 유사할 수 있다.
동작(386)에서, 도 4l에 도시된 바와 같이, 캡핑 층(예컨대, 캡핑 층(413))이 층 구조(400) 위에 증착된다. 캡핑 층(413)은 유전체 물질을 포함할 수 있다.
동작(390)에서, 도 4m에 도시된 바와 같이, 비아 채널(예컨대, 비아 채널(414))이 캡핑 층(413), 및 제2 층(403)의 적어도 일부분을 통해 식각된다.
동작(395)에서, 도 4n에 도시된 바와 같이, 비아 물질(예컨대, 비아 물질(415))이 비아 채널(414)에 증착된다. 일 실시예에 따르면, 비아 물질(415) 및 제1 충전재 물질(412)은 동일한 물질을 포함한다.
깊은 트렌치(410)의 증가된 깊이는, 감소된 IR로 인해 감소된 V를 초래한다. 게다가, 좁은 트렌치들(405)에 대한 더 낮은 깊이 및 폭을 유지하는 것은 감소된 커패시턴스(C)를 초래하며, 그에 따라, 시상수(
Figure pat00003
= RC)가 감소된다. 그에 따라, 깊은 트렌치(410)와 좁은 트렌치들(405)의 조합은, 층 적층체(400)의 V 강하와
Figure pat00004
둘 모두를 감소시키는 것 사이의 균형을 허용한다.
도 5는 일 실시예에 따른, 층 수퍼-적층체(예컨대, 도 6a의 층 수퍼-적층체(600))에 비아 및 수퍼 비아를 형성하기 위한 방법(500) 동작들의 흐름도이다. 방법(500) 동작들이 도 5 및 도 6a 내지 도 6d와 함께 설명되지만, 관련 기술분야의 통상의 기술자들은, 방법(500) 동작들을 임의의 순서로 수행하도록 구성되는 임의의 시스템이 본원에 설명된 실시예들의 범위 내에 속한다는 것을 이해할 것이다.
도 6a는 일 실시예에 따른 층 수퍼-적층체(600)를 예시한다. 도시된 바와 같이, 층 수퍼-적층체(600)는 제1 층 적층체(611) 및 제2 층 적층체(610)를 포함한다. 제1 층 적층체(611)는 기판(201) 및 그 기판 상에 배치된 복수의 다른 층들을 포함한다. 제1 층 적층체(611)는 도 4n에 도시된 층 적층체(400)와 실질적으로 유사할 수 있다.
제2 층 적층체(610)는 제1 층 적층체(611) 위에 배치된다. 도시된 바와 같이, 제2 층 적층체(610)는, 제1 층(601), 제2 층(602), 및 유동성 유전체(603)를 포함한다. 제1 층(601)은 도 4a의 논의에서 위에 논의된 바와 같은 제1 층(402)과 실질적으로 유사할 수 있다. 제2 층(602)은 제1 층(601) 위에 배치된다. 제2 층(602)은 도 4a의 논의에서 위에 설명된 제2 층(403)과 실질적으로 유사할 수 있다. 유동성 유전체(603)는 제2 층(602) 위에 배치되고, 유동성 유전체는 제1 층(601) 및 제2 층(602)의 측부에 배치된다. 유동성 유전체(603)는 도 4c의 논의에서 위에 논의된 바와 같은 유동성 유전체(407)와 실질적으로 유사하다. 제1 층(601)은 층 수퍼-적층체(600)의 M1 요소일 수 있다.
방법(500)은 동작(510)에서 시작되며, 여기서, 도 6b에 도시된 바와 같이, 비아 트렌치(예컨대, 비아 트렌치(604)) 및 수퍼 비아 트렌치(예컨대, 수퍼 비아 트렌치(605))가 층 수퍼-적층체(600)에 형성된다. 수퍼 비아 트렌치(605)는 제1 충전재 물질(412)의 적어도 일부분을 노출시킨다. 동작(510)은, 동일한 단계에서 비아 트렌치(604) 및 수퍼 비아 트렌치(605)를 형성하는 것을 포함할 수 있다. 동작(510)은, 하나의 하위-동작에서 비아 트렌치(604)를 형성하는 것, 및 다른 하위 동작에서 수퍼 비아 트렌치(605)를 형성하는 것을 포함할 수 있다.
동작(520)에서, 도 6c에 도시된 바와 같이, 비아 트렌치(604)가 비아 트렌치 내의 비아 물질(예컨대, 비아 물질(606))로 충전되고, 수퍼 비아 트렌치가 수퍼 비아 물질(예컨대, 수퍼 비아 물질(607))로 충전된다. 비아 물질(606) 및 수퍼 비아 물질(607)은 각각 비아 전도성 물질 및 수퍼 비아 전도성 물질을 각각 포함한다. 비아 전도성 물질 및 수퍼 비아 전도성 물질은 각각 전도성 물질, 이를테면 금속, 이를테면, Ru, W, Co, Mo, 이들의 합금들, 및 이들의 임의의 조합물을 포함한다. 일 실시예에 따르면, 비아 물질(606) 및 수퍼 비아 물질(607)은 동일한 물질을 포함한다. 동작(520)은, 동일한 동작에서 비아 물질(607) 및 수퍼 비아 물질(607)을 충전하는 것을 포함할 수 있다. 동작(520)은, 하나의 하위 동작에서 비아 물질(607)을 충전하는 것, 및 다른 하위-동작에서 수퍼 비아 물질(607)을 충전하는 것을 포함할 수 있다.
동작(530)에서, 도 6d에 도시된 바와 같이, 복수의 M2 층 요소들(예컨대, M2 층 요소들(608))이 제2 층 적층체(예컨대, 제2 층 적층체(610))의 최상부 층 위에 증착된다. 예컨대, 최상부 층은 캡핑 층(413)을 포함한다. 복수의 M2 층 요소들(608)은 Ru, W, Co, Mo, 이들의 합금들, 및 이들의 임의의 조합물을 포함할 수 있다. 일 실시예에 따르면, 복수의 M2 층 요소들(608) 중 하나와 제1 충전재 물질(412) 사이에 전기적 연결이 형성된다. 일 실시예에 따르면, 복수의 M2 층 요소들(608) 및 제1 충전재 물질(412)은 상이한 물질들을 포함한다. 복수의 M2 층 요소들(608)은 층 수퍼-적층체(600)의 M2 요소들일 수 있다. 그에 따라, M2 층 요소(608), 수퍼 비아 물질(607), 및 제1 충전재 물질(412)의 조합은 비아 션트 또는 비아 스트래들(straddle)로서 작용한다. 비아 션트(또는 비아 스트래들)는, 제1 충전재 물질(412)(예컨대, M0 층 요소)와 M2 층 요소 사이의 낮은 R 연결을 허용한다.
위에 설명된 바와 같이, 층 적층체들의 부분들을 수정하는 방법들이 제공된다. 깊은 트렌치를 형성하는 방법은, 깊은 금속 접촉부가 깊은 트렌치 아래에 배치되도록 유동성 유전체의 부분들을 식각하는 단계를 포함한다. 깊은 트렌치는 수정된 깊은 트렌치를 형성하도록 선택적으로 식각된다. 수퍼 비아를 형성하는 방법은, 층 수퍼-적층체의 제2 층 적층체를 통해 수퍼 비아 트렌치를 형성하는 단계를 포함한다.
본원에 개시된 방법들은, 반도체 층 적층체의 피쳐들의 저항 및 그에 따른 전압 강하를 감소시키는 것을 허용한다. 위에 설명된 바와 같이, 피쳐 형상들 및 깊이들의 수정들에 의해 물질 변화로부터의 더 높은 저항이 적어도 부분적으로 상쇄되기 때문에, 방법들은, 층 물질들을 더 높은 비저항 피쳐들로 변경하는 것을 허용한다. 게다가, 좁은 트렌치들을 포함하는 것은, 층 적층체의 시상수의 동시적인 강하를 허용한다.
전술한 내용이 본 발명의 구현들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 구현들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있으며, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.

Claims (40)

  1. 층 적층체에 수정된 깊은 트렌치를 형성하는 방법으로서,
    깊은 금속 접촉부의 적어도 일부분이 노출되도록, 상기 수정된 깊은 트렌치를 형성하기 위해, 상기 층 적층체에 배치된 깊은 트렌치를 선택적으로 식각하는 단계;
    상기 수정된 깊은 트렌치에 배리어 층을 증착하는 단계;
    상기 배리어 층 위에 제1 충전재 물질을 증착하는 단계; 및
    상기 제1 충전재 물질의 제1 원하지 않는 부분들을 제거하는 단계를 포함하는, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 충전재 물질 위에 제2 충전재 물질을 증착하는 단계; 및
    상기 제2 충전재 물질의 제2 원하지 않는 부분들을 제거하는 단계를 더 포함하는, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 원하지 않는 부분들을 제거하는 단계 및 상기 제2 원하지 않는 부분들을 제거하는 단계는 화학적 기계적 연마 프로세스를 포함하는, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법.
  4. 제1항에 있어서,
    상기 층 적층체 위에, 패터닝된 하드마스크를 증착하는 단계; 및
    상기 층 적층체에 상기 깊은 트렌치를 형성하는 단계를 더 포함하며, 상기 깊은 트렌치는 상기 깊은 금속 접촉부 위에 배치되는, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법.
  5. 제4항에 있어서,
    상기 깊은 트렌치를 선택적으로 식각하는 단계는, 좁은 금속 접촉부의 일부분이 노출되도록, 상기 층 적층체에 하나 이상의 좁은 트렌치를 선택적으로 식각하는 단계를 더 포함하고,
    상기 수정된 깊은 트렌치에 배리어 층을 증착하는 단계는, 상기 하나 이상의 좁은 트렌치에 상기 배리어 층을 증착하는 단계를 더 포함하고,
    상기 수정된 깊은 트렌치에 제1 충전재 층을 증착하는 것은, 상기 하나 이상의 좁은 트렌치 내의 상기 배리어 층 위에 상기 제1 충전재 물질을 증착하는 것을 더 포함하는, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법.
  6. 제5항에 있어서,
    상기 하나 이상의 좁은 트렌치 내의 상기 제1 충전재 물질 위에 제2 충전재 물질을 증착하는 단계; 및
    상기 제2 충전재 물질의 제2 원하지 않는 부분들을 제거하는 단계를 더 포함하는, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법.
  7. 제6항에 있어서,
    상기 배리어 층은 질화탄탈럼(TaN)을 포함하고,
    상기 제1 충전재 물질은 코발트(Co)를 포함하고,
    상기 제2 충전재 물질은 구리(Cu)를 포함하는, 층 적층체에 수정된 깊은 트렌치를 형성하는 방법.
  8. 층 적층체에 깊은 트렌치를 형성하는 방법으로서,
    깊은 금속 접촉부가 상기 깊은 트렌치 아래에 배치되도록 유동성 유전체에 상기 깊은 트렌치를 식각하는 단계;
    상기 깊은 트렌치에 배리어 층을 증착하는 단계;
    상기 배리어 층 위에 제1 충전재 물질을 증착하는 단계; 및
    상기 제1 충전재 물질의 제1 원하지 않는 부분들을 제거하는 단계를 포함하는, 층 적층체에 깊은 트렌치를 형성하는 방법.
  9. 제8항에 있어서,
    상기 깊은 트렌치를 식각하는 단계는, 상기 깊은 금속 접촉부의 적어도 일부분을 노출시키는, 층 적층체에 깊은 트렌치를 형성하는 방법.
  10. 제8항에 있어서,
    상기 층 적층체에 비아 채널을 식각하는 단계; 및
    상기 비아 채널에 비아 금속을 증착하는 단계를 더 포함하는, 층 적층체에 깊은 트렌치를 형성하는 방법.
  11. 제10항에 있어서,
    상기 층 적층체에 하나 이상의 트렌치를 형성하는 단계 ― 상기 하나 이상의 트렌치를 형성하는 단계에서,
    상기 하나 이상의 트렌치를 형성하는 단계는 제1 층 및 제2 층을 식각하는 단계를 포함하고,
    하나 이상의 층 피쳐가 형성되고,
    상기 하나 이상의 층 피쳐 중 하나에 비아 채널이 형성됨 ―; 및
    상기 하나 이상의 트렌치에 상기 유동성 유전체를 증착하는 단계를 더 포함하는, 층 적층체에 깊은 트렌치를 형성하는 방법.
  12. 제10항에 있어서,
    상기 비아 금속 및 상기 제1 충전재 물질은 동일한 물질을 포함하는, 층 적층체에 깊은 트렌치를 형성하는 방법.
  13. 제8항에 있어서,
    상기 제1 충전재 물질 위에 제2 충전재 물질을 증착하는 단계; 및
    상기 제2 충전재 물질의 제2 원하지 않는 부분들을 제거하는 단계를 더 포함하는, 층 적층체에 깊은 트렌치를 형성하는 방법.
  14. 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법으로서,
    상기 층 수퍼-적층체는,
    제1 층 적층체, 및
    상기 제1 층 적층체 위에 배치되는 제2 층 적층체를 포함하고,
    상기 방법은,
    상기 제2 층 적층체에 상기 비아 트렌치를 형성하는 단계; 및
    상기 제1 층 적층체의 제1 충전재 물질의 일부분이 노출되도록, 상기 제2 층 적층체를 통해 상기 수퍼 비아 트렌치를 형성하는 단계를 포함하는, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법.
  15. 제14항에 있어서,
    상기 비아 트렌치에 비아 물질을 증착하는 단계; 및
    상기 수퍼 비아 트렌치에 수퍼 비아 물질을 증착하는 단계를 더 포함하는, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법.
  16. 제15항에 있어서,
    복수의 M2 층 요소들을, 상기 M2 층 요소들 중 하나와 상기 제1 충전재 물질 사이에 전기적 연결이 형성되도록, 상기 비아 물질 및 상기 수퍼 비아 물질 위에 증착하는 단계를 더 포함하는, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법.
  17. 제16항에 있어서,
    상기 M2 층 요소들 및 상기 제1 충전재 물질은 상이한 물질들을 포함하는, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법.
  18. 제16항에 있어서,
    상기 제1 충전재 물질은 탄탈럼(Ta), 구리(Cu), 또는 코발트(Co)를 포함하는, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법.
  19. 제15항에 있어서,
    상기 비아 물질 및 상기 수퍼 비아 물질은 동일한 물질을 포함하는, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법.
  20. 제15항에 있어서,
    상기 비아 물질은 구리(Cu), 루테늄(Ru), 몰리브데넘(Mo), 또는 텅스텐(W)을 포함하는, 층 수퍼-적층체에 비아 트렌치 및 수퍼 비아 트렌치를 형성하는 방법.
  21. 층 적층체로서,
    제1 유전체 층;
    깊은 금속 접촉부를 포함하는 복수의 금속 접촉부들 ― 상기 복수의 금속 접촉부들은 적어도 부분적으로 상기 제1 유전체 층 내에 있음 ―;
    상기 제1 유전체 층 위의 제1 식각 정지 층;
    상기 제1 식각 정지 층 위의 제2 유전체 층;
    상기 제1 식각 정지 층 및 상기 제2 유전체 층 내의 하나 이상의 좁은 트렌치; 및
    상기 제1 식각 정지 층, 상기 제2 유전체 층, 및 상기 제1 유전체 층 내의 수정된 깊은 트렌치를 포함하며, 상기 수정된 깊은 트렌치는 상기 깊은 금속 접촉부 위에 있고, 상기 수정된 깊은 트렌치는 상기 좁은 트렌치 중 적어도 하나의 깊이보다 깊은 깊이를 갖는, 층 적층체.
  22. 제21항에 있어서,
    상기 수정된 깊은 트렌치 위의 배리어 층을 더 포함하는, 층 적층체.
  23. 제21항에 있어서,
    제1 전도성 물질을 포함하는 제1 충전재 물질을 더 포함하며, 상기 제1 충전재 물질은 상기 수정된 깊은 트렌치를 적어도 부분적으로 충전하는, 층 적층체.
  24. 제23항에 있어서,
    제2 충전재 물질을 더 포함하며,
    상기 제2 충전재 물질은 상기 제1 전도성 물질과 상이한 제2 전도성 물질을 포함하고,
    상기 제2 충전재 물질은 상기 제1 충전재 물질 위에 있고,
    상기 제2 충전재 물질은 상기 수정된 깊은 트렌치를 적어도 부분적으로 충전하는, 층 적층체.
  25. 제23항에 있어서,
    상기 제1 충전재 물질은 적어도 하나의 좁은 트렌치를 적어도 부분적으로 충전하는, 층 적층체.
  26. 제25항에 있어서,
    제2 충전재 물질이 적어도 하나의 좁은 트렌치를 적어도 부분적으로 충전하는, 층 적층체.
  27. 제26항에 있어서,
    상기 제1 충전재 물질은 코발트(Co)를 포함하고,
    상기 제2 충전재 물질은 구리(Cu)를 포함하는, 층 적층체.
  28. 제21항에 있어서,
    상기 하나 이상의 좁은 트렌치 중 하나는 금속 접촉부 위에 있는, 층 적층체.
  29. 제21항에 있어서,
    상기 수정된 깊은 트렌치는 상기 깊은 금속 접촉부의 적어도 일부분을 노출시키는, 층 적층체.
  30. 제29항에 있어서,
    상기 수정된 깊은 트렌치는 상기 깊은 금속 접촉부의 측부 표면들의 부분들 및 최상부 표면을 노출시키는, 층 적층체.
  31. 층 적층체로서,
    제1 유전체 층;
    상기 제1 유전체 층 위의 유동성 유전체;
    상기 유동성 유전체 내의 제1 층;
    상기 유동성 유전체 내의 제2 층 ― 상기 제2 층은 상기 제1 층 위에 있음 ―; 및
    상기 유동성 유전체 내의 깊은 트렌치를 포함하는, 층 적층체.
  32. 제31항에 있어서,
    상기 깊은 트렌치 내의 제1 충전재 물질을 더 포함하며, 상기 제1 충전재 물질은 제1 전도성 물질을 포함하는, 층 적층체.
  33. 제32항에 있어서,
    제2 충전재 물질을 더 포함하며,
    상기 제2 충전재 물질은 상기 제1 전도성 물질과 상이한 제2 전도성 물질을 포함하고,
    상기 제2 충전재 물질은 상기 제1 충전재 물질 위에 있고,
    상기 제2 충전재 물질은 상기 깊은 트렌치를 적어도 부분적으로 충전하는, 층 적층체.
  34. 제31항에 있어서,
    상기 깊은 트렌치의 측부들 상의 복수의 스페이서 층들을 더 포함하는, 층 적층체.
  35. 제31항에 있어서,
    상기 유동성 유전체 위의 캡핑 층을 더 포함하며, 상기 캡핑 층은 유전체 물질을 포함하는, 층 적층체.
  36. 층 수퍼-적층체로서,
    제1 층 적층체; 및
    상기 제1 층 적층체 위의 제2 층 적층체를 포함하며,
    상기 제1 층 적층체는,
    제1 유전체 층,
    상기 제1 유전체 층 위의 유동성 유전체,
    상기 유동성 유전체 내의 제1 층;
    상기 유동성 유전체 내의 제2 층 ― 상기 제2 층은 상기 제1 층 위에 있음 ―,
    상기 유동성 유전체 내의 깊은 트렌치, 및
    제1 전도성 물질을 포함하는 제1 충전재 물질 ― 상기 제1 충전재 물질은 상기 깊은 트렌치를 적어도 부분적으로 충전함 ― 을 포함하고,
    상기 제2 층 적층체는,
    최상부 제1 전도성 물질을 포함하는 최상부 제1 층, 및
    수퍼 비아 전도성 물질을 포함하는 수퍼 비아 물질 ― 상기 수퍼 비아 물질은 상기 제1 충전재 물질에 전기적으로 연결됨 ―을 포함하는, 층 수퍼-적층체.
  37. 제36항에 있어서,
    비아 전도성 물질을 포함하는 비아 물질을 더 포함하며, 상기 비아 물질은 상기 최상부 제1 층 위에 있는, 층 수퍼-적층체.
  38. 제37항에 있어서,
    상기 비아 전도성 물질은 상기 수퍼 비아 전도성 물질과 상이한, 층 수퍼-적층체.
  39. 제37항에 있어서,
    상기 비아 물질 및 상기 수퍼 비아 물질 위의 복수의 M2 요소들을 더 포함하는, 층 수퍼-적층체.
  40. 제36항에 있어서,
    유동성 유전체를 더 포함하며,
    상기 유동성 유전체는 상기 최상부 제1 층 위에 있고,
    상기 유동성 유전체는 상기 수퍼 비아 물질의 측부에 대한 것인, 층 수퍼-적층체.
KR1020210068163A 2020-05-28 2021-05-27 층 적층체들의 부분들을 수정하는 방법들 KR20210147953A (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202063031315P 2020-05-28 2020-05-28
US63/031,315 2020-05-28
US17/157,546 US11658041B2 (en) 2020-05-28 2021-01-25 Methods of modifying portions of layer stacks
US17/157,546 2021-01-25
US17/197,969 US20210375637A1 (en) 2020-05-28 2021-03-10 Methods of modifying portions of layer stacks
US17/197,969 2021-03-10

Publications (1)

Publication Number Publication Date
KR20210147953A true KR20210147953A (ko) 2021-12-07

Family

ID=78704787

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210068163A KR20210147953A (ko) 2020-05-28 2021-05-27 층 적층체들의 부분들을 수정하는 방법들

Country Status (6)

Country Link
US (2) US11658041B2 (ko)
JP (1) JP2023527329A (ko)
KR (1) KR20210147953A (ko)
CN (1) CN115552593A (ko)
TW (1) TW202213634A (ko)
WO (1) WO2021242355A1 (ko)

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532516A (en) 1991-08-26 1996-07-02 Lsi Logic Corportion Techniques for via formation and filling
US5654216A (en) 1996-04-08 1997-08-05 Chartered Semiconductor Manufacturing Pte Ltd. Formation of a metal via structure from a composite metal layer
US6127263A (en) 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6225207B1 (en) 1998-10-01 2001-05-01 Applied Materials, Inc. Techniques for triple and quadruple damascene fabrication
US6352917B1 (en) 2000-06-21 2002-03-05 Chartered Semiconductor Manufacturing Ltd. Reversed damascene process for multiple level metal interconnects
US7042095B2 (en) 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
US6541397B1 (en) 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
US7670946B2 (en) 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
US8310053B2 (en) 2008-04-23 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a device with a cavity
US7902661B2 (en) 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
CN102939649B (zh) * 2010-06-14 2015-07-22 瑞萨电子株式会社 半导体器件及其制造方法
JP2012038961A (ja) 2010-08-09 2012-02-23 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US9653320B2 (en) 2014-09-12 2017-05-16 Applied Materials, Inc. Methods for etching a hardmask layer for an interconnection structure for semiconductor applications
KR102201092B1 (ko) 2014-09-16 2021-01-11 삼성전자주식회사 반도체 장치 제조 방법
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
WO2016105400A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Decoupled via fill
US9793339B2 (en) 2015-01-08 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing copper contamination in metal-insulator-metal (MIM) capacitors
US9646876B2 (en) 2015-02-27 2017-05-09 Applied Materials, Inc. Aluminum nitride barrier layer
US10246772B2 (en) 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
US9865459B2 (en) 2015-04-22 2018-01-09 Applied Materials, Inc. Plasma treatment to improve adhesion between hardmask film and silicon oxide film
CN107750389B (zh) 2015-06-25 2022-05-17 英特尔公司 利用不着陆过孔解决方案用于电容利益的陶立克式支柱支撑的无掩模气隙结构
US10546772B2 (en) 2016-03-30 2020-01-28 Intel Corporation Self-aligned via below subtractively patterned interconnect
US9852990B1 (en) 2016-08-17 2017-12-26 International Business Machines Corporation Cobalt first layer advanced metallization for interconnects
CN110024106B (zh) 2016-12-30 2024-01-23 英特尔公司 带有转化的衬里的自对准硬掩模
US9960045B1 (en) 2017-02-02 2018-05-01 Applied Materials, Inc. Charge-trap layer separation and word-line isolation for enhanced 3-D NAND structure
JP2018129481A (ja) 2017-02-10 2018-08-16 ルネサスエレクトロニクス株式会社 半導体装置
US10636737B2 (en) 2018-08-21 2020-04-28 Qualcomm Incorporated Structure and method of metal wraparound for low via resistance
US10629484B1 (en) 2018-11-01 2020-04-21 Applied Materials, Inc. Method of forming self-aligned via
US10770395B2 (en) * 2018-11-01 2020-09-08 International Business Machines Corporation Silicon carbide and silicon nitride interconnects
JP7000363B2 (ja) * 2019-01-25 2022-01-19 ファナック株式会社 ロボット制御装置および管理システム

Also Published As

Publication number Publication date
US11658041B2 (en) 2023-05-23
US20210375636A1 (en) 2021-12-02
WO2021242355A1 (en) 2021-12-02
TW202213634A (zh) 2022-04-01
CN115552593A (zh) 2022-12-30
US20210375637A1 (en) 2021-12-02
JP2023527329A (ja) 2023-06-28

Similar Documents

Publication Publication Date Title
US10727122B2 (en) Self-aligned via interconnect structures
US9484257B2 (en) Semiconductor devices and methods of manufacture thereof
CN111129148A (zh) 半导体装置的形成方法
US8980745B1 (en) Interconnect structures and methods of forming same
US10157833B1 (en) Via and skip via structures
TWI545694B (zh) 形成積體電路之內連線結構的方法及半導體裝置
US10832946B1 (en) Recessed interconnet line having a low-oxygen cap for facilitating a robust planarization process and protecting the interconnect line from downstream etch operations
US9991202B2 (en) Method to reduce resistance for a copper (CU) interconnect landing on multilayered metal contacts, and semiconductor structures formed therefrom
KR102024971B1 (ko) 반도체 디바이스 및 그 제조 방법
CN113299600A (zh) 形成金属互连的方法
US10978343B2 (en) Interconnect structure having fully aligned vias
KR102545432B1 (ko) 인터커넥트 구조 및 방법
US11244897B2 (en) Back end of line metallization
US20230170254A1 (en) Double patterning approach by direct metal etch
US20220384334A1 (en) Interconnect structure and method
US11916013B2 (en) Via interconnects including super vias
US11658041B2 (en) Methods of modifying portions of layer stacks
JP7466564B2 (ja) ダブル・メタル・パターニング
JP7531582B2 (ja) ライン切断誘電体からのビア・マスクの選択的成長によるライン端部における頂部ビアの配置
CN114068483A (zh) 包括金属布线的集成电路器件及其形成方法
TW202201636A (zh) 半導體裝置及其形成方法
US20230187341A1 (en) Barrier liner free interface for metal via
CN112563244A (zh) 半导体装置