JPH05198739A - 積層型半導体装置およびその製造方法 - Google Patents

積層型半導体装置およびその製造方法

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JPH05198739A
JPH05198739A JP16459392A JP16459392A JPH05198739A JP H05198739 A JPH05198739 A JP H05198739A JP 16459392 A JP16459392 A JP 16459392A JP 16459392 A JP16459392 A JP 16459392A JP H05198739 A JPH05198739 A JP H05198739A
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silicon
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JP16459392A
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Kazuyuki Sugahara
和之 須賀原
Toshiaki Iwamatsu
俊明 岩松
Takashi Ipposhi
隆志 一法師
Natsuo Ajika
夏夫 味香
Toshiaki Ogawa
敏明 小川
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

(57)【要約】 【目的】 基板同士を比較的低温の熱処理で貼合わせる
ことにより、デバイス特性に悪影響を及ぼすことなく積
層型半導体装置を形成する． 【構成】 第１のデバイスを形成した第１の半導体基板
５１上を層間絶縁層５７で覆い、その上に平坦化した多
結晶シリコン層５８を形成する。この多結晶シリコン層
５８表面に、一方で第２の半導体基板上に形成された高
融点金属層６１の表面を密着するとともに、７００℃以
下の熱処理を施し、高融点金属層６１をシリサイド化さ
せることにより、第１の半導体基板５１と第２の半導体
基板５９とを接合固定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、積層型半導体装置の製
造方法に関し、特に、デバイスを形成した半導体基板
に、さらに他の半導体基板を貼合せることにより積層構
造を形成する技術に関するものである。
【０００２】
【従来の技術】半導体装置の高密度化，多機能化を実現
するために、回路素子を立体的に積層化した積層型半導
体装置（いわゆる三次元回路素子）を製造する試みがな
されている。その一方法として、それぞれデバイスが形
成された２枚の半導体基板を絶縁体を介在させて貼合せ
て、積層構造を形成する方法がある。
【０００３】図１７ないし図２１に、第１の従来の積層
型半導体装置の製造方法を示す。まず図１７を参照し
て、ｐ型単結晶シリコン基板１，絶縁酸化膜２，多結晶
シリコンで形成されたゲート電極３，タングステンシリ
サイドで形成された導電配線４，およびｎ型不純物がド
ープされたソース／ドレイン領域５によって、ｎ導電型
のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）型電界効果トランジスタ（以下「ｎＭＯＳ
ＦＥＴ」と記す）が形成されている。このｎＭＯＳＦＥ
Ｔの上に、図１８に示すように、ボロン，リンを多量に
含むＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）膜６をＣＶＤ法で堆積して、９０
０℃で３０分間酸素を含む雰囲気中でアニールし、ＢＰ
ＳＧ膜６を平坦化する。
【０００４】次に、図１９に示すように、導電配線４上
のＢＰＳＧ膜６に１０μｍ角のコンタクト用孔を開孔
し、その中をタングステン７で埋め込む。タングステン
７は、選択ＣＶＤ法で形成されている。このようにし
て、ウエハ状態での１層のｎＭＯＳＦＥＴ（Ａ）の製造
プロセスが完了する。
【０００５】次に、図１７ないし図１９に示したプロセ
スと同様のプロセスで、今度はｐＭＯＳＦＥＴ（Ｂ）を
形成する。このｐＭＯＳＦＥＴ（Ｂ）は、ｎ型単結晶シ
リコン基板１１上に形成された絶縁酸化膜１２，ゲート
電極１３，導電配線１４およびｐ型の不純物がドープさ
れたソース／ドレイン領域１５からなり、図２０に示す
ようにｎＭＯＳＦＥＴ（Ａ）に対向させたときに、ＢＰ
ＳＧ膜１６に形成したタングステン１７がタングステン
７と同じ位置に重なるように形成される。
【０００６】最後に、図２１に示すように、ｎＭＯＳＦ
ＥＴ（Ａ）とｐＭＯＳＦＥＴ（Ｂ）を対向させて圧着
し、電気炉中で９００℃，２０分間の熱処理を行ない、
両者を貼合せる。このようにしてｎＭＯＳＦＥＴ（Ａ）
とｐＭＯＳＦＥＴ（Ｂ）が完全に絶縁分離された構造で
形成される。その結果、２層の積層構造からなるＣ（Ｃ
ｏｍｐｌｅｍｅｎｔａｒｙ：相補型）ＭＯＳＦＥＴが構
成される。
【０００７】次に、図２２ないし図２６に基づいて、第
２の従来の積層型半導体装置の製造方法について説明す
る。この従来技術は、特公平３−１６７８７号公報にお
いて、積層型半導体装置の製造工程の従来例として記載
されたものである。
【０００８】この従来例においては、まず、図２２を参
照して、単結晶シリコン基板２１上に、絶縁酸化膜２
２，ゲート電極２３，導電配線２４およびソース／ドレ
イン領域２５からなる第１層目のＭＯＳＦＥＴを形成す
る。その後、層間絶縁膜２６をＣＶＤ法によって堆積
し、その表面を、レジストの塗布とエッチバックを施す
ことにより平坦化する。この絶縁酸化膜２２上に単結晶
シリコン基板２１と同じ結晶軸を有する単結晶シリコン
層を形成するために、絶縁酸化膜２２の一部に、単結晶
シリコン基板２１に達する一辺が１．３μｍの正方形の
開口部２７を形成する。
【０００９】その後図２３に示すように、この開口部２
７にＣＶＤ法およびエッチバック法によって多結晶シリ
コン２８ａを埋め込む。この上に、厚さ０．５μｍの多
結晶シリコン２９をＣＶＤ法で形成する。その後、この
多結晶シリコン２９にビーム径１００μｍのアルゴンレ
ーザ光３０を、図中に矢印で示す方向に、走査速度２５
ｃｍ／ｓで走査しながら照射する。アルゴンレーザ光３
０の照射によって多結晶シリコン２９は溶融シリコン３
１になり、照射が終了すると固化再結晶する。この溶融
シリコン３１が固化する際、単結晶シリコン基板２１と
溶融した多結晶シリコン２８ａを種とする横方向のエピ
タキシャル成長が生じて、多結晶シリコン２８ａは単結
晶化シリコン２８になり、層間絶縁膜２６上の多結晶シ
リコン２９は、単結晶シリコン基板２１と同じ結晶軸を
持った単結晶化シリコン３２になる（図２４）。
【００１０】次に、図２５を参照して、写真製版とエッ
チング技術により、単結晶化シリコン３２を、ＭＯＳト
ランジスタを形成する領域の単結晶化シリコン３３およ
び開口２７上の単結晶化シリコン３４にパターニングす
る。その後、この単結晶化シリコン３３上に、１層目の
ＭＯＳトランジスタと同様の方法によって、２層目のＭ
ＯＳトランジスタを形成する（図２６）。２層目のＭＯ
Ｓトランジスタは、絶縁酸化膜４２，ゲート電極４３，
導電配線４４およびソース／ドレイン領域４５からなっ
ている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記各
従来の積層型半導体装置の製造方法には、下記に示す問
題があった。
【００１２】まず、上記第１の従来例においては、ｐ型
単結晶シリコン基板１とｎ型単結晶シリコン基板１１の
接合固定を、ＢＰＳＧ膜６，１６同士の接合によって行
なっているため、１０００℃以上の熱処理を施す必要が
あった。そのため、その接合工程の前に既に形成されて
いるデバイスを構成するソース／ドレイン領域５などに
ドープされた不純物が熱拡散を起こし、デバイス特性に
悪影響を及ぼすという問題があった。
【００１３】また、上記第１の従来例によるｎＭＯＳＦ
ＥＴとｐＭＯＳＦＥＴを対向させてＣＭＯＳＦＥＴを形
成することに特有の問題点として、次のような問題点も
あった。
【００１４】ｐ型単結晶シリコン基板１およびｎ型単結
晶シリコン基板１１は、いずれも製造工程中、デバイス
の支持基板としての役割があるために、一定以上の強度
を持たす必要がある。そのために、その厚さはそれぞれ
５００〜６００μｍにする必要がある。ところで製造工
程中の写真製版技術において、現在主流となっている縮
小投影露光装置は、波長６４２８Åのヘリウムネオンレ
ーザ光をプローブ光としてマスク合せを行なっている。
このヘリウムネオンレーザ光をプローブ光として使用す
ることにより、重ね合せ精度０．３μｍでマスク合せを
行なうことが可能となっている。ところが上記従来の積
層型半導体装置の製造方法においては、基板同士を貼合
せる工程では、各基板の厚さが５００μｍ以上あるため
に、波長６４２８Åの光は基板中を透過できず、ヘリウ
ムネオンレーザをプローブ光として使用することはでき
ない。したがって、この基板貼合せ工程では、５００μ
ｍのウエハを透過することの可能な波長２．０μｍの赤
外線を用いて、各単結晶シリコン基板同士の位置決めを
行なう必要があった。このように波長の長い光を使わざ
るを得ないために、単結晶シリコン基板の重ね合せ精度
が通常±５μｍ、特別良好な場合でも±２μｍ程度であ
る。したがって、単結晶シリコン基板上に形成されたデ
バイスが０．８〜１μｍの設計ルールで形成されていて
も、基板同士の接続のためのコンタクトの大きさは、こ
の重ね合せの余裕をも考慮すると、１０μｍ以下に設定
することはできなかった。したがって、基板を貼合せる
ことによりＣＭＯＳを形成する場合、素子の集積度を現
在のＬＳＩレベルまで向上させることは不可能であっ
た。
【００１５】上記第２の従来例においては、アルゴンレ
ーザ光による多結晶シリコン層の溶融再結晶工程を含む
ため、やはり高温の熱が発生し、前工程で既に形成され
たデバイス特性に悪影響を及ぼすという問題があった。
【００１６】上記第２の従来例のような積層型半導体装
置の製造方法として、シリコン基板を層間絶縁層上にエ
ポキシ樹脂などの接着剤によって接合固定し、そのシリ
コン基板上にデバイスを形成することも考えられる（た
とえば、「ＩＥＤＭ８５，ｐ６８４−ｐ６８６」など参
照）。しかしながら、接着剤によるシリコン基板の接合
面に界面準位が生じ、それに起因してシリコン基板の電
位が変化し、デバイス特性が劣化するという問題があ
る。
【００１７】その他、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）ＭＯＳＦＥＴの形成に用いられ
る、酸化膜とシリコン基板あるいはシリコン基板同士を
貼合せて接合する技術（「Ｅｘｔｅｎｄｅｄ Ａｂｓｔ
ｒａｃｔｓ ｏｆ ｔｈｅ ２１ｓｔ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ
ｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９８
９，ｐ８９−ｐ９２」，「応用物理学会結晶光学分科会
第５回結晶光学シンポジウム予稿集ｐ３１−ｐ３４」参
照）を適用することも考えられる。しかしながら、酸化
膜とシリコン基板あるいはシリコン基板同士の貼合せ工
程においても、９００℃〜１１００℃程度の熱処理を必
要とし、やはりデバイス特性への悪影響を避けることは
不可能である。
【００１８】上記従来の問題点に鑑み、本発明は、積層
型半導体装置を形成する際の半導体基板同士の接合を、
その前工程で既に形成されたデバイスに悪影響を与えな
い程度の低温の熱処理で行なえ、しかも確実に貼合せる
ことのできる積層型半導体装置およびその製造方法を提
供することを第１の目的とする。
【００１９】また本発明は、積層型半導体装置の上下層
のデバイスの重ね合せ精度を向上させ、かつ集積度を向
上させることを第２の目的とする。
【００２０】
【課題を解決するための手段】上記第１の目的を達成す
る本発明の積層型半導体装置は，第１の半導体基板の一
主面上に形成されたシリコン層と、このシリコン層上に
形成された高融点金属シリサイド層と、一主面がその高
融点金属シリサイド層の表面と接合された第２の半導体
基板とを備えている。
【００２１】この積層型半導体装置は、次の工程により
製造される。まず、第１の半導体基板の一主面上に第１
のデバイスを形成し、この第１のデバイス上を層間絶縁
層で覆う。その後、この層間絶縁層上をシリコン結晶体
を含む層で覆い、さらにこのシリコン結晶体を含む層を
平坦化する。次に、第２の半導体基板の一主面上に高融
点金属層を形成し、この高融点金属層の表面を、平坦化
されたシリコン結晶体を含む層の表面と密着させ、その
状態で７００℃以下の熱処理を加える。この熱処理によ
って高融点金属層をシリサイド化させ、それによって第
１の半導体基板と第２の半導体基板とを接合固定させ
る。
【００２２】また、上記第１の目的は、第２の半導体基
板の１主面上にＳｉ3 Ｎ4 よりも窒素の含有比率が高い
シリコン窒化膜層を形成し、このシリコン窒化膜層を、
平坦化されたシリコン結晶体を含む層と密着させ、その
状態で７００℃以下の熱処理を施すことによっても達成
される。
【００２３】上記第２の目的を達成する積層型半導体装
置は、半導体基板の主面上に形成された、シリコン層と
高融点金属シリサイド層とを有する二重層と、この二重
層上に形成された絶縁層と、この絶縁層上に形成され
た、少なくとも１個の電子デバイスを含む電子デバイス
層とを備えている。
【００２４】この積層型半導体装置は、上記第１の目的
を達成する各製造方法によって第１の半導体基板に第２
の半導体基板を接合固定した後、第２の半導体基板の他
の主面を所定量研摩し、その主面上に第２のデバイスを
形成することによって製造される。
【００２５】また本発明の積層型半導体装置の製造方法
には、上記第１の目的を達成する各製造方法によって、
第１の半導体基板に第２の半導体基板の一主面を接合固
定した後に、その第２の半導体基板の他の主面上にデバ
イスを形成する積層型半導体装置の製造方法も含まれ
る。
【００２６】
【作用】上記第１の目的を達成する各製造方法により、
第１の半導体基板と第２の半導体基板との接合固定を７
００℃以下という比較的低温で行なえるため、その接合
工程の前に既に形成された第１のデバイス中にドープさ
れた不純物が熱拡散することなどに伴う、デバイス特性
の劣化が防止される。
【００２７】また、上記第２の目的を達成する製造方法
によれば、第２の半導体基板を支持基板として用い、第
１の半導体基板を研摩して残った半導体層に第２のデバ
イスを形成することができる。したがって、第２のデバ
イスを形成する半導体層を薄く形成することが可能とな
り、ヘリウムネオンレーザ光をプローブ光として用いて
高精度の位置合せを行なうことが可能となる。その結
果、互いに積層される半導体基板同士の位置合せが比較
的容易に行なえ、かつ集積度を向上させることができ
る。
【００２８】
【実施例】以下、本発明の第１の実施例における積層型
半導体装置の製造方法を、図５ないし図１０に基づいて
説明する。
【００２９】本実施例においては、まず、単結晶シリコ
ンからなる第１半導体基板５１の一主面上に、厚さ約５
０００Åの第１絶縁層５２を介在させて厚さ約１０００
Åの単結晶シリコンからなる第１半導体層５３を形成す
る。このように、絶縁層上に薄い半導体層を有する構造
は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造と呼ばれており、たとえばＳＩＭＯＸ（Ｓｅｐ
ａｒａｔｉｏｎ ｂｙＩｍｐｌａｎｔｅｄ Ｏｘｙｇｅ
ｎ）より形成される（たとえば、「応用物理第５４巻
第１２号，１９８５，ｐ１２７４−ｐ１２８３」参
照）。
【００３０】ＳＩＭＯＸ法では、第１半導体基板５１の
主表面に対して酸素イオンを加速電圧約１８０ＫＶ，ド
ーズ量約２×１０18／ｃｍ2 で注入し、約１３５０℃で
１時間程度アニールすることによって、上述したＳＯＩ
構造を得ることができる。アニール直後の第１半導体層
５３の膜厚は約２０００Å程度であるため、第１半導体
層５３表面を約９５０℃の水蒸気雰囲気中で酸化し、そ
の酸化膜をエッチングで除去することにより、第１半導
体層５３の膜厚が１０００Å程度になるように調整す
る。その後、第１半導体層５３をパターニングして、活
性領域のみに第１半導体層が残るようにする。
【００３１】次に、第１半導体層５３にｎ型ソース／ド
レイン領域７３とｐ型のチャネル領域７４を形成し、さ
らにゲート電極５４，絶縁酸化膜５５および導電配線５
６を形成することにより、第１のデバイスとしてのｐＭ
ＯＳＦＥＴが完成し、さらにその上面をＣＶＤ法によっ
て積層半導体層５７で覆うことにより、図５に示す断面
構造となる。
【００３２】このｎＭＯＳＦＥＴは、概略次の工程によ
り形成される。まず、第１半導体層５３上に、９５０℃
で熱酸化することにより、厚さ約３００Åの酸化膜を形
成する。その後、その酸化膜上に、７８０℃で減圧ＣＶ
Ｄを施し、厚さ約５００Åのシリコン窒化膜（Ｓｉ3 Ｎ
4 ）を堆積する。次に、写真製版技術とエッチングによ
り、活性層となる領域を残して、そのシリコン窒化膜を
除去する。その後、シリコン窒化膜を除去したときのレ
ジスト膜を残したまま、分離領域にアイソレーションの
ための硼素を加速電圧１０ＫＶ，ドーズ量９×１０13／
ｃｍ2 で注入する。次に、レジストを除去した後、９５
０℃の水蒸気雰囲気中で酸化することにより、活性層と
なる領域以外の第１半導体層５３を酸化膜に変える。そ
の後、第１半導体層５３に硼素を、加速電圧２０ＫＶ，
ドーズ量５×１０11／ｃｍ2 で注入し、第１半導体層５
３をｐ型にする。
【００３３】次に、９５０℃の水蒸気雰囲気中で、厚さ
３００Åのゲート酸化膜を形成した後、その上に多結晶
シリコンを堆積し、さらにこれに硼素を２０ＫＶ，１×
１０ 16／ｃｍ2 で注入する。その後、この多結晶シリコ
ンをパターニングしてゲート電極５４を形成する。次
に、リンを５０ＫＶ，１×１０13／ｃｍ2 で注入して、
第１半導体層５３内にｎ- 領域を形成し、さらにヒ素を
５０ＫＶ，２×１０15／ｃｍ2 で注入することにより、
ｎ型のソース／ドレイン領域７３を形成する。このと
き、ゲート電極５４は絶縁酸化膜５５で覆われているた
め、これがマスクとなって、第１半導体層５３のｎ- 領
域およびチャネル領域７４には、ヒ素は注入されない。
ｎ- 領域は、ドレイン端の電界強度を緩和するために設
けられたもので、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造を有している。
【００３４】このようにして形成された、第１のデバイ
スとしてのｎＭＯＳＦＥＴ上にＣＶＤ法によって厚さ５
０００Åの酸化膜からなる層間絶縁層５７を形成する。
【００３５】次に、このようにしてｎＭＯＳＦＥＴを形
成した第１半導体基板に第２半導体基板を貼合せる工程
について説明する。
【００３６】まず、第１のデバイスとしてのｎＭＯＳＦ
ＥＴを覆う層間絶縁層５７上全面に、厚さ１μｍ程度の
多結晶シリコンを堆積し、さらにその表面を剛体研摩法
により平坦化し、多結晶シリコン層５８を形成すること
により、図６に示す断面構造図となる。
【００３７】多結晶シリコン層５８を平坦化する工程に
おいて用いる剛体研摩法とは、平坦な研摩面を有する硬
質のパッドの当該研摩面を被加工物の被研摩加工面に当
接し摺動させることによって、研摩加工を行なう方法で
ある。従来法のようにソフトパッドを回転させてその外
周面で被加工物を研摩する方法では、被加工物の被研摩
加工表面内における硬度のばらつきの影響を受けやすい
ために、良好な平面度を得にくいという問題があった
が、剛体研摩法では被研摩加工面内の硬度のばらつきの
影響をそれほど受けることなく、所望の平面度の被研摩
加工面を得ることができる。
【００３８】さらに、単結晶シリコンからなる第２半導
体基板５９の一主面上に、１０００Å程度の厚さの酸化
膜６０を形成し、その上面に厚さ３０００Å程度のタン
グステン膜からなる高融点金属層６１をスパッタ法によ
って形成する。
【００３９】次に、高融点金属層６１表面と、多結晶シ
リコン層５８の表面とを、図７に示すように対向させ、
さらに両者を密着させて、窒素雰囲気中で６５０℃，２
０分間の熱処理を行なう。この熱処理によって、タング
ステンからなる高融点金属層６１と多結晶シリコン層５
８とが化学反応を起こして、高融点金属シリサイド層６
２に形成される。その結果、第１半導体基板５１と第２
半導体基板５９とが接合固定された状態となる（図
８）。
【００４０】次に、第１半導体基板５１の底面（他の主
面）を、図８中に破線で示した位置まで剛体研摩法によ
って研摩し、図９に示すように約１０００Å程度の第２
半導体層５１ａを形成する。
【００４１】次に、図１０を参照して、第２半導体層５
１ａを、写真製版技術とエッチングによりパターニング
し、さらにゲート電極６３と絶縁酸化膜６４を形成す
る。その後、第２半導体層５１ａに対するコンタクト孔
６６と、先に形成したｎＭＯＳＦＥＴの導電配線５６に
対するコンタクト孔６７を開孔する。最後に、アルミニ
ウムなどからなる導電配線６５を形成し、さらに第２半
導体層５１ａ上にｐＭＯ０ＦＥＴを形成する。ｐＭＯＳ
ＦＥＴとｎＭＯＳＦＥＴが、コンタクト孔６７を通して
電気的に接続される。
【００４２】以上述べたように本実施例では、基板の貼
合せを高融点金属層６１と多結晶シリコン層５８との化
学反応を利用して行なっている。この化学反応を起こす
ための温度は６５０℃程度であり、従来の基板の貼合せ
方法に比べて低い。したがって、この程度の温度では、
デバイス中に導入された電気的活性不純物の再拡散は起
こらない。その結果、既に形成されたデバイスの特性を
劣化させることなく、半導体集積回路の積層化が可能と
なる。
【００４３】なお、上記実施例では高融点金属としてタ
ングステンを使用したが、シリコンの量がタングステン
シリサイドの化学当量（ＷＳｉ2 ）以下のタングステン
シリサイド（ＷＳｉx ：ｘ＜２）を用いて多結晶シリコ
ンと貼合せてもよい。この場合は、その後の熱処理（デ
バイス形成時の熱処理を含む）により、化学当量のタン
グステンシリサイド（ＷＳｉ2 ）になるように多結晶シ
リコンからシリコン原子が移動して化合することによ
り、貼合せが行なわれる。
【００４４】また、高融点金属シリサイドの融点が半導
体プロセス温度以上であり、かつシリサイド化する温度
が７００℃以下であれば、どのような高融点金属を使用
してもよい。表１に、様々な高融点金属シリサイドの融
点と形成温度を示している。
【００４５】
【表１】
【００４６】いずれも６００℃前後の温度でシリサイド
が形成され、またその融点は半導体プロセスで使用され
る９００〜１０００℃以上であるので、これら一連の材
料を使っても、デバイスが形成された基板を貼合せるこ
とが可能である。
【００４７】また、この方法でデバイスの形成されてい
ない基板同士を貼合せることも可能であることは言うま
でもない。
【００４８】さらに、上記実施例ではデバイスが形成さ
れている基板に多結晶シリコン膜を設けたが、デバイス
が形成されている基板に高融点金属層を設け、支持基板
に多結晶シリコン層を設けて、図２７ないし図３０に示
す工程により両者を貼合わせてもよい。
【００４９】この方法においては、まず、図５に示した
工程の後に、層間絶縁層５７表面上に高融点金属層１６
１を形成し、その表面を剛体研摩法によって平坦化する
（図２７）。次に、酸化膜６０を介在させて一主面上に
多結晶シリコン層１５８を形成した第２半導体基板５９
を図２８に示すように対向させて近づけ、多結晶シリコ
ン層１５８の表面と高融点金属層１６１の平坦化された
表面とを密着させる。この状態で、窒素雰囲気中におい
て６５０℃，２０分間の熱処理を行なって、多結晶シリ
コン層１５８と高融点金属層１６１との間にシリサイド
化反応を生じさせ、図２９に示すように、高融点金属シ
リサイド層１６２を形成する。その後第１半導体基板５
１を、図２９に示す破線の位置まで研摩し、図３０に示
す構造となる。この方法によっても、図１０に示す構造
とほぼ同様の積層型半導体装置を得ることができる。
【００５０】また、上記実施例では支持基板として単結
晶シリコン基板を用いたが、貼合せ後の半導体プロセス
温度（９００〜１０００℃程度）に耐えられる物質なら
ば、他のものであってもよく、たとえば石英（純粋のＳ
ｉＯ2 ）基板でもよい。さらに、上記実施例では最初に
ｎＭＯＳＦＥＴ、次にｐＭＯＳＦＥＴを形成したが、形
成する順番は逆であってもよく、またバイボーラトラン
ジスタなど、半導体素子なら、デバイスとして何を形成
しても同様の効果を有する。
【００５１】なお、上述したｐＭＯＳＦＥＴの形成工程
は、ｎＭＯＳＦＥＴの形成工程と類似しているが、次の
点で相違する。
【００５２】まず、ゲート電極６３の多結晶シリコンに
は、ヒ素を５０ＫＶ、５×１０15／ｃｍ2 で注入してｎ
型のゲート電極６３とする。次に、硼素を２０ＫＶ，１
×１０13／ｃｍ2 で注入して、ｐ- 領域を作り、ゲート
電極６３の側壁にスペーサを形成する。その後、硼素を
２０ＫＶ，５×１０14／ｃｍ2 で注入してｐ+ 領域を形
成する。コンタクト孔６６などを開孔し、さらにアルミ
ニウムをスパッタ法で１００００Å堆積し、パターニン
グして導電配線６５とし、ｐＭＯＳＦＥＴの形成が完了
する。
【００５３】このようにして形成された積層型半導体装
置は、ＣＭＯＳＦＥＴを構成している。このＣＭＯＳＦ
ＥＴの詳細を、図１ないし図３に示す。また図４には、
そのＣＭＯＳＦＥＴの等価回路を示している。
【００５４】なお、図５ないし図１０ではアルミニウム
のスパッタで形成した導電配線５６，６５を、図１ない
し図３に示したＣＭＯＳＦＥＴでは、高融点金属シリサ
イドなどによって形成されている。また、図２および図
３には、入力端子に接続された導電配線７７とゲート電
極５４とのコンタクト孔７１、および導電配線７７とゲ
ート電極６３とのコンタクト７２にも示されている。以
下、図１ないし図３に示した上層側の導電配線６５の形
成工程について説明する。
【００５５】まず、ゲート電極６３と、第２半導体層５
１ａ上の絶縁酸化膜６４に、１μｍ径のコンタクト孔６
６を開孔する。その後、チタンを５００Åの厚さでスパ
ッタ法によって堆積し、赤外線ランプ加熱炉によって窒
素雰囲気中で８００℃の６０秒間のアニールを行なう。
この処理によって、単結晶シリコンと接しているチタン
はチタンシリサイド（ＴｉＳｉ2 ）になり、それ以外の
チタンはチタンナイトライド（ＴｉＮ）に変わる。さら
にスパッタ法によりタングステンシリサイド（ＷＳ
ｉ2 ）を３０００Å堆積する。このチタンナイトライド
とタングステンシリサイドをパターニングして導電配線
６５とする。ここでチタンシリサイドは、ソース／ドレ
イン領域７５と導電配線６５とのオーミックコンタクト
を得るために形成されるものである。またチタンナイト
ライドは、第２半導体層５１ａ中に注入された不純物が
導電配線６５中に拡散しないためのバリアメタルとして
作用する。導電配線５６とバリアメタル層７０について
も、同様の材質および同様の工程によって形成すること
ができる。
【００５６】以上述べたように本実施例によれば、第１
半導体基板と第２半導体基板との接合工程が、７００℃
以下の比較的低温で行なわれるため、熱処理に伴うデバ
イス特性の劣化を防止することができる。
【００５７】また、上層のｐＭＯＳＦＥＴの最初の写真
製版工程において、第２半導体層５１ａの厚さが１００
０Åしかないために、ヘリウムネオンレーザ光は十分こ
れを透過して、下層ｎＭＯＳＦＥＴの層内に形成された
マスク合せパターン（図示せず）に達し、また、マスク
合せパターンを反射したヘリウムネオンレーザ光は、第
２半導体層５１ａを透過した後でも検出するのに十分な
強度を有する。したがって、マスク合せ精度±０．３μ
ｍで、かつ０．８〜１μｍ程度のコンタクト孔を開孔す
ることが可能となり、現在最も解像度や重ね合せ精度の
よい縮小投影露光装置を使用して、高密度の素子を製造
することが可能となる。
【００５８】次に、本発明の第２の実施例について説明
する。
【００５９】第２の実施例は、上記第１の実施例におい
て、第２の半導体基板５９の一主面上に絶縁層６０を介
在させて高融点金属層６１を形成する代わりに、化学当
量（Ｓｉ3 Ｎ4 ）より窒素の含有量の多いシリコン窒化
膜（ＳｉＮx ：ｘは１．３３以上で、特に１．４が望ま
しい）を１０００Å堆積する。このシリコン窒化膜は、
ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ
ｓｏｎａｎｃｅ）−ＣＶＤ法により堆積する。堆積温度
は１００℃程度である。このようにして形成された第２
の半導体基板５９のシリコン窒化膜層表面と、第１の半
導体基板５１の平坦化された多結晶シリコン層５８表面
とを対向させて近づけ、両者を密着させて７００℃ある
いはそれ以下の温度で、窒素雰囲気中において加熱す
る。シリコン窒化膜（ＳｉＮx ）は化学当量の組成にな
ろうとして多結晶シリコン層５８からシリコン原子を吸
収する。この化学反応によって、第１の半導体基板５１
と第２の半導体基板５９とを接合固定することができ
る。その他工程については、上記第１の実施例と同様で
ある。
【００６０】本実施例の製造方法においても、７００℃
以下の比較的低温の熱処理で、第１の半導体基板５１と
第２の半導体基板５９とを接合固定することができるの
で、前工程で形成された第１のデバイスに対して熱的な
悪影響を及ぼすことが防止される。
【００６１】なお、本実施例においては、第２の半導体
基板５９側にシリコン窒化膜を、第１の半導体基板５１
側に多結晶シリコン層５８を設けることとしたが、第１
の半導体基板５１側に平坦化されたシリコン窒化膜を形
成し、第２の半導体基板５９側に多結晶シリコン層を形
成して互いに接合することによっても、同様の作用効果
を得ることができることは言うまでもない。
【００６２】次に、本発明の第３の実施例について、図
１１ないし図１５に基づいて説明する。
【００６３】本発明は、デバイスを形成した半導体基板
上に、さらにデバイスを積層形成する製造方法に関し、
上記第２の従来例に対応する。
【００６４】本実施例においては、まず図１１を参照し
て、単結晶シリコンからなる第１の半導体基板８１上
に、絶縁酸化膜８２，ゲート電極８３，導電配線８４お
よびソース／ドレイン領域８５を含む、第１のデバイス
としてのＭＯＳＦＥＴが形成される。このＭＯＳＦＥＴ
上を、ＣＶＤ法によって、厚さ５０００Å程度の層間絶
縁層８６で覆い、さらにその上に、多結晶シリコン層８
７を、やはりＣＶＤ法によって厚さ１μｍ程度に形成す
る（図１２）。その後さらに、多結晶シリコン層８７の
上面を剛体研摩法によって平坦化する（図１３）。
【００６５】次に、単結晶シリコンからなる第２の半導
体基板８８の一主面上に、絶縁層８９を介在させて、タ
ングステンなどからなる高融点金属層９０を、厚さ３０
００Å程度に、スパッタによって堆積させる。その後、
図１４に示すように、高融点金属層９０表面と多結晶シ
リコン層８７表面を対向させて近づけ、両者を密着させ
る。
【００６６】その後、窒素雰囲気中で６５０℃，２０分
間の熱処理を行なうことにより、多結晶シリコン層８７
と高融点金属層９０との間でシリサイド化反応を行なわ
せ、高融点金属層９０を高融点金属シリサイド層９１に
変化させて、両者を接合固定する（図１５）。
【００６７】次に、第２の半導体基板８８の絶縁層８９
とは反対側の主面上に、図１６に示すように第２のデバ
イスを形成する。この第２のデバイスは、絶縁酸化膜９
２，ゲート電極９３，導電配線９４およびソース／ドレ
イン領域９５を含む。
【００６８】本実施例によれば、７００℃以下という比
較的低い温度の熱処理で、第１の半導体基板と第２の半
導体基板とを接合固定することができるため、前工程に
おいて既に形成された第１のデバイスに対して悪影響を
及ぼすことが防止される。したがって、この製造方法に
より、デバイス特性を劣化させることなく、複数層積層
された構造のデバイスを得ることができる。
【００６９】なお、本実施例においては、平坦化された
多結晶シリコン層８７に対して高融点金属層９０を密着
させて接合固定したが、高融点金属層９０の代わりに、
上記第２の実施例と同様に、化学当量（Ｓｉ3 Ｎ4 ）よ
り窒素の含有量の多いシリコン窒化膜を堆積し、上記第
２の実施例と同様の熱処理を施すことによっても、同様
の作用効果を得ることができることは言うまでもない。
【００７０】また、本実施例においては、第１の半導体
基板８１側に平坦化された多結晶シリコン層８７を形成
し、第２の半導体基板８８側に高融点金属層９０を形成
したが、図３１ないし図３４に示す工程によることも可
能である。この方法においては、図１１に示した工程の
後、層間絶縁膜８６表面上に高融点金属層１９０を形成
し（図３１）、その表面を剛体研摩方法によって平坦化
する（図３２）。その後、酸化膜８９を介在させて一主
面上に多結晶シリコン層１８７を形成した第２の半導体
基板８８を、図３３に示すように高融点金属層１９０表
面に対向させて近づけ、多結晶シリコン層１８７表面と
高融点金属層１９０表面とを密着させる。その状態で、
窒素雰囲気中において６５０℃，２０分程度の熱処理を
施すことにより、多結晶シリコン層１８７と高融点金属
層１９０との間にシリサイド化反応を生じさせ、図３４
に示すように高融点金属シリサイド層１９１を形成させ
る。この方法によっても、図１６に示したものと同様の
構造を得ることが可能である。
【００７１】以上述べた各実施例によれば、半導体基板
上に形成されたデバイスの特性劣化を及ぼさない程度の
比較的低温で、半導体基板同士を貼合わせることが可能
であることから、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）の形成にとって次のような利点がある。
すなわち、絶縁層を挟んで片側にｎチャネルＭＯＳＦＥ
Ｔを形成し、他方の側にｐチャネルＭＯＳＦＥＴを形成
することが可能になるため、従来のように半導体基板の
一主面上に両者を形成してＣＭＯＳを構成する場合に比
べて、写真製版や不純物注入の工程がより単純化され、
しかも集積度が高くなる。なぜならば、１つの半導体基
板の主面上に一方の導電型のＭＯＳＦＥＴのみを多数ま
とめて形成することができ、貼合わせ後にｎチャネルＭ
ＯＳＦＥＴとｐチャネルＭＯＳＦＥＴの占める面積は、
半導体基板の一主面上に両者を形成する場合の半分程度
になるからである。
【００７２】
【発明の効果】以上述べたように本発明によれば、半導
体基板同士の接合固定を、シリサイド化反応などの化学
反応を利用して比較的低温の熱処理によって行なわせる
ため、前工程で形成されたデバイスに対して熱的に悪影
響を及ぼすことなく、積層型の半導体装置を製造するこ
とができる。
【００７３】また、このようにして貼合された第２の半
導体基板を支持基板とし、第１の半導体基板の裏面を研
摩して、その面に第２のデバイスを形成することによ
り、ヘリウムネオンレーザ光をプローブ光とした位置合
せが可能となり、集積度の高い積層型半導体装置の製造
を行なうことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の積層型半導体装置の製
造方法により形成されたＣＭＯＳＦＥＴの断面図（図２
におけるＩ−Ｉ線断面図）である。
【図２】図１に示したＣＭＯＳＦＥＴの平面図である。
【図３】図２におけるＩＩ−ＩＩ線断面図である。
【図４】図１ないし図３に示したＣＭＯＳＦＥＴの等価
回路図である。
【図５】本発明の第１における実施例の積層型半導体装
置の製造方法の第１工程を示す図である。
【図６】本発明の第１の実施例における積層型半導体装
置の製造方法の、第２工程を示す断面図である。
【図７】本発明の第１の実施例における積層型半導体装
置の製造方法の、第３工程を示す断面図である。
【図８】本発明の第１の実施例における積層型半導体装
置の製造方法の、第４工程を示す断面図である。
【図９】本発明の第１の実施例における積層型半導体装
置の製造方法の、第５工程を示す断面図である。
【図１０】本発明の第１の実施例における積層型半導体
装置の製造方法の、第６工程を示す断面図である。
【図１１】本発明の第３の実施例における積層型半導体
装置の製造方法の、第１工程を示す断面図である。
【図１２】本発明の第３の実施例における積層型半導体
装置の製造方法の、第２工程を示す断面図である。
【図１３】本発明の第３の実施例における積層型半導体
装置の製造方法の、第３工程を示す断面図である。
【図１４】本発明の第３の実施例における積層型半導体
装置の製造方法の、第４工程を示す断面図である。
【図１５】本発明の第３の実施例における積層型半導体
装置の製造方法の、第５工程を示す断面図である。
【図１６】本発明の第３の実施例における積層型半導体
装置の製造方法の、第６工程を示す断面図である。
【図１７】第１の従来例における積層型半導体装置の製
造方法の、第１工程を示す断面図である。
【図１８】第１の従来例における積層型半導体装置の製
造方法の、第２工程を示す断面図である。
【図１９】第１の従来例における積層型半導体装置の製
造方法の、第３工程を示す断面図である。
【図２０】第１の従来例における積層型半導体装置の製
造方法の、第４工程を示す断面図である。
【図２１】第１の従来例における積層型半導体装置の製
造方法の、第５工程を示す断面図である。
【図２２】第２の従来例における積層型半導体装置の製
造方法の、第１工程を示す断面図である。
【図２３】第２の従来例における積層型半導体装置の製
造方法の、第２工程を示す断面図である。
【図２４】第２の従来例における積層型半導体装置の製
造方法の、第３工程を示す断面図である。
【図２５】第２の従来例における積層型半導体装置の製
造方法の、第４工程を示す断面図である。
【図２６】第２の従来例における積層型半導体装置の製
造方法の、第５工程を示す断面図である。
【図２７】第１の実施例において一部を変更した積層型
半導体装置の製造方法の、第１工程を示す断面図であ
る。
【図２８】第１の実施例において一部を変更した積層型
半導体装置の製造方法の、第２工程を示す断面図であ
る。
【図２９】第１の実施例において一部を変更した積層型
半導体装置の製造方法の、第３工程を示す断面図であ
る。
【図３０】第１の実施例において一部を変更した積層型
半導体装置の製造方法の、第４工程を示す断面図であ
る。
【図３１】第３の実施例において一部を変更した積層型
半導体装置の製造方法の、第１工程を示す断面図であ
る。
【図３２】第３の実施例において一部を変更した積層型
半導体装置の製造方法の、第２工程を示す断面図であ
る。
【図３３】第３の実施例において一部を変更した積層型
半導体装置の製造方法の、第３工程を示す断面図であ
る。
【図３４】第３の実施例において一部を変更した積層型
半導体装置の製造方法の、第４工程を示す断面図であ
る。
【符号の説明】
５１，８１：第１の半導体基板 ５１ａ：第２の半導体層 ５２：第１絶縁層 ５３：第１半導体層 ５４，６３：ゲート電極 ５５，６４：絶縁酸化膜 ５７，８６：層間絶縁層 ５８，８７，１５８，１８７：多結晶シリコン層 ５９，８８：第２の半導体基板 ６０：絶縁層 ６１，９０，１６１，１９０：高融点金属層 ６２，９１，１６２，１９１：高融点金属シリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 味香 夏夫 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小川 敏明 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１の半導体基板と、 この第１の半導体基板の一主面上に形成されたシリコン
    層と、 このシリコン層上に形成された高融点金属シリサイド層
    と、 一主面が前記高融点金属シリサイド層の表面と接合され
    た第２の半導体基板とを備えた積層型半導体装置。
  2. 【請求項２】 主面を有する半導体基板と、 前記主面上に形成された、シリコン層と高融点金属シリ
    サイド層とを有する二重層と、 この二重層上に形成された絶縁層と、 この絶縁層上に形成された、少なくとも１個の電子デバ
    イスを含む電子デバイス層とを備えた積層型半導体装
    置。
  3. 【請求項３】 第１の半導体基板の一主面上に、平坦化
    されたシリコン層を形成する工程と、 第２の半導体基板の一主面上に高融点金属層を形成する
    工程と、 この高融点金属層表面を、前記シリコン層の前記平坦化
    された表面と密着させ、その状態で７００℃以下の熱処
    理を加え、前記高融点金属層をシリサイド化させること
    によって、前記第１の半導体基板と前記第２の半導体基
    板とを接合固定する工程とを備えた積層型半導体装置の
    製造方法。
  4. 【請求項４】 前記シリコン層を形成する工程の前に、 前記第１の半導体基板の前記主面上に第１の電子デバイ
    スを形成する工程と、 前記第１の電子デバイス上を層間絶縁膜で覆う工程とを
    さらに備えた、請求項３記載の積層型半導体装置の製造
    方法。
  5. 【請求項５】 前記第１の半導体基板に前記第２の半導
    体基板を接合固定した後、前記第２の半導体基板の他の
    主面上に、第２の電子デバイスを形成する工程をさらに
    備えた、請求項３記載の積層型半導体装置の製造方法。
  6. 【請求項６】 第１の半導体基板の一主面上に、平坦化
    されたシリコン層を形成する工程と、 第２の半導体基板の一主面上に、Ｓｉ3 Ｎ4 よりも窒素
    の含有比率の高いシリコン窒化膜層を形成する工程と、 このシリコン窒化膜層の表面を、前記シリコン層の前記
    平坦化された表面と密着させ、その状態で７００℃以下
    の窒素雰囲気中で熱処理を行ない、前記シリコン窒化膜
    層と前記シリコン結晶体を含む層との化学反応により、
    前記第１の半導体基板と前記第２の半導体基板とを接合
    固定する工程とを備えた積層型半導体装置の製造方法。
  7. 【請求項７】 前記シリコン層を形成する工程の前に、 前記第１の半導体基板の前記主面上に第１の電子デバイ
    スを形成する工程と、 前記第１の電子デバイス上を層間絶縁膜で覆う工程とを
    さらに備えた、請求項６記載の積層型半導体装置の製造
    方法。
  8. 【請求項８】 前記第１の半導体基板と前記第２の半導
    体基板とを接合固定した後、前記第２の半導体基板の他
    の主面上に、第２のデバイスを形成する工程をさらに備
    えた、請求項６記載の積層型半導体装置の製造方法。
JP16459392A 1991-09-10 1992-06-23 積層型半導体装置およびその製造方法 Withdrawn JPH05198739A (ja)

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